JP2684196B2 - ワークステーシヨン - Google Patents
ワークステーシヨンInfo
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
- G06F12/1063—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently virtually addressed
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0842—Multiuser, multiprocessor or multiprocessing cache systems for multiprocessing or multitasking
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0891—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using clearing, invalidating or resetting means
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、各ユーザーがマルチ稼働プロセスを持つこ
とができるようにするオペレーテイングシステムを含
む、書戻しキヤツシユを有するマルチユーザーオペレー
テイングシステムにおいて仮想アドレツシングを用いる
ワークステーシヨンにおけるハードウエアおよびソフト
ウエアのある改良に関するものである。これに関連し
て、説明の便宜上、特定のマルチユーザー、マルチ稼動
プロセスオペレーテイングシステム、すなわち、Unix
（商標）（ユニツクス）オペレーテイングシステムに関
連して本発明を説明することにする。しかし、本発明は
ユニツクスオペレーテイングシステムに関連して使用す
ることに限定されるものではなく、特許請求の範囲を、
ユニツクスオペレーテイングシステムのみに使用できる
本発明をカバーするものと解すべきではない。
とができるようにするオペレーテイングシステムを含
む、書戻しキヤツシユを有するマルチユーザーオペレー
テイングシステムにおいて仮想アドレツシングを用いる
ワークステーシヨンにおけるハードウエアおよびソフト
ウエアのある改良に関するものである。これに関連し
て、説明の便宜上、特定のマルチユーザー、マルチ稼動
プロセスオペレーテイングシステム、すなわち、Unix
（商標）（ユニツクス）オペレーテイングシステムに関
連して本発明を説明することにする。しかし、本発明は
ユニツクスオペレーテイングシステムに関連して使用す
ることに限定されるものではなく、特許請求の範囲を、
ユニツクスオペレーテイングシステムのみに使用できる
本発明をカバーするものと解すべきではない。
ユニツクスをベースとするワークステーシヨンにおい
ては、システム素子の１つとして仮想アドレス書戻しキ
ヤツシユを含むことによりシステムの性能を大幅に向上
できる。本発明は、そのようなシステムにおけるデータ
保護のサポートと仮想アドレスの再割当てのための効率
的な技術を記述するものである。本発明は、仮想アドレ
ス空間をおのおの有するマルチ稼動プロセスと、ユーザ
ープログラムには見えないやり方でそれらのプロセスに
より共用されるオペレーテイングシステムをサポートす
ることを特徴とするものである。
ては、システム素子の１つとして仮想アドレス書戻しキ
ヤツシユを含むことによりシステムの性能を大幅に向上
できる。本発明は、そのようなシステムにおけるデータ
保護のサポートと仮想アドレスの再割当てのための効率
的な技術を記述するものである。本発明は、仮想アドレ
ス空間をおのおの有するマルチ稼動プロセスと、ユーザ
ープログラムには見えないやり方でそれらのプロセスに
より共用されるオペレーテイングシステムをサポートす
ることを特徴とするものである。
仮想アドレスを再割当てすべき時に、選択されたブロ
ツクを仮想キヤツシユから除去するためにキヤツシユ
「フラツシユ」ロジツクが用いられる。ある範囲のアド
レス（たとえば仮想ページアドレス）を再割当てするも
のとすると、この範囲内からのアドレスの全ての例を、
新しいアドレス再割当てを行うことができるようになる
前にキヤツシユから除去せねばならず、または「フラツ
シユ」しなければならない。タグ中の有効ビツトを無効
にし、ブロツクが修正されていれば、ブロツクをメモリ
に書戻すことによりキヤツシユブロツクが「フラツシ
ユ」される。「フラツシユ」ロジツクは「制御空間」内
の「フラツシユ」指令を識別するロジツクと、フラツシ
ユ指令内の特定の仮想アドレスフイールドを、キヤツシ
ユのブロツクアドレス空間内、またはそれのタグ仮想ア
ドレスフイールド内対応する仮想アドレスフイールドに
一致させるロジツクと、CPU（または許されるならばDVM
A装置）により発行された１つの「フラツシユ」指令の
結果としてマルチキヤツシユブロツクアドレスをフラツ
シユする（選択）ロジツクとを含む。「フラツシユ」ロ
ジツクは、一致するキヤツシユブロツクのキヤツシユ有
効タグを無効にするロジツクと、修正された一致ブロツ
クをメモリへ書戻すことを可能にするロジツクとを更に
含む。
ツクを仮想キヤツシユから除去するためにキヤツシユ
「フラツシユ」ロジツクが用いられる。ある範囲のアド
レス（たとえば仮想ページアドレス）を再割当てするも
のとすると、この範囲内からのアドレスの全ての例を、
新しいアドレス再割当てを行うことができるようになる
前にキヤツシユから除去せねばならず、または「フラツ
シユ」しなければならない。タグ中の有効ビツトを無効
にし、ブロツクが修正されていれば、ブロツクをメモリ
に書戻すことによりキヤツシユブロツクが「フラツシ
ユ」される。「フラツシユ」ロジツクは「制御空間」内
の「フラツシユ」指令を識別するロジツクと、フラツシ
ユ指令内の特定の仮想アドレスフイールドを、キヤツシ
ユのブロツクアドレス空間内、またはそれのタグ仮想ア
ドレスフイールド内対応する仮想アドレスフイールドに
一致させるロジツクと、CPU（または許されるならばDVM
A装置）により発行された１つの「フラツシユ」指令の
結果としてマルチキヤツシユブロツクアドレスをフラツ
シユする（選択）ロジツクとを含む。「フラツシユ」ロ
ジツクは、一致するキヤツシユブロツクのキヤツシユ有
効タグを無効にするロジツクと、修正された一致ブロツ
クをメモリへ書戻すことを可能にするロジツクとを更に
含む。
本発明はハードウエアと、オペレーテイングシステム
の核内に挿入された特定の「フラツシユ」指令とを含
む。
の核内に挿入された特定の「フラツシユ」指令とを含
む。
以下、図面を参照して本発明を詳しく説明する。
第１図は、本発明が実現される仮想アドレスを用いる
典型的なワークステーシヨンの機能ブロツク図である。
典型的なワークステーシヨンの機能ブロツク図である。
とくに、そのワークステーシヨンはマイクロプロセツ
サすなわち中央処理装置（CPU）11と、キヤツシユデー
タアレイ19と、キヤツシユタグアレイ23と、キヤツシユ
ヒツト比較器25と、メモリ管理ユニツト（MMU）27と、
主メモリ31と、書戻しバツフア39と、ワークステーシヨ
ン制御ロジツク40とを含む。そのワークステーシヨン
は、希望により、コンテキストIDレジスタ32と、キヤツ
シユフラツシユロジツク33と、直接仮想メモリアクセス
（DVMA）ロジツク35と、マルチプレクサ37とを含むこと
もできる。
サすなわち中央処理装置（CPU）11と、キヤツシユデー
タアレイ19と、キヤツシユタグアレイ23と、キヤツシユ
ヒツト比較器25と、メモリ管理ユニツト（MMU）27と、
主メモリ31と、書戻しバツフア39と、ワークステーシヨ
ン制御ロジツク40とを含む。そのワークステーシヨン
は、希望により、コンテキストIDレジスタ32と、キヤツ
シユフラツシユロジツク33と、直接仮想メモリアクセス
（DVMA）ロジツク35と、マルチプレクサ37とを含むこと
もできる。
本発明においては、キヤツシユフラツシユロジツク33
と、キヤツシユヒツト比較器25と、ワークステーシヨン
制御ロジツク40とを変更することができる。それらの変
更により仮想アドレス書戻しキヤツシユの性能を向上さ
せることができる。
と、キヤツシユヒツト比較器25と、ワークステーシヨン
制御ロジツク40とを変更することができる。それらの変
更により仮想アドレス書戻しキヤツシユの性能を向上さ
せることができる。
ワークシテーシヨンの必要な要素についての説明 CPU11はメモリおよびおそらくは他のシステム装置内
の命令とデータを（アドレスの翻訳に続いて）アドレス
するためにバスサイクルを発する。CPUアドレス自体
は、大きさが（Ａ）ビツトの仮想アドレスである。その
仮想アドレスは仮想コンテキスト内の命令またはデータ
のバイトを独特に識別する。バスサイクルは、バスサイ
クルを独特に識別するために１つまたは複数の制御フイ
ールドにより特徴づけることができる。とくに、「形
式」フイールドはもちろん、読出し／書込み標識が求め
られる。このフイールドはメモリ命令と、データアドレ
ス空間、およびバスサイクルのためのアクセス優先権
（すなわち、「スーパーパイザ」または「ユーザー」ア
クセス優先権）を識別する。仮想アドレツシングを有
し、マルチユーザーオペレーテイングシステムをサポー
トできるCPUはMC68020である。
の命令とデータを（アドレスの翻訳に続いて）アドレス
するためにバスサイクルを発する。CPUアドレス自体
は、大きさが（Ａ）ビツトの仮想アドレスである。その
仮想アドレスは仮想コンテキスト内の命令またはデータ
のバイトを独特に識別する。バスサイクルは、バスサイ
クルを独特に識別するために１つまたは複数の制御フイ
ールドにより特徴づけることができる。とくに、「形
式」フイールドはもちろん、読出し／書込み標識が求め
られる。このフイールドはメモリ命令と、データアドレ
ス空間、およびバスサイクルのためのアクセス優先権
（すなわち、「スーパーパイザ」または「ユーザー」ア
クセス優先権）を識別する。仮想アドレツシングを有
し、マルチユーザーオペレーテイングシステムをサポー
トできるCPUはMC68020である。
第３図に示されている書戻しキヤツシユを有する仮想
アドレスワークステーシヨン中の別の素子は仮想アドレ
スキヤツシユデータアレイ19である。その仮想アドレス
キヤツシユデータアレイは2N個のデータブロツクとして
構成される。各データブロツクは2Mバイトを含む。各ブ
ロツク内の2Mバイトは低次のＭアドレスバイトにより独
特に識別される。2N個の各ブロツクは次の最低のＮアド
レスビツトによりアレイ素子として独特にアドレスされ
る。仮想アドレスキヤツシユとして、キヤツシユ内の
（Ｍ＋Ｎ）ビツトのアドツシングバイトは（Ａ＋Ｃ）ビ
ツトの仮想アドレス空間からのものである。（Ｃビツト
は、後述する選択的コンテキストIDレジスタ32からのコ
ンテキストビツトである。）（Ｎ＋Ｍ）ビツトは、翻訳
されていないＰページビツトに、仮想ページアドレスを
定める（Ａ＋Ｃ−Ｐ）ビツトからの付加された仮想ビツ
トを加えたものである。
アドレスワークステーシヨン中の別の素子は仮想アドレ
スキヤツシユデータアレイ19である。その仮想アドレス
キヤツシユデータアレイは2N個のデータブロツクとして
構成される。各データブロツクは2Mバイトを含む。各ブ
ロツク内の2Mバイトは低次のＭアドレスバイトにより独
特に識別される。2N個の各ブロツクは次の最低のＮアド
レスビツトによりアレイ素子として独特にアドレスされ
る。仮想アドレスキヤツシユとして、キヤツシユ内の
（Ｍ＋Ｎ）ビツトのアドツシングバイトは（Ａ＋Ｃ）ビ
ツトの仮想アドレス空間からのものである。（Ｃビツト
は、後述する選択的コンテキストIDレジスタ32からのコ
ンテキストビツトである。）（Ｎ＋Ｍ）ビツトは、翻訳
されていないＰページビツトに、仮想ページアドレスを
定める（Ａ＋Ｃ−Ｐ）ビツトからの付加された仮想ビツ
トを加えたものである。
ここで説明する仮想アドレスキヤツシユデータアレイ
19は「直接マツプされる」キヤツシユ、または「ワンウ
エイセツト連想」キヤツシユである。このキヤツユ構成
を本発明の説明のために用いるが、それは本発明の範囲
を限定することを意味するものではなく、マルチウエイ
セツト連想キヤツシユに関連して本発明を用いることも
できる。
19は「直接マツプされる」キヤツシユ、または「ワンウ
エイセツト連想」キヤツシユである。このキヤツユ構成
を本発明の説明のために用いるが、それは本発明の範囲
を限定することを意味するものではなく、マルチウエイ
セツト連想キヤツシユに関連して本発明を用いることも
できる。
第１図に示す別の用空される素子は仮想アドレスタグ
アレイ23である。そのタグアレイは、キヤツシユデータ
アレイ19中の各データブロツクごとに１つのタグアレイ
素子を有する。したがつて、タグアレイは2N個の素子を
含む。各素子は有効ビツト（Ｖ）と、修正されたビツト
（Ｍ）と、２個の保護ビツト（Ｐ）と、仮想アドレスフ
イールド（VA及びオプションとしてCX）とを有する（第
３図）。保護ビツトはスーパーバイザ保護ビツト（Supv
sr Prot）と書込み許可ビツトで構成される。仮想アド
レスフイールドの内容と、キヤツシユタグとデータアレ
イをアドレスするために用いられる下位アドレスビツト
とが、（Ａ＋Ｃ）ビツトの全仮想アドレス空間内のキヤ
ツシユブロツクを独特に識別する。すなわち、タグ仮想
アドレスフイールドは（（Ａ＋Ｃ）−（Ｍ＋Ｎ））仮想
アドレスビツトを含まなければならない。
アレイ23である。そのタグアレイは、キヤツシユデータ
アレイ19中の各データブロツクごとに１つのタグアレイ
素子を有する。したがつて、タグアレイは2N個の素子を
含む。各素子は有効ビツト（Ｖ）と、修正されたビツト
（Ｍ）と、２個の保護ビツト（Ｐ）と、仮想アドレスフ
イールド（VA及びオプションとしてCX）とを有する（第
３図）。保護ビツトはスーパーバイザ保護ビツト（Supv
sr Prot）と書込み許可ビツトで構成される。仮想アド
レスフイールドの内容と、キヤツシユタグとデータアレ
イをアドレスするために用いられる下位アドレスビツト
とが、（Ａ＋Ｃ）ビツトの全仮想アドレス空間内のキヤ
ツシユブロツクを独特に識別する。すなわち、タグ仮想
アドレスフイールドは（（Ａ＋Ｃ）−（Ｍ＋Ｎ））仮想
アドレスビツトを含まなければならない。
キヤツシユ「ヒツト」ロジツク25は仮想アクセスアド
レスを仮想アドレスキヤツシユタグアドレスフイールド
の内容と比較する。アクセスアドレス内では、キヤツシ
ユ内の最下位のＭビツトがブロツク内のバイトをアドレ
スし、最下位の次のＮビツトがキヤツシユ内のブロツク
をアドレスし、残りの（（Ａ＋Ｃ）−（Ｍ＋Ｎ））ビツ
トは、キヤツシユ「ヒツト」ロジツクの部分として、タ
グ仮想アドレスフイールドと比較する。
レスを仮想アドレスキヤツシユタグアドレスフイールド
の内容と比較する。アクセスアドレス内では、キヤツシ
ユ内の最下位のＭビツトがブロツク内のバイトをアドレ
スし、最下位の次のＮビツトがキヤツシユ内のブロツク
をアドレスし、残りの（（Ａ＋Ｃ）−（Ｍ＋Ｎ））ビツ
トは、キヤツシユ「ヒツト」ロジツクの部分として、タ
グ仮想アドレスフイールドと比較する。
キヤツシユ「ヒツト」ロジツクは、オペテーテイング
システムを共用するシステムに対して、ユーザー命令と
データのアクセスと、スーパーバイザ命令とデータのア
クセスとを識別せねばならない。それらの要求を満す
「ヒツト」の定義が第2a図に示されている。第2a図は比
較器20と、アンドゲート22と、オアゲート24と、アンド
ゲート26とを示す。
システムを共用するシステムに対して、ユーザー命令と
データのアクセスと、スーパーバイザ命令とデータのア
クセスとを識別せねばならない。それらの要求を満す
「ヒツト」の定義が第2a図に示されている。第2a図は比
較器20と、アンドゲート22と、オアゲート24と、アンド
ゲート26とを示す。
仮想アドレス空間内のアドレスを物理アドレスへ翻訳
するMMU27は別の要求される素子である。MMU27は寸法
（2P）バイトのページを基にして構成される。それらの
ページは寸法が（2S）ページのセグメントとしてまとめ
られる。あるページ内でのアドレツシングは（Ｐ）ビツ
トを要する。それらの（Ｐ）ビツトは翻訳を要しない物
理アドレスビツトである。MMU27の役割は仮想ページア
ドレスビツト（（Ａ＋Ｃ−Ｐ）または（Ａ−Ｐ））を
（MM）ビツトの物理ページアドレスに翻訳することであ
る。そうすると、複合物理アドレスは、ページ当り
（Ｐ）ビツトを有する（MM）ページのアドレスビツトで
ある。
するMMU27は別の要求される素子である。MMU27は寸法
（2P）バイトのページを基にして構成される。それらの
ページは寸法が（2S）ページのセグメントとしてまとめ
られる。あるページ内でのアドレツシングは（Ｐ）ビツ
トを要する。それらの（Ｐ）ビツトは翻訳を要しない物
理アドレスビツトである。MMU27の役割は仮想ページア
ドレスビツト（（Ａ＋Ｃ−Ｐ）または（Ａ−Ｐ））を
（MM）ビツトの物理ページアドレスに翻訳することであ
る。そうすると、複合物理アドレスは、ページ当り
（Ｐ）ビツトを有する（MM）ページのアドレスビツトで
ある。
MMU27は保護チエツク、すなわち、アクセスバスサイ
クル優先権をページに割当てられた保護と比較するため
の場所（locus）でもある。この点を説明するために、
ページに割当てることができる２種類の保護がある。そ
れらはスーパーバイザ／ユーザーアクセスデジグネータ
および書込み保護／書込み許可デジグネータである。本
発明はそのような種類の保護に限定されないが、このペ
ージ保護が与えられると、「ユーザー」優先権バスサイ
クルが「スーパーパイザ」保護を有するページをアクセ
スするか、「書込み」バスサイクルが「書込み保護」デ
ジグネーシヨンを有するページをアクセスするならば、
「保護が侵害される」結果となることがある。
クル優先権をページに割当てられた保護と比較するため
の場所（locus）でもある。この点を説明するために、
ページに割当てることができる２種類の保護がある。そ
れらはスーパーバイザ／ユーザーアクセスデジグネータ
および書込み保護／書込み許可デジグネータである。本
発明はそのような種類の保護に限定されないが、このペ
ージ保護が与えられると、「ユーザー」優先権バスサイ
クルが「スーパーパイザ」保護を有するページをアクセ
スするか、「書込み」バスサイクルが「書込み保護」デ
ジグネーシヨンを有するページをアクセスするならば、
「保護が侵害される」結果となることがある。
MMUを介するMMU保護チエツクの応用が第2c図に示され
ている。これはインバータ28と、アンドゲート30a,30b
と、オアゲート34と、アンドゲート36とを有する。ま
た、仮想アドレス書戻しキヤツシユでは、保護チエツク
の概念を、MMUをアクセスしないキヤツシユのみCPUサイ
クルまで拡張できる。そのキヤツシのみ保護ロジツクが
第2b図に示されている。第2b図にはインバータ42と、ア
ンドゲート44a,44bと、オアゲート46と、アンドゲート4
8とが示されている。
ている。これはインバータ28と、アンドゲート30a,30b
と、オアゲート34と、アンドゲート36とを有する。ま
た、仮想アドレス書戻しキヤツシユでは、保護チエツク
の概念を、MMUをアクセスしないキヤツシユのみCPUサイ
クルまで拡張できる。そのキヤツシのみ保護ロジツクが
第2b図に示されている。第2b図にはインバータ42と、ア
ンドゲート44a,44bと、オアゲート46と、アンドゲート4
8とが示されている。
第１図には主メモリ31が示されている。その主メモリ
は物理アドレス空間内でアドレスできる。主メモリアク
セスの制御はワークステーシヨン制御ロジツク40を介し
て行われる。
は物理アドレス空間内でアドレスできる。主メモリアク
セスの制御はワークステーシヨン制御ロジツク40を介し
て行われる。
書戻しバツフア39は、キヤツシユデータアレイ19から
ロードされたキヤツシユデータの１ブロツクを含む。既
存のキヤツシユブロツクを移動させる時は書戻しバツフ
ア39が常にロードされる。その理由は、キヤツシユブロ
ツクを新しい内容で更新する必要があるからであり、ま
たはブロツクをフラツシユせねばならないからである。
いずれの場合にも、書戻しキヤツシユにおいては、既存
のキヤツシユブロツクのためのキヤツシユタグの状態
が、このブロツクをメモリへ書戻すべきかどうかを決定
する。ブロツクが有効で、下記のように、修正すること
をタグが示したとすると、キヤツシユブロツクが移動さ
せられた時に、ブロツクの内容をメモリ31に書戻さなけ
ればならない。書戻しバツフア39は、そのデータがメモ
リへ書込まれる前にそのデータを一時的に保持する。
ロードされたキヤツシユデータの１ブロツクを含む。既
存のキヤツシユブロツクを移動させる時は書戻しバツフ
ア39が常にロードされる。その理由は、キヤツシユブロ
ツクを新しい内容で更新する必要があるからであり、ま
たはブロツクをフラツシユせねばならないからである。
いずれの場合にも、書戻しキヤツシユにおいては、既存
のキヤツシユブロツクのためのキヤツシユタグの状態
が、このブロツクをメモリへ書戻すべきかどうかを決定
する。ブロツクが有効で、下記のように、修正すること
をタグが示したとすると、キヤツシユブロツクが移動さ
せられた時に、ブロツクの内容をメモリ31に書戻さなけ
ればならない。書戻しバツフア39は、そのデータがメモ
リへ書込まれる前にそのデータを一時的に保持する。
ワークステーシヨン制御ロジツク40は、第１図に示さ
れているワークステーシヨン素子の全体の動作を制御す
る。好適な実施例においては、制御ロジツク40は、第４
図，第６図，第７図および第13図に示され、キヤツシユ
フラツシユロジツク33の説明とともに以下に詳しく説明
するいくつかの状態マシンとして実現される。キヤツシ
ユフラツシユロジツク33の部分も、この好適な実施例に
おいては、ワークステーシヨン制御ロジツクにまとめら
れる。
れているワークステーシヨン素子の全体の動作を制御す
る。好適な実施例においては、制御ロジツク40は、第４
図，第６図，第７図および第13図に示され、キヤツシユ
フラツシユロジツク33の説明とともに以下に詳しく説明
するいくつかの状態マシンとして実現される。キヤツシ
ユフラツシユロジツク33の部分も、この好適な実施例に
おいては、ワークステーシヨン制御ロジツクにまとめら
れる。
ワークステーシヨンの選択的な素子についての説明 コンテキストIDレジスタ32は、仮想コンテキストすな
わちプロセスを識別する別の仮想アドレスビツトを含
む、選択的な外部アドレスレジスタである。Ｃビツトを
含むこのレジスタは（２＊＊Ｃ）使用中ユーザープロセ
スの全てを識別する。全ての仮想アドレス空間の大きさ
は２＊＊（Ａ＋Ｃ）である。
わちプロセスを識別する別の仮想アドレスビツトを含
む、選択的な外部アドレスレジスタである。Ｃビツトを
含むこのレジスタは（２＊＊Ｃ）使用中ユーザープロセ
スの全てを識別する。全ての仮想アドレス空間の大きさ
は２＊＊（Ａ＋Ｃ）である。
２＊＊（Ａ＋Ｃ）のこの仮想アドレス空間における重
要な成分はオペレーテイングシステムにより占められる
アドレス空間である。オペレーテイングシステムは全て
のユーザープロセスに共通であるから、全ての使用中ユ
ーザープロセスにわたつて共通のアドレス空間である。
すなわち、（Ｃ）コンテキストビツトはオペレーテイン
グシステム内のページのアドレスを修飾するのに何の意
味も持たない。むしろ、オペレーテイングシステムは、
各アクテイブコンテキストに対する仮想アドレス空間の
（２＊＊Ａ）バイトのトツプにおける共通の独占領域内
に含まれると仮定される。この領域内にはどのユーザー
ページも含まれない。したがつて、２種類のユーザープ
ロセスに対するオペレーテイングシステムページアドレ
スは同一であり、２つのプロセスに対するユーザーペー
ジは異なる。オペレーテイングシステム内の全てのペー
ジは「スーパーバイザ」保護を有するものとしてマーク
される。
要な成分はオペレーテイングシステムにより占められる
アドレス空間である。オペレーテイングシステムは全て
のユーザープロセスに共通であるから、全ての使用中ユ
ーザープロセスにわたつて共通のアドレス空間である。
すなわち、（Ｃ）コンテキストビツトはオペレーテイン
グシステム内のページのアドレスを修飾するのに何の意
味も持たない。むしろ、オペレーテイングシステムは、
各アクテイブコンテキストに対する仮想アドレス空間の
（２＊＊Ａ）バイトのトツプにおける共通の独占領域内
に含まれると仮定される。この領域内にはどのユーザー
ページも含まれない。したがつて、２種類のユーザープ
ロセスに対するオペレーテイングシステムページアドレ
スは同一であり、２つのプロセスに対するユーザーペー
ジは異なる。オペレーテイングシステム内の全てのペー
ジは「スーパーバイザ」保護を有するものとしてマーク
される。
キヤツシユフラツシユロジツク33もこのワークステー
シヨンにおける選択的な素子である。しかし、キヤツシ
ユフラツシユロジツク33は含まれ、仮想アドレス、書戻
しキヤツシユシステムの性能を向上させるために、以下
に述べるように変更される。簡単にいえば、キヤツシユ
フラツシユロジツク33は次のように動作する。ある範囲
のアドレス（たとえば仮想ページアドレス）を再割当す
るものとすると、この範囲内からのアドレスの全ての例
を、新しいアドレス割当てを行うことができる前にキヤ
ツシユから除去せねばならない、または「フラツシユ」
せねばならない。それのタグ中の有効ビツトを無効に
し、キヤツシユブロツクが修正されておれば、そのブロ
ツクをメモリに書戻すことによりキヤツシユブロツクが
「フラツシユされる」。
シヨンにおける選択的な素子である。しかし、キヤツシ
ユフラツシユロジツク33は含まれ、仮想アドレス、書戻
しキヤツシユシステムの性能を向上させるために、以下
に述べるように変更される。簡単にいえば、キヤツシユ
フラツシユロジツク33は次のように動作する。ある範囲
のアドレス（たとえば仮想ページアドレス）を再割当す
るものとすると、この範囲内からのアドレスの全ての例
を、新しいアドレス割当てを行うことができる前にキヤ
ツシユから除去せねばならない、または「フラツシユ」
せねばならない。それのタグ中の有効ビツトを無効に
し、キヤツシユブロツクが修正されておれば、そのブロ
ツクをメモリに書戻すことによりキヤツシユブロツクが
「フラツシユされる」。
バスサイクルのソースとしてのCPU11に加えて、ワー
クシテーシヨンはDVMAロジツク35のような１つまたは複
数の外部入力／出力（I/O）装置を含むことができる。
それらの外部I/O装置はバスサイクルを発生できる。そ
れらのバイサイクルは仮想アドレス空間の１つまたは複
数の「種類」のアクセスでCPUを並列にする。CPU11また
はDVMAロジツク35からの仮想アドレスは、コンテキスト
IDレジスタ32内のアドレスとともにアクセスアドレスと
呼ばれる。
クシテーシヨンはDVMAロジツク35のような１つまたは複
数の外部入力／出力（I/O）装置を含むことができる。
それらの外部I/O装置はバスサイクルを発生できる。そ
れらのバイサイクルは仮想アドレス空間の１つまたは複
数の「種類」のアクセスでCPUを並列にする。CPU11また
はDVMAロジツク35からの仮想アドレスは、コンテキスト
IDレジスタ32内のアドレスとともにアクセスアドレスと
呼ばれる。
別の選択的な素子はデータバスバツフア37である。こ
の実施例においては、データバスバツフア37は、32ビツ
トバスと64ビツトバスの間のデータの流れを制御する２
つのバツフアとして実現される。CPUデータバスが32ビ
ツトで、キヤツシユデータアレイデータバスが64ビツト
の時にそれらのバツフアは必要とされる。
の実施例においては、データバスバツフア37は、32ビツ
トバスと64ビツトバスの間のデータの流れを制御する２
つのバツフアとして実現される。CPUデータバスが32ビ
ツトで、キヤツシユデータアレイデータバスが64ビツト
の時にそれらのバツフアは必要とされる。
本発明のワークステーシヨンに独特な素子についての説
明 本発明においては、マルチアクテイブユーザーコンテ
キストにまたがる共用オペレーテイングシステムと、ア
クセス優先権およびページ保護の使用を考慮に入れるた
めに、キヤツシユ「ヒツト」の定義が修正される。その
ようにすることにより、書戻し仮想アドレスキヤツシユ
内の保護の侵害の効率的な支持を達成できる。とくに、
上記保護の定義を実現するために、下記のキヤツシユ
「ヒツト」定義が用いられる。
明 本発明においては、マルチアクテイブユーザーコンテ
キストにまたがる共用オペレーテイングシステムと、ア
クセス優先権およびページ保護の使用を考慮に入れるた
めに、キヤツシユ「ヒツト」の定義が修正される。その
ようにすることにより、書戻し仮想アドレスキヤツシユ
内の保護の侵害の効率的な支持を達成できる。とくに、
上記保護の定義を実現するために、下記のキヤツシユ
「ヒツト」定義が用いられる。
キヤツシユ「ヒツト」は３つの要求を有する。
１）キヤツシユブロツクは有効な内容を有するものとし
てマークせねばならない。
てマークせねばならない。
２）（Ｃ）コンテキストビツトを無視して、アクセス仮
想アドレスビツト（Ａ−（Ｎ＋Ｍ））は、（Ｎ）バスア
クセスビツトによりアドレスされるキヤツシユブロツク
において、対応するタグ仮想アドレスフイールドビツト
（Ａ−（Ｎ＋Ｍ））に一致せねばならない。
想アドレスビツト（Ａ−（Ｎ＋Ｍ））は、（Ｎ）バスア
クセスビツトによりアドレスされるキヤツシユブロツク
において、対応するタグ仮想アドレスフイールドビツト
（Ａ−（Ｎ＋Ｍ））に一致せねばならない。
３）アクセスコンテキストIDの（Ｃ）ビツトはキヤツシ
ユタグ仮想アドレスフイールド内の対応する（Ｃ）コン
テキストビツトに一致しなければならないか、キヤツシ
ユタグスーパーバイザ保護ビツトをアクテイブにセツト
せねばならない。
ユタグ仮想アドレスフイールド内の対応する（Ｃ）コン
テキストビツトに一致しなければならないか、キヤツシ
ユタグスーパーバイザ保護ビツトをアクテイブにセツト
せねばならない。
キヤツシユ「ヒツト」のこの定義により、キヤツシユ
保護チエツクを、キヤツシユ誤り取扱い中にMMUチエツ
クにより定義するのではなく、仮想アドレスキヤツシユ
に直接加えることが可能にされる。
保護チエツクを、キヤツシユ誤り取扱い中にMMUチエツ
クにより定義するのではなく、仮想アドレスキヤツシユ
に直接加えることが可能にされる。
１）アクセスバスサイクルが「ユーザー」優先権を持
ち、キヤツシユブロツクが「スーパーバイザ」保護を有
するか、 ２）アクセスが書込みバスサイクルで、キヤツシユブロ
ツクが書込み保護を有する、 ものとすると、キヤツシユ「ヒツト」についての「保護
の侵害」が行われる結果となる。
ち、キヤツシユブロツクが「スーパーバイザ」保護を有
するか、 ２）アクセスが書込みバスサイクルで、キヤツシユブロ
ツクが書込み保護を有する、 ものとすると、キヤツシユ「ヒツト」についての「保護
の侵害」が行われる結果となる。
本発明のキヤツシユヒトツト検出器25の実現が前記第
2a図に示されている。
2a図に示されている。
本発明は、仮想アドレス書戻しキヤツシユにおいて仮
想アドレス再割当てを効率的に実現するために、制御空
間内の１組の「フラツシユ」指令を利用する。
想アドレス再割当てを効率的に実現するために、制御空
間内の１組の「フラツシユ」指令を利用する。
一般に、フラツシユ指令は制御空間内のバスサイクル
である。それらのバスサイクルは、独特な種類の各フラ
ツシユ指令に対して、仮想アドレスキヤツシユタグ内の
対応する仮想アドレスフイールドと比較すべき１つまた
は複数の仮想アドレスフイールドを指定する。「一致」
アドレスフイールドはハードウエアにキヤツシユブロツ
クを「フラツシユ」させる。
である。それらのバスサイクルは、独特な種類の各フラ
ツシユ指令に対して、仮想アドレスキヤツシユタグ内の
対応する仮想アドレスフイールドと比較すべき１つまた
は複数の仮想アドレスフイールドを指定する。「一致」
アドレスフイールドはハードウエアにキヤツシユブロツ
クを「フラツシユ」させる。
１）「有効」および「修正された」とマークされている
一致キヤツシユブロツクはメモリへ書戻される。これは
主メモリに対するキヤツシユブロツク「書戻し」バスサ
イクルを必要とする。「書戻し」バスサイクルは全キヤ
ツシユブロツクを主メモリの適切な物理アドレスに書込
む。このサイクルの一部として、キヤツシユブロツクを
識別する仮想アドレスがMMUを介して物理メモリアドレ
スへ翻訳される。この翻訳中は、キヤツシユブロツクに
対する保護チエツクが禁止される。MMUを介するアドレ
ス翻訳は、フラツシユ指令が終つた時に制御をプロセツ
サ戻す前に終了させられる。
一致キヤツシユブロツクはメモリへ書戻される。これは
主メモリに対するキヤツシユブロツク「書戻し」バスサ
イクルを必要とする。「書戻し」バスサイクルは全キヤ
ツシユブロツクを主メモリの適切な物理アドレスに書込
む。このサイクルの一部として、キヤツシユブロツクを
識別する仮想アドレスがMMUを介して物理メモリアドレ
スへ翻訳される。この翻訳中は、キヤツシユブロツクに
対する保護チエツクが禁止される。MMUを介するアドレ
ス翻訳は、フラツシユ指令が終つた時に制御をプロセツ
サ戻す前に終了させられる。
２）修正されているか否かを問わず、「有効である」ど
の一致キヤツシユブロツクも無効であるとマークされ
る。
の一致キヤツシユブロツクも無効であるとマークされ
る。
先に述べたように、「書戻し」バスサイクルはキヤツ
シユブロツク仮想アドレスを物理アドレスへ翻訳するこ
とを要求する。フラツシユ指令と「書戻し」バスサイク
ルの概念は、仮想アドレスタグフイールドと物理アドレ
スタグフイールドを含む仮想アドレスキヤツシユまで拡
張することもできる。物理アドレスタグフイールドが存
在するものとすると、主メモリへの「書戻し」バスサイ
クルが行われる時には翻訳は求められない。しかし、本
発明は、仮想アドレス書戻しキヤツシユをサポートする
ために仮想アドレスタグを使用することに向けられる。
シユブロツク仮想アドレスを物理アドレスへ翻訳するこ
とを要求する。フラツシユ指令と「書戻し」バスサイク
ルの概念は、仮想アドレスタグフイールドと物理アドレ
スタグフイールドを含む仮想アドレスキヤツシユまで拡
張することもできる。物理アドレスタグフイールドが存
在するものとすると、主メモリへの「書戻し」バスサイ
クルが行われる時には翻訳は求められない。しかし、本
発明は、仮想アドレス書戻しキヤツシユをサポートする
ために仮想アドレスタグを使用することに向けられる。
前記フラツシユ指令は１つのキヤツシユブロツクに適
用される。マルチキヤツシユブロツクをチエツクして、
フラツシユ指令のアドレスフイールドに一致するブロツ
クをフラツシユするハードウエアを１つのフラツシユ指
令が動作させるように、フラツシユ指令の適用を拡張す
ることもできる。最後にフラツシユされたキヤツシユブ
ロツクのアドレス翻訳は、指令が終つた時に制御をプロ
セツサへ戻す前に、終ることを求められるだけである。
用される。マルチキヤツシユブロツクをチエツクして、
フラツシユ指令のアドレスフイールドに一致するブロツ
クをフラツシユするハードウエアを１つのフラツシユ指
令が動作させるように、フラツシユ指令の適用を拡張す
ることもできる。最後にフラツシユされたキヤツシユブ
ロツクのアドレス翻訳は、指令が終つた時に制御をプロ
セツサへ戻す前に、終ることを求められるだけである。
３つの特定のフラツシユ指令を下記に示す。他の類似
の指令を定めることができるが、「フラツシユ」指令の
範囲を最小のアドレス範囲に効果的に限定するのにそれ
ら３つのフラツシユ指令はとくに有用である。それらの
「フラツシユ」指令はマルチコンテキスト、共用オペレ
ーテイングシステムアドレス空間の実現するのにも効果
的である。
の指令を定めることができるが、「フラツシユ」指令の
範囲を最小のアドレス範囲に効果的に限定するのにそれ
ら３つのフラツシユ指令はとくに有用である。それらの
「フラツシユ」指令はマルチコンテキスト、共用オペレ
ーテイングシステムアドレス空間の実現するのにも効果
的である。
1.コンテキスト一致フラツシユ指令 コンテキスト一致フラツシユ指令は、キヤツシユか
ら、ユーザー保護されたページからの指定されたコンテ
キスト内の全てのキヤツシユブロツクをフラツシユす
る。その指令は（Ｃ）ビツトのコンテキスト識別子を指
定する。一致基準は、第１に、キヤツシユタグがユーザ
ー保護を有するものとしてブロツクを識別することを求
め、第２に、フラツシユ指令の（Ｃ）ビツトフイールド
がタグの対応する（Ｃ）ビツトコンテキスト識別フイー
ルドに一致することを求める。
ら、ユーザー保護されたページからの指定されたコンテ
キスト内の全てのキヤツシユブロツクをフラツシユす
る。その指令は（Ｃ）ビツトのコンテキスト識別子を指
定する。一致基準は、第１に、キヤツシユタグがユーザ
ー保護を有するものとしてブロツクを識別することを求
め、第２に、フラツシユ指令の（Ｃ）ビツトフイールド
がタグの対応する（Ｃ）ビツトコンテキスト識別フイー
ルドに一致することを求める。
コンテキスト一致フラツシユ指令は、新しいアクテイ
ブコンテキストがMMU内の古いコンテキストに置き換つ
た時には、常にキヤツシユアドレツシングの一貫性を確
保するために用いられる。MMUはキヤツシユブロツクの
仮想アドレスを翻訳することを要求されるから、古いコ
ンテキスト基準がMMUから除去される前にコンテキスト
一致フラツシユを行わなければならない。
ブコンテキストがMMU内の古いコンテキストに置き換つ
た時には、常にキヤツシユアドレツシングの一貫性を確
保するために用いられる。MMUはキヤツシユブロツクの
仮想アドレスを翻訳することを要求されるから、古いコ
ンテキスト基準がMMUから除去される前にコンテキスト
一致フラツシユを行わなければならない。
2.ページ一致フラツシユ指令 ページ一致フラツシユ指令は、ページ保護とは無関係
に、指定されたページ内の全てのキヤツシユブロツクを
キヤツシユからフラツシユする。それは（Ａ＋Ｃ−Ｐ）
ビツトのページアドレスを指定する。一致基準は、第１
に、コンテキスト内の仮想ページアドレスを識別するフ
ラツシユ指令の（Ａ−Ｐ）ビツトを対応する（Ａ−Ｐ）
ビツトに一致させて、与えられたキヤツシユブロツクの
仮想ページアドレスを識別することである。それらの
（Ａ−Ｐ）ビツトは、ページの大きさとキヤツシユの大
きさに応じて、キヤツシユタグ仮想アドレスフイールド
内、またはキヤツシユアドレスとキヤツシユタグ仮想ア
ドレスフイールドの組合わせ内とすることができる。
に、指定されたページ内の全てのキヤツシユブロツクを
キヤツシユからフラツシユする。それは（Ａ＋Ｃ−Ｐ）
ビツトのページアドレスを指定する。一致基準は、第１
に、コンテキスト内の仮想ページアドレスを識別するフ
ラツシユ指令の（Ａ−Ｐ）ビツトを対応する（Ａ−Ｐ）
ビツトに一致させて、与えられたキヤツシユブロツクの
仮想ページアドレスを識別することである。それらの
（Ａ−Ｐ）ビツトは、ページの大きさとキヤツシユの大
きさに応じて、キヤツシユタグ仮想アドレスフイールド
内、またはキヤツシユアドレスとキヤツシユタグ仮想ア
ドレスフイールドの組合わせ内とすることができる。
第２の一致基準は、ｉ）キヤツシユブロツクのスーパ
ーバイザアクセス保護タグがアクテイブであること、ま
たは、ii）（Ｃ）ビツトのコンテキストIDレジスタがキ
ヤツシユブロツクの（Ｃ）ビツトの対応するコンテキス
トIDタグフイールドに一致すること、という２つの条件
のうちの１つを満すことである。
ーバイザアクセス保護タグがアクテイブであること、ま
たは、ii）（Ｃ）ビツトのコンテキストIDレジスタがキ
ヤツシユブロツクの（Ｃ）ビツトの対応するコンテキス
トIDタグフイールドに一致すること、という２つの条件
のうちの１つを満すことである。
ページ一致フラツシユ指令は、ページ管理中に、全て
の基準をキヤツシユから仮想ページ−スーパーバイザ保
護またはユーザー保護を有する−へパージするために用
いられる。MMUはキヤツシユブロツクの仮想アドレスを
翻訳することを求められるから、ページを除去するため
にMMUが更新される前にそれを行わなければならない。
の基準をキヤツシユから仮想ページ−スーパーバイザ保
護またはユーザー保護を有する−へパージするために用
いられる。MMUはキヤツシユブロツクの仮想アドレスを
翻訳することを求められるから、ページを除去するため
にMMUが更新される前にそれを行わなければならない。
3.セグメント一致フラツシユ指令 セグメント一致フラツシユ指令は、ページ保護とは無
関係に、指定されたセグメント内の全てのキヤツシユブ
ロツクをキヤツシユからフラツシユする。それは、セグ
メントの寸法が（２＊＊Ｓ）ページであるから、（（Ａ
＋Ｃ）−（Ｐ＋Ｓ））のセグメントアドレスを指定す
る。一致基準は、第１に、コンテキスト内のセグメント
を指定する、フラツシユ指令の（Ａ−（Ｐ＋Ｓ））ビツ
トフイールドが、与えられたキヤツシユブロツクに対す
るセグメントを識別する対応する（Ａ−（Ｐ＋Ｓ））ビ
ツトに一致することを求めることである。それらの（Ａ
−（Ｐ＋Ｓ））ビツトは、セグメントの寸法と、ページ
の寸法と、キヤツシユの寸法とに応じて、キヤツシユタ
グ仮想アドレスフイールド内、またはキヤツシユアクセ
スアドレスとキヤツシユタグ仮想アドレスフイールドの
組合わせ内に含まれることがある。
関係に、指定されたセグメント内の全てのキヤツシユブ
ロツクをキヤツシユからフラツシユする。それは、セグ
メントの寸法が（２＊＊Ｓ）ページであるから、（（Ａ
＋Ｃ）−（Ｐ＋Ｓ））のセグメントアドレスを指定す
る。一致基準は、第１に、コンテキスト内のセグメント
を指定する、フラツシユ指令の（Ａ−（Ｐ＋Ｓ））ビツ
トフイールドが、与えられたキヤツシユブロツクに対す
るセグメントを識別する対応する（Ａ−（Ｐ＋Ｓ））ビ
ツトに一致することを求めることである。それらの（Ａ
−（Ｐ＋Ｓ））ビツトは、セグメントの寸法と、ページ
の寸法と、キヤツシユの寸法とに応じて、キヤツシユタ
グ仮想アドレスフイールド内、またはキヤツシユアクセ
スアドレスとキヤツシユタグ仮想アドレスフイールドの
組合わせ内に含まれることがある。
第２の一致基準は、ｉ）キヤツシユブロツクのスーパ
ーバイザアクセス保護タグがアクテイブであること、ま
たは、ii）（Ｃ）ビツトのコンテキストIDレジスタがキ
ヤツシユブロツクの（Ｃ）ビツトの対応するコンテキス
トIDタグフイールドに一致すること、の２つの条件の１
つを満すことを求める。
ーバイザアクセス保護タグがアクテイブであること、ま
たは、ii）（Ｃ）ビツトのコンテキストIDレジスタがキ
ヤツシユブロツクの（Ｃ）ビツトの対応するコンテキス
トIDタグフイールドに一致すること、の２つの条件の１
つを満すことを求める。
ページ管理中に、全ての基準をキヤツシユから仮想セ
グメント−スーパーバイザ保護またはユーザー保護を有
する−までパージするためにセグメント一致フラツシユ
指令が用いられる。全仮想セグメントのページを新しい
仮想セグメントへ再び割当てなければならない時は、MM
Uの構造に応じて、それを要求できる。MMUはキヤツシユ
ブロツクの仮想アドレスを翻訳することを求められる
か、セグメントマツピングを除去するために、MMUが更
新される前にそれを行わなければならない。
グメント−スーパーバイザ保護またはユーザー保護を有
する−までパージするためにセグメント一致フラツシユ
指令が用いられる。全仮想セグメントのページを新しい
仮想セグメントへ再び割当てなければならない時は、MM
Uの構造に応じて、それを要求できる。MMUはキヤツシユ
ブロツクの仮想アドレスを翻訳することを求められる
か、セグメントマツピングを除去するために、MMUが更
新される前にそれを行わなければならない。
フラツシユ指令の使用 上記３つの「フラツシユ」指令は、それぞれの「一
致」基準とともに、ユニツクス核内のオペレーテイング
システムによつてのみ実行される。フラツシユ指令を核
内に置くことが付録Ａに記述されている。核内に「フラ
ツシユ」指令を適切に置くことにより、仮想アドレス書
戻しキヤツシユをサポートするためにユニツクスシステ
ムのための仮想アドレン再割当てを実現できる。
致」基準とともに、ユニツクス核内のオペレーテイング
システムによつてのみ実行される。フラツシユ指令を核
内に置くことが付録Ａに記述されている。核内に「フラ
ツシユ」指令を適切に置くことにより、仮想アドレス書
戻しキヤツシユをサポートするためにユニツクスシステ
ムのための仮想アドレン再割当てを実現できる。
上記１組のフラツシユ指令は、付録Ａに示すようにユ
ニツクス核で用いられる場合には、マルチアクテイブコ
ンテキストと、書込みキヤツシユまたは書戻しキヤツシ
ユを有するワークステーシヨンのためのそれらのコンテ
キストに共用されるオペレーテイングシステムとを有す
るユニツクスシステムに対して、仮想アドレスキヤツシ
ユにより求められるように、仮想アドレス再割当てをサ
ポートするメカニズムを実現する。
ニツクス核で用いられる場合には、マルチアクテイブコ
ンテキストと、書込みキヤツシユまたは書戻しキヤツシ
ユを有するワークステーシヨンのためのそれらのコンテ
キストに共用されるオペレーテイングシステムとを有す
るユニツクスシステムに対して、仮想アドレスキヤツシ
ユにより求められるように、仮想アドレス再割当てをサ
ポートするメカニズムを実現する。
フラツシユ指令は、付録Ａに示すようにユニツクス核
において使用される時は、そのようなキヤツシユの使用
がユーザーアプリケーシヨンプログラムにとつて明らか
であるように、ユニツクスシステム内の仮想アドレス書
戻しキヤツシユをサポートする。仮想アドレス書戻しキ
ヤツシユに固有のメモリ速度向上を利用するのに、ユー
ザープログラムの変更は求められない。
において使用される時は、そのようなキヤツシユの使用
がユーザーアプリケーシヨンプログラムにとつて明らか
であるように、ユニツクスシステム内の仮想アドレス書
戻しキヤツシユをサポートする。仮想アドレス書戻しキ
ヤツシユに固有のメモリ速度向上を利用するのに、ユー
ザープログラムの変更は求められない。
また、フラツシユ指令は、付録Ａに示すようにユニツ
クス核に用いられる時は、ブロツク識別のために、物理
アドレスタグフイールドではなくて仮想アドレスタグフ
イールドのみを含む仮想アドレス書戻しキヤツシユ実現
をサポートする。物理アドレスタグフイールドを付加す
ることを避けると、仮想アドレス書戻しキヤツシユのた
めに必要なキヤツシユタグの数が最少となる。書戻しキ
ヤツシユは、ある点において、修正された任意のキヤツ
シユブロツクを主メモリへ書戻さなければならない。こ
の「書戻し」動作は、キヤツシユブロツクが新しいブロ
ツク内容で置き換えられた時（キヤツシユ「ミス」での
正常なブロツク置き換え）、またはこのキヤツシユブロ
ツクを含んでいるある範囲の仮想アドレスを再び割当て
る前にキヤツシユブロツクがフラツシユされた時に、行
うことができる。
クス核に用いられる時は、ブロツク識別のために、物理
アドレスタグフイールドではなくて仮想アドレスタグフ
イールドのみを含む仮想アドレス書戻しキヤツシユ実現
をサポートする。物理アドレスタグフイールドを付加す
ることを避けると、仮想アドレス書戻しキヤツシユのた
めに必要なキヤツシユタグの数が最少となる。書戻しキ
ヤツシユは、ある点において、修正された任意のキヤツ
シユブロツクを主メモリへ書戻さなければならない。こ
の「書戻し」動作は、キヤツシユブロツクが新しいブロ
ツク内容で置き換えられた時（キヤツシユ「ミス」での
正常なブロツク置き換え）、またはこのキヤツシユブロ
ツクを含んでいるある範囲の仮想アドレスを再び割当て
る前にキヤツシユブロツクがフラツシユされた時に、行
うことができる。
キヤツシユタグが物理アドレスフイールドを含んでい
ないとすると、キヤツシユブロツクをメモリへ書込むこ
とができる前に、仮想アドレスタグを物理アドレスへ翻
訳せねばならない。キヤツシユフラツシユの場合には、
これは、フラツシユ一致の結果としてのキヤツシユブロ
ツク仮想アドレスフイールドの全てのアドレス翻訳を、
MMU内の仮想アドレス範囲のオペレーテイングシステム
の再割当ての前に終らなければならないことを意味す
る。本発明の２つの特徴は、一部は、この要求が下記の
２つで満されるようにするために責任を負う。
ないとすると、キヤツシユブロツクをメモリへ書込むこ
とができる前に、仮想アドレスタグを物理アドレスへ翻
訳せねばならない。キヤツシユフラツシユの場合には、
これは、フラツシユ一致の結果としてのキヤツシユブロ
ツク仮想アドレスフイールドの全てのアドレス翻訳を、
MMU内の仮想アドレス範囲のオペレーテイングシステム
の再割当ての前に終らなければならないことを意味す
る。本発明の２つの特徴は、一部は、この要求が下記の
２つで満されるようにするために責任を負う。
１）第１に、制御がプロセツサへ戻される前に、キヤツ
シユブロツク仮想アドレスの翻訳を終ることをフラツシ
ユ指令は求める。
シユブロツク仮想アドレスの翻訳を終ることをフラツシ
ユ指令は求める。
２）第２に、仮想アドレス範囲の再割当ての前に、修正
された全てのキヤツシユブロツクのフラツシングを保障
する戦略的な場所に、付録Ａに示すように、フラツシユ
指令が核内に構成される。
された全てのキヤツシユブロツクのフラツシングを保障
する戦略的な場所に、付録Ａに示すように、フラツシユ
指令が核内に構成される。
上記した１組の３つのフラツシユ指令は、それぞれの
「一致」基準とともに、付録Ａに示すようにユニツクス
の核内に置かれた時に、効率的な仮想アドレス再割当て
メカニズムを構成する。そのメカニズムは、オペレーテ
イングシステムにより要求される仮想アドレス再割当て
の３つの場合に対して、 １）既存のアクテイブコンテキストが新しいコンテキス
トで置き換えられた時、 ２）MMUの制限が、現在マツプされているセグメントの
新しいセグメントへの再割当てを要求する時、 ３）メモリ内の物理ページを新しい仮想アドレスへ再割
当てすべき時、 は常に、仮想アドレス書戻しキヤツシユのためのフラツ
シユ性能を最適にするので効率的である。
「一致」基準とともに、付録Ａに示すようにユニツクス
の核内に置かれた時に、効率的な仮想アドレス再割当て
メカニズムを構成する。そのメカニズムは、オペレーテ
イングシステムにより要求される仮想アドレス再割当て
の３つの場合に対して、 １）既存のアクテイブコンテキストが新しいコンテキス
トで置き換えられた時、 ２）MMUの制限が、現在マツプされているセグメントの
新しいセグメントへの再割当てを要求する時、 ３）メモリ内の物理ページを新しい仮想アドレスへ再割
当てすべき時、 は常に、仮想アドレス書戻しキヤツシユのためのフラツ
シユ性能を最適にするので効率的である。
これらの各場合をとくにカバーするために、フラツシ
ユ一致基準とともに３つのフラツシユ指令が定められ
る。ベースブロツクアドレスにおいてスタートし、それ
から固定されているアドレス範囲内にあらゆるブロツク
をチエツクするようにブロツクアドレスを増加すること
によりフラツシユ指令が発せられる。下記の２つの主な
理由で、上記フラツシユ指令はアドレス再割当てが効率
的である。
ユ一致基準とともに３つのフラツシユ指令が定められ
る。ベースブロツクアドレスにおいてスタートし、それ
から固定されているアドレス範囲内にあらゆるブロツク
をチエツクするようにブロツクアドレスを増加すること
によりフラツシユ指令が発せられる。下記の２つの主な
理由で、上記フラツシユ指令はアドレス再割当てが効率
的である。
１）フラツシユ一致基準は、フラツシユアドレス範囲内
のフラツシングを要求するブロツクのみに、フラツシユ
されるブロツクの数を制限する。フラツシユ範囲の外側
の他の余分のアドレスはチエツクされるが、フラツシユ
はされない。
のフラツシングを要求するブロツクのみに、フラツシユ
されるブロツクの数を制限する。フラツシユ範囲の外側
の他の余分のアドレスはチエツクされるが、フラツシユ
はされない。
２）アドレスのフラツシングを求める３つの各ケースに
対して、定められているフラツシユ指令は、適切なキヤ
ツシユブロツクアドレス範囲にわたる１つのパスでキヤ
ツシユをチエツクすることを許す。たとえば、セグメン
トをフラツシユするために、セグメント内のあらゆるペ
ージをフラツシユせねばならない。セグメントフラツシ
ユが実現されないとすると、ページアドレスが変化する
ページフラツシユ指令のマルチパスをセグメントンフラ
ツシユの終了のために要求されることがある。
対して、定められているフラツシユ指令は、適切なキヤ
ツシユブロツクアドレス範囲にわたる１つのパスでキヤ
ツシユをチエツクすることを許す。たとえば、セグメン
トをフラツシユするために、セグメント内のあらゆるペ
ージをフラツシユせねばならない。セグメントフラツシ
ユが実現されないとすると、ページアドレスが変化する
ページフラツシユ指令のマルチパスをセグメントンフラ
ツシユの終了のために要求されることがある。
アドレス路のための仮想アドレスキヤツシユの好適な
実施例が第３図に示され、データ路に対する仮想アドレ
スキヤツシユが第５図に示されている。好適な実施例に
おけるフラツシユ制御ロジツクが第11図と第12図と、第
13図の状態マシンと、第14図のタイミング図に示すよう
に実現される。書込みのための最良のケースのタイミン
グ図が第８図に示され、読出しのための最良のケースの
タイミング図が第９図に示されている。
実施例が第３図に示され、データ路に対する仮想アドレ
スキヤツシユが第５図に示されている。好適な実施例に
おけるフラツシユ制御ロジツクが第11図と第12図と、第
13図の状態マシンと、第14図のタイミング図に示すよう
に実現される。書込みのための最良のケースのタイミン
グ図が第８図に示され、読出しのための最良のケースの
タイミング図が第９図に示されている。
第１図を参照して先に述べた部品に加えて、第３図
は、現在の仮想アドレスを格納する仮想アドレスレジス
タ（VAR）51を含む。第３図に示されている本発明の素
子はキヤツシユフラツシユロジツク33と、キヤツシユタ
グアレイ23内の保護ビツト（Ｐ）と、キヤツシユヒツト
検出ロジツク25の一部であるフラツシユ一致ロジツク24
とである。
は、現在の仮想アドレスを格納する仮想アドレスレジス
タ（VAR）51を含む。第３図に示されている本発明の素
子はキヤツシユフラツシユロジツク33と、キヤツシユタ
グアレイ23内の保護ビツト（Ｐ）と、キヤツシユヒツト
検出ロジツク25の一部であるフラツシユ一致ロジツク24
とである。
第５図には、メモリ31へ書込むデータまたはメモリ31
から読出されたデータ、あるいはキヤツシユデータアレ
イを格納するデータレジスタ61も示されている。
から読出されたデータ、あるいはキヤツシユデータアレ
イを格納するデータレジスタ61も示されている。
第２図，第３図，第５図，第11図，第12図において、
図示を不必要に混乱させることを避けるために、必ずし
も全ての制御線が示されているわけではない。しかし、
本発明を正しく動作させるために必要な制御線を、第４
図，第６図，第７図，第13図に示されている状態マシン
の流れ図、第８〜10図と第14図に示されているタイミン
グ図とから確かめることができる。
図示を不必要に混乱させることを避けるために、必ずし
も全ての制御線が示されているわけではない。しかし、
本発明を正しく動作させるために必要な制御線を、第４
図，第６図，第７図，第13図に示されている状態マシン
の流れ図、第８〜10図と第14図に示されているタイミン
グ図とから確かめることができる。
それらの流れ図においては下記の略語を用いる。
MUX−マルチプレクサ45 Sel−選択 VA−仮想アドレス RA−実アドレス OE−出力イネイブル Ack−確認応答 Cache Hit?−キヤツシユ「ヒツト」ロジツク25がキヤツ
シユヒツトを検出したか（第2a図） Cache Protect Violation?−制御ロジツク40がキヤツシ
ユ保護侵害を検出したか（第2b図） Memory Busy?−メモリビジーがアサートされたか MMU Protect Viol?−制御ロジツク40がMUU保護侵害を検
出したか（第2c図） RAR−実アドレスレジスタ51 CLK−クロツク Adr−アドレス Mem Adr Strobe−メモリ31アドレスストローブ VAR−仮想アドレスレジスタ54 Mem Adr Ack?−メモリアドレス確認応答がメモリ31によ
りアサートされたか Mem Data Strobe0?−メモリデータストローブ０がアソ
ートされたか Nem Data Ack0?−メモリデータ確認応答０がアサートさ
れたか Mem Data Strobe1?−メモリデータストローブ１がアサ
ートされたか Mem Data Ack1?−メモリデータ確認応答１がアサートさ
れたか Clk Write Back Buffer−クロツク書戻しバツフア39 CPU Read Cycle?−CPU11は読出しサイクルにあるか Clk Data Reg−クロツクデータレジスタ61 Valid and Modifed Write−制御ロジツク40がバツクデ
ータを検出したか、有効ビツト（Ｖ）および修正された
ビツト（Ｍ） Start Write Back Cycle?−制御ロジツク40が書戻しサ
イクルのスタートをアサートしたか 第８図乃至第10図と第14図のタイミングに類似の略語
が用いられる。
シユヒツトを検出したか（第2a図） Cache Protect Violation?−制御ロジツク40がキヤツシ
ユ保護侵害を検出したか（第2b図） Memory Busy?−メモリビジーがアサートされたか MMU Protect Viol?−制御ロジツク40がMUU保護侵害を検
出したか（第2c図） RAR−実アドレスレジスタ51 CLK−クロツク Adr−アドレス Mem Adr Strobe−メモリ31アドレスストローブ VAR−仮想アドレスレジスタ54 Mem Adr Ack?−メモリアドレス確認応答がメモリ31によ
りアサートされたか Mem Data Strobe0?−メモリデータストローブ０がアソ
ートされたか Nem Data Ack0?−メモリデータ確認応答０がアサートさ
れたか Mem Data Strobe1?−メモリデータストローブ１がアサ
ートされたか Mem Data Ack1?−メモリデータ確認応答１がアサートさ
れたか Clk Write Back Buffer−クロツク書戻しバツフア39 CPU Read Cycle?−CPU11は読出しサイクルにあるか Clk Data Reg−クロツクデータレジスタ61 Valid and Modifed Write−制御ロジツク40がバツクデ
ータを検出したか、有効ビツト（Ｖ）および修正された
ビツト（Ｍ） Start Write Back Cycle?−制御ロジツク40が書戻しサ
イクルのスタートをアサートしたか 第８図乃至第10図と第14図のタイミングに類似の略語
が用いられる。
第4a図と第4b図に示されているアドレス状態マシン
が、キヤツシユ19のアドレス取り部に関連するある制御
を定めるメモリ31からの全てのブロツクデータの転送が
成功したら、それに続いてキヤツシユタグ23が状態
（ｗ）中に有効として書込まれる。状態（ｃ）に続くCa
che Protection Violationを含むことにより本発明は統
合される。保護の侵害がキヤツシユヒトツで見出された
とすると、CPUバスサイクルが直ちに終らされ、バス誤
りがCPUに応答する。翻訳されたアドレスについてのMMU
保護の侵害が後で状態（ｇ）に続いて行われる。
が、キヤツシユ19のアドレス取り部に関連するある制御
を定めるメモリ31からの全てのブロツクデータの転送が
成功したら、それに続いてキヤツシユタグ23が状態
（ｗ）中に有効として書込まれる。状態（ｃ）に続くCa
che Protection Violationを含むことにより本発明は統
合される。保護の侵害がキヤツシユヒトツで見出された
とすると、CPUバスサイクルが直ちに終らされ、バス誤
りがCPUに応答する。翻訳されたアドレスについてのMMU
保護の侵害が後で状態（ｇ）に続いて行われる。
第6a〜6b図に示すデータ状態マシンは、キヤツシユの
データ転送部に関連するある制御を定める。また、状態
（ｃ）に続くCache Protection Violationに対するテス
トを含むことにより本発明はサポートされる。翻訳され
たアドレスについてのMMU Protection Violationテスト
が状態（ｇ）において同様に行われる。
データ転送部に関連するある制御を定める。また、状態
（ｃ）に続くCache Protection Violationに対するテス
トを含むことにより本発明はサポートされる。翻訳され
たアドレスについてのMMU Protection Violationテスト
が状態（ｇ）において同様に行われる。
第７図に示す書戻し状態マシンはメモリへの書戻しバ
スサイクルの制御を定める。書戻し制御とデータが路が
キヤツシユアクセス制御およびデータ路とは独立してい
るから、そのサイクルはCPUキヤツシユアクセスと並列
に行うことができる。下記のように、「メモリビジー」
信号は、前の書戻しサイクルが終了するまでアドレス状
態マシンとデータ状態マシンを待たせる。
スサイクルの制御を定める。書戻し制御とデータが路が
キヤツシユアクセス制御およびデータ路とは独立してい
るから、そのサイクルはCPUキヤツシユアクセスと並列
に行うことができる。下記のように、「メモリビジー」
信号は、前の書戻しサイクルが終了するまでアドレス状
態マシンとデータ状態マシンを待たせる。
第８図に示す書込みキヤツシユ誤りタイミング図は、
キヤツシユをミスしたメモリへのCPU書込みバスサイク
ルの全体のタイミングを定める。キヤツシユヒツトおよ
び保護チエツクはこの図のサイクル（ｃ）で起る。
キヤツシユをミスしたメモリへのCPU書込みバスサイク
ルの全体のタイミングを定める。キヤツシユヒツトおよ
び保護チエツクはこの図のサイクル（ｃ）で起る。
誤り取扱いシーケンスの一部が、サイクル（ｉ）と
（ｍ）で書戻しバツフア39へ置換されている現在のキヤ
ツシユブロツクのローデイングを含む。現在のキヤツシ
ユブロツクのための翻訳されたアドレスもサイクル
（ｏ）において実アドレスレジスタ51にロードされる。
現在のキヤツシユブロツクが有効で、前のCPU（またはD
VMA）書込みサイクルから修正されたとすると、そのキ
ヤツシユブロツクが、第10図のメモリデータバスタイミ
ングと第７図の書戻し状態マシンに記載されている書戻
しバスサイクル中にメモリ31に書戻される。
（ｍ）で書戻しバツフア39へ置換されている現在のキヤ
ツシユブロツクのローデイングを含む。現在のキヤツシ
ユブロツクのための翻訳されたアドレスもサイクル
（ｏ）において実アドレスレジスタ51にロードされる。
現在のキヤツシユブロツクが有効で、前のCPU（またはD
VMA）書込みサイクルから修正されたとすると、そのキ
ヤツシユブロツクが、第10図のメモリデータバスタイミ
ングと第７図の書戻し状態マシンに記載されている書戻
しバスサイクル中にメモリ31に書戻される。
ブロツク読出しメモリバスサイクルの最初のデータ転
送時に、CPU書込みデータがメモリから戻されたブロツ
クデータと一緒にされる。サイクル（ｑ）〜（ｕ）の間
はバツフア37を制御するCPU書込み出力イネブルは、CPU
により書込まれるべきバイトのみに対してアクテイブで
あり、データレジスタ61を制御するデータレジスタ出力
イネイブルは他の全てのバイトに対してアクテイブであ
る。第２のデータ転送中、サイクル（ｗ）は、全てのバ
イトに対するデータレジスタ出力イネイブルがアクテイ
ブである。
送時に、CPU書込みデータがメモリから戻されたブロツ
クデータと一緒にされる。サイクル（ｑ）〜（ｕ）の間
はバツフア37を制御するCPU書込み出力イネブルは、CPU
により書込まれるべきバイトのみに対してアクテイブで
あり、データレジスタ61を制御するデータレジスタ出力
イネイブルは他の全てのバイトに対してアクテイブであ
る。第２のデータ転送中、サイクル（ｗ）は、全てのバ
イトに対するデータレジスタ出力イネイブルがアクテイ
ブである。
第９図に示されている読出しキヤツシユミスタイミン
グ図は、キヤツシユをミスするメモリ内のキヤツシユで
きるページに対するCPU読出しバスサイクルの全体のタ
イミングを定める。この図では、キヤツシユヒトツと保
護チエツクがサイクル（ｃ）で起る。
グ図は、キヤツシユをミスするメモリ内のキヤツシユで
きるページに対するCPU読出しバスサイクルの全体のタ
イミングを定める。この図では、キヤツシユヒトツと保
護チエツクがサイクル（ｃ）で起る。
ミス取扱いシーケンスの一部が、サイクル（ｉ）と
（ｍ）において、置換されている現在のキヤツシユブロ
ツクの書戻しバツフア39へのローデイングを含む。サイ
クル（ｏ）において、現在のキヤツシユブロツクに対す
る翻訳されたアドレスも実アドレスレジスタ51にロード
される。現在のキヤツシユブロツクが有効で、前のCPU
（またはDVMA）書込みサイクルから修正されたとする
と、このキヤツシユブロツクは、第10a図と第10b図に示
されているメモリデータバスタイミングと第７図に示さ
れている書戻し状態マシンに記載されている、書戻しバ
スサイクル中にメモリ31へ書戻される。
（ｍ）において、置換されている現在のキヤツシユブロ
ツクの書戻しバツフア39へのローデイングを含む。サイ
クル（ｏ）において、現在のキヤツシユブロツクに対す
る翻訳されたアドレスも実アドレスレジスタ51にロード
される。現在のキヤツシユブロツクが有効で、前のCPU
（またはDVMA）書込みサイクルから修正されたとする
と、このキヤツシユブロツクは、第10a図と第10b図に示
されているメモリデータバスタイミングと第７図に示さ
れている書戻し状態マシンに記載されている、書戻しバ
スサイクル中にメモリ31へ書戻される。
状態（ｑ）〜（ｕ）においてはアクテイブである、制
御信号CPU読出し出力イネイブルによりイネイブルされ
るバツフア37を介してデータをCPUへバイパスすると同
時に、状態（ｓ）においてキヤツシユを更新することに
より、データはCPUへ読込まれる。ブロツク読出しメモ
リバスサイクルの初めの64ビツト転送において「失つた
データ」と、次の転送における別の64ビツトの「失つた
データ」とを常に戻すようにメモリは構成される。CPU
読出しバスサイクルデータが戻された後で、メモリから
の第２のデータ転送でキヤツシユが更新されている間に
CPUは内部サイクルを実行できる。
御信号CPU読出し出力イネイブルによりイネイブルされ
るバツフア37を介してデータをCPUへバイパスすると同
時に、状態（ｓ）においてキヤツシユを更新することに
より、データはCPUへ読込まれる。ブロツク読出しメモ
リバスサイクルの初めの64ビツト転送において「失つた
データ」と、次の転送における別の64ビツトの「失つた
データ」とを常に戻すようにメモリは構成される。CPU
読出しバスサイクルデータが戻された後で、メモリから
の第２のデータ転送でキヤツシユが更新されている間に
CPUは内部サイクルを実行できる。
第10a図と第10b図に示されているメモリデータバスタ
イミングはブロツク読出しバスサイクルとブロツク書戻
しバスサイクルのタイミングを示す。キヤツシユブロツ
クの寸法は128ビツトであるから、各キヤツシユブロツ
ク更新は２回のデータ転送を要求する。上記のように、
CPU11によりアドレスされるデータを含んでいる64ビツ
トは、ブロツク読出しバスサイクルに対する１回目の転
送で常に戻される。書戻しサイクル中はアクテイブであ
る「メモリビジー」制御信号は、前の書戻しサイクルが
終了できるまで、次のキヤツシユミスサイクルの開始を
禁止するために用いられる。
イミングはブロツク読出しバスサイクルとブロツク書戻
しバスサイクルのタイミングを示す。キヤツシユブロツ
クの寸法は128ビツトであるから、各キヤツシユブロツ
ク更新は２回のデータ転送を要求する。上記のように、
CPU11によりアドレスされるデータを含んでいる64ビツ
トは、ブロツク読出しバスサイクルに対する１回目の転
送で常に戻される。書戻しサイクル中はアクテイブであ
る「メモリビジー」制御信号は、前の書戻しサイクルが
終了できるまで、次のキヤツシユミスサイクルの開始を
禁止するために用いられる。
第11図に示されているキヤツシユフラツシユロジツク
33はフラツシユ制御器の制御とデータ路の概略を示すも
のである。そのフラツシユ制御器は、マルチアクテイブ
ユーザーコンテキストと共用オペレーテイングシステム
を有するシステムに対して、本発明のキヤツシユフラツ
シユ動作を実現する。キヤツシユフラツシユロジツクは
アンドゲート48と、フリツプフロツプ49と、フラツシユ
アドレスレジスタ52と、インクリメンタ50と、アンドゲ
ート55と、オアゲート58とを有する。
33はフラツシユ制御器の制御とデータ路の概略を示すも
のである。そのフラツシユ制御器は、マルチアクテイブ
ユーザーコンテキストと共用オペレーテイングシステム
を有するシステムに対して、本発明のキヤツシユフラツ
シユ動作を実現する。キヤツシユフラツシユロジツクは
アンドゲート48と、フリツプフロツプ49と、フラツシユ
アドレスレジスタ52と、インクリメンタ50と、アンドゲ
ート55と、オアゲート58とを有する。
アドレスされたキヤツシユブロツクをフラツシユすべ
きかどうかを判定するために、３つのフラツシユ一致信
号がキヤツシユフラツシユロジツク33により用いられ
る。３つのフラツシユ一致信号には、CPUにより発生さ
れる３つのフラツシユ指令が対応する。
きかどうかを判定するために、３つのフラツシユ一致信
号がキヤツシユフラツシユロジツク33により用いられ
る。３つのフラツシユ一致信号には、CPUにより発生さ
れる３つのフラツシユ指令が対応する。
（コンテキストフラツシユ指令）AND（コンテキス
トフラツシユ一致信号） OR （セグメントフラツシユ指令）AND（セグメントフ
ラツシユ一致信号） OR （ページフラツシユ指令）AND（ページページフラ
ツシユ一致信号） であるとすると、フラツシユ一致が起るといわれる。
トフラツシユ一致信号） OR （セグメントフラツシユ指令）AND（セグメントフ
ラツシユ一致信号） OR （ページフラツシユ指令）AND（ページページフラ
ツシユ一致信号） であるとすると、フラツシユ一致が起るといわれる。
そのようなフラツシユ一致ロジツクが第12図に示され
ている。このロジツクは比較器60と、アンドゲート62
と、インバータ64と、オアゲート66と、アンドゲート68
とを有する。
ている。このロジツクは比較器60と、アンドゲート62
と、インバータ64と、オアゲート66と、アンドゲート68
とを有する。
フラツシユ制御ロジツク33は２つの異なるフエーズを
含む。それらのフエーズは第13図のフラツシユ状態マシ
ンにおける別々のシーケンスとして示されている。第１
のフエーズはCPUからのフラツシユ指令を復号するこ
と、フラツシユ制御状態マシンのためのバス支配権を得
ることを含む。フラツシユ指令は制御空間（機能コード
ビツトFC（2:0）＝０×３により識別される）においてC
PUにより発せられる。制御空間内では、４つ高位のアド
レスビツトＡ（31:28）＝０×Ａがフラツシユ指令を指
示する。指令に対するアドレスフイールドA:（27:0）
は、データアクセスのための28ビツト仮想アドレスフイ
ールドに対応する。フラツシユ指令データビツトDD（1:
0）はフラツシユの種類を符号化する。フラツシユ指令
が復号された後で、アドレスフイールドＡ（27:9）がフ
ラツシユの種類と一緒にラツチされる。バス支配権を得
るためにバス要求信号がCPUに対してアサートされる。
含む。それらのフエーズは第13図のフラツシユ状態マシ
ンにおける別々のシーケンスとして示されている。第１
のフエーズはCPUからのフラツシユ指令を復号するこ
と、フラツシユ制御状態マシンのためのバス支配権を得
ることを含む。フラツシユ指令は制御空間（機能コード
ビツトFC（2:0）＝０×３により識別される）においてC
PUにより発せられる。制御空間内では、４つ高位のアド
レスビツトＡ（31:28）＝０×Ａがフラツシユ指令を指
示する。指令に対するアドレスフイールドA:（27:0）
は、データアクセスのための28ビツト仮想アドレスフイ
ールドに対応する。フラツシユ指令データビツトDD（1:
0）はフラツシユの種類を符号化する。フラツシユ指令
が復号された後で、アドレスフイールドＡ（27:9）がフ
ラツシユの種類と一緒にラツチされる。バス支配権を得
るためにバス要求信号がCPUに対してアサートされる。
第２のフエーズは、DVMA装置としてキヤツシユンフラ
ツシユロジツク33を用いて32個のキヤツシユブロツクを
テストし、必要があればフラツシユするため、DVMAサイ
クルを実行することを含む。このDVMA装置は、フラツシ
ユ指令から捕えられた仮想アドレスＡ（27:9）に、内部
５ビツトフラツシユアドレスカウンタ50からのアドレス
ビツトＡ（8:4）を加えたものでキヤツシユブロツクを
アドレスする。各キヤツシユブロツクは３つのサイクル
でチエツクでき、「フラツシユ一致」条件を決定するた
めに３つのフラツシユ一致信号がフラツシユ指令ラツチ
55によりゲートされる。「フラツシユ一致」により、無
効にされているキヤツシユブロツクと、書戻し状態マシ
ンを介してメモリへ書込まれる修正されたブロツクとな
る。32のブロツクチエツクが終つてから、バス支配権を
CPUへ返すことができる。
ツシユロジツク33を用いて32個のキヤツシユブロツクを
テストし、必要があればフラツシユするため、DVMAサイ
クルを実行することを含む。このDVMA装置は、フラツシ
ユ指令から捕えられた仮想アドレスＡ（27:9）に、内部
５ビツトフラツシユアドレスカウンタ50からのアドレス
ビツトＡ（8:4）を加えたものでキヤツシユブロツクを
アドレスする。各キヤツシユブロツクは３つのサイクル
でチエツクでき、「フラツシユ一致」条件を決定するた
めに３つのフラツシユ一致信号がフラツシユ指令ラツチ
55によりゲートされる。「フラツシユ一致」により、無
効にされているキヤツシユブロツクと、書戻し状態マシ
ンを介してメモリへ書込まれる修正されたブロツクとな
る。32のブロツクチエツクが終つてから、バス支配権を
CPUへ返すことができる。
DVMA装置として、キヤツシユフラツシユロジツク33は
バス所有権のための他のDVMA装置と競合することに注目
されたい。可能な３つのDVMA装置のうち、イーサネツト
（図示せず）は最高の優先権を持ち、キヤツシユフラツ
シユロジツク33が２番目の優先権を持ち、VMEバセ装置
が３番目の優先権を持つ。フラツシユ制御状態マシンは
全てのDVMA装置に対する完全な仲裁記述を含まず、むし
ろ、フラツシユに関連するロジツクのみを含む。
バス所有権のための他のDVMA装置と競合することに注目
されたい。可能な３つのDVMA装置のうち、イーサネツト
（図示せず）は最高の優先権を持ち、キヤツシユフラツ
シユロジツク33が２番目の優先権を持ち、VMEバセ装置
が３番目の優先権を持つ。フラツシユ制御状態マシンは
全てのDVMA装置に対する完全な仲裁記述を含まず、むし
ろ、フラツシユに関連するロジツクのみを含む。
第13図に示されているキヤツシユフラツシユ状態マシ
ンは、フラツシユ動作を制御する４つの相互作用マシン
を有する。それら４つのマシンはCPUフラツシユ指令の
復号と、32のキヤツシユブロツクへのそれの応用とを制
御する。それら４つのマシンを以下に記す。
ンは、フラツシユ動作を制御する４つの相互作用マシン
を有する。それら４つのマシンはCPUフラツシユ指令の
復号と、32のキヤツシユブロツクへのそれの応用とを制
御する。それら４つのマシンを以下に記す。
１）指令復号マシンはCPUにより実行されるフラツシユ
指令を復号する。フラツシユ指令を復号すると、フラツ
シユ仮想アドレスＡ（27:9）とフラツシユ指令の種類と
がラツチされる。フラツシユ状態マシンに対するバス支
配権を得るためにCPUに対するバス要求をアサートす
る。それは、下記のDVMAマシンを起動させるためにフラ
ツシユ要求信号のアサートも行う。
指令を復号する。フラツシユ指令を復号すると、フラツ
シユ仮想アドレスＡ（27:9）とフラツシユ指令の種類と
がラツチされる。フラツシユ状態マシンに対するバス支
配権を得るためにCPUに対するバス要求をアサートす
る。それは、下記のDVMAマシンを起動させるためにフラ
ツシユ要求信号のアサートも行う。
２）DVMAマシンは、CPUのバス許可アサートにより示さ
れるように、CPUからのバス支配権を得、バス許可確認
応答をアサートすることによりその支配権を保持する。
それはフラツシユと、高位の優先権のイーサネツト要求
とを仲裁する。
れるように、CPUからのバス支配権を得、バス許可確認
応答をアサートすることによりその支配権を保持する。
それはフラツシユと、高位の優先権のイーサネツト要求
とを仲裁する。
３）フラツシユ比較マシンはそれのアドレスカウンタＡ
（8:4）をフラツシユ要求信号で初期化する。そのマシ
ンは、フラツシユG0がDVMAマシンでアサートされる限り
は、キヤツシユブロツクのチエツクを続ける。フラツシ
ユG0がデアサートされると、現在のブロツクフラツシユ
が終つた時にフラツシユ実行信号がセツトされる。それ
は、支配権をイーサネツトのハンドラに許可したことを
DVMAマシンに合図する。フラツシユ一致が検出される
と、フラツシユ一致マシンを起動するためにフラツシユ
ブロツク要求信号がアサートされる。フラツシユ一致マ
シンが終ると、このマシンは書戻し要求信号を戻して現
在のキヤツシユブロツクのマシンの取扱いを終了する。
（8:4）をフラツシユ要求信号で初期化する。そのマシ
ンは、フラツシユG0がDVMAマシンでアサートされる限り
は、キヤツシユブロツクのチエツクを続ける。フラツシ
ユG0がデアサートされると、現在のブロツクフラツシユ
が終つた時にフラツシユ実行信号がセツトされる。それ
は、支配権をイーサネツトのハンドラに許可したことを
DVMAマシンに合図する。フラツシユ一致が検出される
と、フラツシユ一致マシンを起動するためにフラツシユ
ブロツク要求信号がアサートされる。フラツシユ一致マ
シンが終ると、このマシンは書戻し要求信号を戻して現
在のキヤツシユブロツクのマシンの取扱いを終了する。
４）フラツシユ一致マシンはキヤツシユデータを書戻し
バツフア39にロードし、翻訳されたキヤツシユアドレス
を実アドレスレジスタ51においてクロツクし、キヤツシ
ユタグ33を無効にする。保護チエツクが実行されないこ
とに注意されたい。終ると、書戻し要求信号がアサート
される。キヤツシユブロツクが修正されるとしてマーク
されるとすると、書戻し状態マシン（第７図）を起動す
るためにスタート書戻しサイクル信号もアサートされ
る。
バツフア39にロードし、翻訳されたキヤツシユアドレス
を実アドレスレジスタ51においてクロツクし、キヤツシ
ユタグ33を無効にする。保護チエツクが実行されないこ
とに注意されたい。終ると、書戻し要求信号がアサート
される。キヤツシユブロツクが修正されるとしてマーク
されるとすると、書戻し状態マシン（第７図）を起動す
るためにスタート書戻しサイクル信号もアサートされ
る。
第14図はキヤツシユフラツシユタイミングを示し、
「フラツシユ一致」の場合にはブロツクフラツシユのタ
イミングを記述するものである。この条件が状態（ｃ）
でテストされる。ブロツクは状態（ｋ）で無効にされ
る。ブロツクが「フラツシユ一致」を満し、かつ修正さ
れたとすると、それをメモリに書戻さなければならな
い。書戻し状態マシンを開始させるために「スタート書
戻しサイクル」信号が状態（ｇ）でアサートされる。
「フラツシユ一致」の場合にはブロツクフラツシユのタ
イミングを記述するものである。この条件が状態（ｃ）
でテストされる。ブロツクは状態（ｋ）で無効にされ
る。ブロツクが「フラツシユ一致」を満し、かつ修正さ
れたとすると、それをメモリに書戻さなければならな
い。書戻し状態マシンを開始させるために「スタート書
戻しサイクル」信号が状態（ｇ）でアサートされる。
ユニツクスオペレーテイングシステムのために本発明
の仮想アドレス書戻しキヤツシユをサポートするために
必要な核の変更を付録Ａに示す。
の仮想アドレス書戻しキヤツシユをサポートするために
必要な核の変更を付録Ａに示す。
付録Ａ 仮想アドレスキヤツシユのための核設計文書 I.不変条件 仮想アドレスキヤツシユ（以下、単にキヤツシユとい
う）の正確を保証するために、下記の不変条件を常に真
とする。
う）の正確を保証するために、下記の不変条件を常に真
とする。
エントリがキヤツシユ内であるとすると、仮想アドレ
スから物理アドレスへのマツピングは正しくなければな
らない。
スから物理アドレスへのマツピングは正しくなければな
らない。
これは、下記の理由から、システムの正確さのための
十分条件である。
十分条件である。
マツピングが正しい間は、キヤツシユからバイト／語
を読取ることは、キヤツシユがターンオフされていて、
そのバイト／語をMMUを介して物理メモリから読出すこ
とと同じである。したがつて、読取りは正しい。キヤツ
シユへ書込まれるバイト／語がフラツシユされた時に、
そのバイト／語は対応するメモリへ書込まれる。したが
つて、キヤツシユ内のバイト／語がフラツシユされた時
にマツピングを正しく保つ限り、キヤツシユへの書込み
は、キヤツシユがターンオフされていて、MMUを介して
の物理メモリへの書込みと同じである。したがつて、書
込みは正しい。
を読取ることは、キヤツシユがターンオフされていて、
そのバイト／語をMMUを介して物理メモリから読出すこ
とと同じである。したがつて、読取りは正しい。キヤツ
シユへ書込まれるバイト／語がフラツシユされた時に、
そのバイト／語は対応するメモリへ書込まれる。したが
つて、キヤツシユ内のバイト／語がフラツシユされた時
にマツピングを正しく保つ限り、キヤツシユへの書込み
は、キヤツシユがターンオフされていて、MMUを介して
の物理メモリへの書込みと同じである。したがつて、書
込みは正しい。
仮想から物理へのマツピングが不正確になる前に、影
響を及ぼされるキヤツシユ線をフラツシユしたとする
と、下記の不変条件を保てることが明らかである。
響を及ぼされるキヤツシユ線をフラツシユしたとする
と、下記の不変条件を保てることが明らかである。
II.キヤツシユフラツシング戦略 １）キヤツシユのフラツシングには時間がかかるから、
できればキヤツシユフラツシングを避ける。SUN−3/200
マシンでは、ページフラツシユは50マイクロ秒より短い
時間はかからず、セグメントすなわちコンテキストのフ
ラツシユは、ソフトウエア命令のオーバヘツドを除き、
400マイクロ秒より短い時間はかからない。
できればキヤツシユフラツシングを避ける。SUN−3/200
マシンでは、ページフラツシユは50マイクロ秒より短い
時間はかからず、セグメントすなわちコンテキストのフ
ラツシユは、ソフトウエア命令のオーバヘツドを除き、
400マイクロ秒より短い時間はかからない。
２）二重にマツプされる仮想アドレスに対しては、両方
の仮想アドレスを同時にアクセスできるとすると、Sun
−３アーキテクチヤマニユアルに記載されているよう
に、それらのアドレスの下位17ビツト、すなわち、モジ
ユロ128k、で一致するようにそれらのレジスタを構成す
べきである。他の場合、すなわち、それらのアドレスが
１度に１つアクセスされると、この時には現在用いられ
ているマツピングが正しいものと考え、他のマツピング
は不正確であると考える。すなわち、現在用いられてい
ない他のマツピングの仮想アドレスはキヤツシユ内にな
い。
の仮想アドレスを同時にアクセスできるとすると、Sun
−３アーキテクチヤマニユアルに記載されているよう
に、それらのアドレスの下位17ビツト、すなわち、モジ
ユロ128k、で一致するようにそれらのレジスタを構成す
べきである。他の場合、すなわち、それらのアドレスが
１度に１つアクセスされると、この時には現在用いられ
ているマツピングが正しいものと考え、他のマツピング
は不正確であると考える。すなわち、現在用いられてい
ない他のマツピングの仮想アドレスはキヤツシユ内にな
い。
３）ａ）仮想アドレスキヤツシユのないシステムでも1d
ev/memのアクセスは一貫することを保障されず、ｂ）そ
のように付加された不一致が最小であり（そのような使
用のほとんどが非実行プロセスのｕ領域に対するもので
あり、それらのｕページはコンテキストスイツチ中に既
にフラツシユされているからである）、ｃ）システムを
キヤツシユのないシステムとして挙動させることは、1d
ev/memが開かれている間に、核が全システムのキヤツシ
ユをターンオフすることを要するから、1dev/memを読取
るという問題を無視する。このことは、どのユーザープ
ロセスも、1dev/memを開くことにより全体のシステムを
かなり低速にできる。
ev/memのアクセスは一貫することを保障されず、ｂ）そ
のように付加された不一致が最小であり（そのような使
用のほとんどが非実行プロセスのｕ領域に対するもので
あり、それらのｕページはコンテキストスイツチ中に既
にフラツシユされているからである）、ｃ）システムを
キヤツシユのないシステムとして挙動させることは、1d
ev/memが開かれている間に、核が全システムのキヤツシ
ユをターンオフすることを要するから、1dev/memを読取
るという問題を無視する。このことは、どのユーザープ
ロセスも、1dev/memを開くことにより全体のシステムを
かなり低速にできる。
III.新しいルーチン 下記のルーチンが核に加えられる。
１）vac_ctxflush（）がコンテキスト一致によりキヤツ
シユをフラツシユする。それは全てのキヤツシユ線をフ
ラツシユする。それらのキヤツシユ線の、キヤツシユタ
グ内の、スーパーバイザビツトはオフであり、かつ、そ
れらのキヤツシユ線の、キヤツシユタグ内の、コンテキ
ストidがMMUコンテキストレジスタのコンテキストidに
一致する。すなわち、それは全ユーザーコンテキストを
フラツシユする。vac_ctxflush（）はmap.s.で定められ
る。
シユをフラツシユする。それは全てのキヤツシユ線をフ
ラツシユする。それらのキヤツシユ線の、キヤツシユタ
グ内の、スーパーバイザビツトはオフであり、かつ、そ
れらのキヤツシユ線の、キヤツシユタグ内の、コンテキ
ストidがMMUコンテキストレジスタのコンテキストidに
一致する。すなわち、それは全ユーザーコンテキストを
フラツシユする。vac_ctxflush（）はmap.s.で定められ
る。
２）vac_segflush（segment_number）がセグメント一致
によりキヤツシユをフラツシユする。それは、核アドレ
ス空間、または現在のユーザーアドレス空間からの「se
gment_number」に一致する、キヤツシユタグのセグメン
トアドレス部（SUN−３のＡ＜16−27＞）を有する全て
のキヤツシユ線をフラツシユする。すなわち、それは核
セグメント、または現在のユーザーコンテキストのユー
ザーセグメントをフラツシユする。vac_segflush（）は
map.s.で定められる。
によりキヤツシユをフラツシユする。それは、核アドレ
ス空間、または現在のユーザーアドレス空間からの「se
gment_number」に一致する、キヤツシユタグのセグメン
トアドレス部（SUN−３のＡ＜16−27＞）を有する全て
のキヤツシユ線をフラツシユする。すなわち、それは核
セグメント、または現在のユーザーコンテキストのユー
ザーセグメントをフラツシユする。vac_segflush（）は
map.s.で定められる。
３）vac_pageflush（virtual_address）はページ一致に
よりキヤツシユをフラツシユする。それは、核アドレス
空間から、または現在のユーザーのアドレス空間からの
「virtual_address」のページ数部に一致する、キヤツ
シユタグの、ページアドレス部（SUN−３のＡ＜13−27
＞）を有する全てのキヤツシユ線をフラツシユする。す
なわち、それは、核ページ、または現在のユーザーのコ
ンテキストのユーザーページをフラツシユする。vac_pa
geflush（）はmap.s.で定められる。
よりキヤツシユをフラツシユする。それは、核アドレス
空間から、または現在のユーザーのアドレス空間からの
「virtual_address」のページ数部に一致する、キヤツ
シユタグの、ページアドレス部（SUN−３のＡ＜13−27
＞）を有する全てのキヤツシユ線をフラツシユする。す
なわち、それは、核ページ、または現在のユーザーのコ
ンテキストのユーザーページをフラツシユする。vac_pa
geflush（）はmap.s.で定められる。
４）vac_flush（virtual_address,number_of_bytes）
が、〔「virtual_address」，「virtual_address」＋
「number_of_bytes」−１〕の範囲内にある、キヤツシ
ユタグのページアドレス部（SUN−３のＡ＜13−27＞）
を有するキヤツシユ線をフラツシユする。それは、核ア
ドレス空間からの、または現在のユーザーのアドレス空
間からのそれらの線をフラツシユする。vac_flush（）
は、resume（）からのような、ページより小さいものを
フラツシユし、または、pageout（）からのような、あ
る数の隣接するページをフラツシユするために用いられ
る。vac_flush（）はmap.s.で定められる。
が、〔「virtual_address」，「virtual_address」＋
「number_of_bytes」−１〕の範囲内にある、キヤツシ
ユタグのページアドレス部（SUN−３のＡ＜13−27＞）
を有するキヤツシユ線をフラツシユする。それは、核ア
ドレス空間からの、または現在のユーザーのアドレス空
間からのそれらの線をフラツシユする。vac_flush（）
は、resume（）からのような、ページより小さいものを
フラツシユし、または、pageout（）からのような、あ
る数の隣接するページをフラツシユするために用いられ
る。vac_flush（）はmap.s.で定められる。
５）vac_flushall（）は全キヤツシユをフラツシユす
る。それは、dumpsys（）から物理メモリをダンプする
前に、物理メモリへの全キヤツシユをフラツシユする。
それはデバツギング用のツールとしても使用できる。va
c_flushall（）はvm_machdep.c.で定められる。
る。それは、dumpsys（）から物理メモリをダンプする
前に、物理メモリへの全キヤツシユをフラツシユする。
それはデバツギング用のツールとしても使用できる。va
c_flushall（）はvm_machdep.c.で定められる。
６）vac_disable_kpage（virtual_address）は、「virt
ual_address」でスタートする核ページのキヤツシング
をターンオフする。ユーザーページとの核ページの共用
の一貫性を強めるために、それは装置ドライバmmap（）
ルーチンにより用いられる。vac_disalle_kpage（）はv
m_machdep.c.で定められる。
ual_address」でスタートする核ページのキヤツシング
をターンオフする。ユーザーページとの核ページの共用
の一貫性を強めるために、それは装置ドライバmmap（）
ルーチンにより用いられる。vac_disalle_kpage（）はv
m_machdep.c.で定められる。
７）vac_enable_kpage（virtual_address）は、「virtu
al_address」でスタートする核ページのキヤツシングを
ターンオンする。それ以上のユーザーページが核ページ
と共用されないことを装置ドライバmmapルーチンが知つ
たとすると、この核ページのキヤツシングを許すために
それはvac_enable_kpage（）を呼出す。vac_enable_kpa
g（）はvm_machdep.cで定められる。
al_address」でスタートする核ページのキヤツシングを
ターンオンする。それ以上のユーザーページが核ページ
と共用されないことを装置ドライバmmapルーチンが知つ
たとすると、この核ページのキヤツシングを許すために
それはvac_enable_kpage（）を呼出す。vac_enable_kpa
g（）はvm_machdep.cで定められる。
IV.キヤツシユをどこで、どのようにしてフラツシユす
るか １）vac_ctxflush（）をctxfree（）からvm_machdep.c
で呼出す。（コンテキストがMMUから自由にされた時、
したがつて、全コンテキストのマツピングが有効でない
時に、ctxfree（）は呼出される。ctxfree（）は、最も
古いコンテキストがMMUからどかされた時にctxallo
c（）から呼出され、プロセスが交換された時にswapout
（）から呼出され、プロセスが終らされた時にexit（）
から呼出され、それのpteが拡張される前にこのコンテ
キストが見放された時にptexpand（）から呼出され
る。） ２）vac_ctxfluss（）をvm_proc.cでvrelvm（）から呼
出す。（Vrelvm（）はこのプロセスに関連するvmリソー
スを解放する。そうすると、プロセスの仮想ページと物
理ページの全てが解放させ、したがつて、現在のコンテ
キストの仮想から物理へのマツピングの全てを無効にす
る。） ３）vac_ctxflush（）をvm_proc.cでexpand（）から呼
出す。（これは、プロセスが縮み、ある仮想メモリへそ
れが与えかえす時に起る。） ４）vac_ctxflush（）をvm_proc.cで呼出す。（vadvise
（）に対するパラメータがVA_FLUSHの時は、現在のプロ
セスの全てのページ表エントリを無効にする。コンテキ
ストフラツシユはいくつかのページフラツシユより効率
的である。） ５）vac_segflush（）をvm_machdep.cから呼出す。（Pm
egrelease（）は、pmegが取えられた時に呼出される。p
megalloc（）またはpmegallcres（）によりpmegrelease
（）は呼出すことができる。
るか １）vac_ctxflush（）をctxfree（）からvm_machdep.c
で呼出す。（コンテキストがMMUから自由にされた時、
したがつて、全コンテキストのマツピングが有効でない
時に、ctxfree（）は呼出される。ctxfree（）は、最も
古いコンテキストがMMUからどかされた時にctxallo
c（）から呼出され、プロセスが交換された時にswapout
（）から呼出され、プロセスが終らされた時にexit（）
から呼出され、それのpteが拡張される前にこのコンテ
キストが見放された時にptexpand（）から呼出され
る。） ２）vac_ctxfluss（）をvm_proc.cでvrelvm（）から呼
出す。（Vrelvm（）はこのプロセスに関連するvmリソー
スを解放する。そうすると、プロセスの仮想ページと物
理ページの全てが解放させ、したがつて、現在のコンテ
キストの仮想から物理へのマツピングの全てを無効にす
る。） ３）vac_ctxflush（）をvm_proc.cでexpand（）から呼
出す。（これは、プロセスが縮み、ある仮想メモリへそ
れが与えかえす時に起る。） ４）vac_ctxflush（）をvm_proc.cで呼出す。（vadvise
（）に対するパラメータがVA_FLUSHの時は、現在のプロ
セスの全てのページ表エントリを無効にする。コンテキ
ストフラツシユはいくつかのページフラツシユより効率
的である。） ５）vac_segflush（）をvm_machdep.cから呼出す。（Pm
egrelease（）は、pmegが取えられた時に呼出される。p
megalloc（）またはpmegallcres（）によりpmegrelease
（）は呼出すことができる。
６）vac_segflush（）をvm_page.cでpmegload（）から
呼出す。（穴の中のセグメントを自由にし、セグメント
マツプでSEGINVにセツトする。） ７）vac_pageflush（）をvm_page.cでpageout（）から
呼出す。（これは、ページ切れデモン（demon）により
無効であるとマークされた時である。） ８）vac_pageflush（）をkern_mman.cでovadvise（）か
ら呼出す。（これは、ovadvise（）がページの無効をマ
ークした時である。） ９）vac_pageflush（）をvm_machdep.cでmapout（）か
ら呼出す。（Mapout（）は、核仮想アドレスから物理ア
ドレスへマツピングを解放するために呼出される。Mapo
ut（）は、 ａ）核仮想アドレスからユーザーバツフアアドレスへマ
ツピングが解放された時にphysstrat（）から、 ｂ）vmemfree（）から、 ｃ）cleanup（）から、 ｄ）古いページ表を解放するためptexpand（）から、 解放される。） 10）vac_pageflus（）vm_machdep.cでpagemove（）から
呼出す。（pagemove（）において、それの物理ページへ
の「へ」のマツピングがsetpgmap（）呼出しの後では有
効でないから、vac_pageflush（へ）を呼出す。物理ペ
ージへの「から」のマツピングは第２のsetpgmap（）呼
出しの後では有効ではないからvac_pageflush（から）
を呼出す。） 11）vac_pageflush（）をsundev/mb.cでmbrelse（）か
ら呼出す。（これは、DVMA仮想アドレスから物理アドレ
スへのマツピングを無効にするためにsetpgmap（addr,
0）が呼出される時である。） 12）vac_flush（）をvax.sでresume（）から呼出す。
（コンテキストスイツチ時間が経過すると、出プロセス
のｕのマツピングが無効になる。出プロセスのｕのマツ
ピングが無効になる前にそのｕをフラツシユせねばなら
ない。コンテキストスイツチは非常にひんぱんに起るか
ら、全ｕページをフラツシユする代りにユーザーストラ
クト（struct）と核スタツクをフラツシユするだけであ
る。（ｕの更新を強いるためにResume（）もprocdu
p（）から呼出される。）） 13）vac_flush（）をkern_nman.cでsmmap（）、munmap
（）、munmapfd（）から呼出す。（いくつかのページの
仮想から物理へのマツピングは変えられる。） 14）vac_flushall（）をmachdep.cのdumpsys（）から呼
出して、全vacの内容を物理メモリへ一掃し、物理メモ
リをダンプアウトする。
呼出す。（穴の中のセグメントを自由にし、セグメント
マツプでSEGINVにセツトする。） ７）vac_pageflush（）をvm_page.cでpageout（）から
呼出す。（これは、ページ切れデモン（demon）により
無効であるとマークされた時である。） ８）vac_pageflush（）をkern_mman.cでovadvise（）か
ら呼出す。（これは、ovadvise（）がページの無効をマ
ークした時である。） ９）vac_pageflush（）をvm_machdep.cでmapout（）か
ら呼出す。（Mapout（）は、核仮想アドレスから物理ア
ドレスへマツピングを解放するために呼出される。Mapo
ut（）は、 ａ）核仮想アドレスからユーザーバツフアアドレスへマ
ツピングが解放された時にphysstrat（）から、 ｂ）vmemfree（）から、 ｃ）cleanup（）から、 ｄ）古いページ表を解放するためptexpand（）から、 解放される。） 10）vac_pageflus（）vm_machdep.cでpagemove（）から
呼出す。（pagemove（）において、それの物理ページへ
の「へ」のマツピングがsetpgmap（）呼出しの後では有
効でないから、vac_pageflush（へ）を呼出す。物理ペ
ージへの「から」のマツピングは第２のsetpgmap（）呼
出しの後では有効ではないからvac_pageflush（から）
を呼出す。） 11）vac_pageflush（）をsundev/mb.cでmbrelse（）か
ら呼出す。（これは、DVMA仮想アドレスから物理アドレ
スへのマツピングを無効にするためにsetpgmap（addr,
0）が呼出される時である。） 12）vac_flush（）をvax.sでresume（）から呼出す。
（コンテキストスイツチ時間が経過すると、出プロセス
のｕのマツピングが無効になる。出プロセスのｕのマツ
ピングが無効になる前にそのｕをフラツシユせねばなら
ない。コンテキストスイツチは非常にひんぱんに起るか
ら、全ｕページをフラツシユする代りにユーザーストラ
クト（struct）と核スタツクをフラツシユするだけであ
る。（ｕの更新を強いるためにResume（）もprocdu
p（）から呼出される。）） 13）vac_flush（）をkern_nman.cでsmmap（）、munmap
（）、munmapfd（）から呼出す。（いくつかのページの
仮想から物理へのマツピングは変えられる。） 14）vac_flushall（）をmachdep.cのdumpsys（）から呼
出して、全vacの内容を物理メモリへ一掃し、物理メモ
リをダンプアウトする。
15）仮想−物理マツピングが絶対に無効にされる場所が
いくつかある。たとえば、pme/pteマツピングは依然と
して有効であるが、このマツピングが再び用いられるこ
とは決してない。キヤツシユの関連する部分をフラツシ
ユせねばならない。さもないと、この仮想アドレスから
新しいマツピングがセツトされると、キヤツシユは以前
のマツピングの線を何本か含むことがある。
いくつかある。たとえば、pme/pteマツピングは依然と
して有効であるが、このマツピングが再び用いられるこ
とは決してない。キヤツシユの関連する部分をフラツシ
ユせねばならない。さもないと、この仮想アドレスから
新しいマツピングがセツトされると、キヤツシユは以前
のマツピングの線を何本か含むことがある。
ａ）vac_pageflush（）をsundev/mb.cのmbsetup（）か
ら呼出す。
ら呼出す。
｛mbsetup（）においては、pteから物理ページへのマツ
ピングは、DVMA仮想アドレスからマツピングで一時的に
（mbreleaseまで）置き換えられる。｝ ｂ）vac_pageflush（）をmachdep.cのdumpsys（）から
呼出す。
ピングは、DVMA仮想アドレスからマツピングで一時的に
（mbreleaseまで）置き換えられる。｝ ｂ）vac_pageflush（）をmachdep.cのdumpsys（）から
呼出す。
｛DVMA領域内の最後のページは、１度に物理ページを１
ページずつマツプして、物理メモリを空にするために用
いられる（＊dumper）（）が呼出されるたびにそのマツ
ピングは無効である。｝ ｃ）vac_pageflush（）をmachdep.cのphysstrat（）か
ら呼出す。
ページずつマツプして、物理メモリを空にするために用
いられる（＊dumper）（）が呼出されるたびにそのマツ
ピングは無効である。｝ ｃ）vac_pageflush（）をmachdep.cのphysstrat（）か
ら呼出す。
｛physstrat（）においては、「ユーザー」ページ核空
間へ二重にマツプされる。関連する核ページをととのえ
た時にそれらのユーザーページをフラツシユする。後
で、核仮想ページから物理ページへのそれらのマツピン
グはmapout（）により無効にされる。そこでそれらの核
仮想アドレスはフラツシユされる。｝ ｄ）vac_pageflush（）をmachdep.cのcopyseq（）から
呼出す。
間へ二重にマツプされる。関連する核ページをととのえ
た時にそれらのユーザーページをフラツシユする。後
で、核仮想ページから物理ページへのそれらのマツピン
グはmapout（）により無効にされる。そこでそれらの核
仮想アドレスはフラツシユされる。｝ ｄ）vac_pageflush（）をmachdep.cのcopyseq（）から
呼出す。
｛copyseq（）においては、仮想アドレスCADDR1から物
理アドレス「pgno」へのマツピングはcopyin（）の後で
無効になる。｝ ｅ）vac_pageflush（）をsun3/mem.cのmmrw（）から呼
出する。（mmrw（）においては、「vmmp」から物理アド
レスへのマツピングは、物理データをユーザー空間へコ
ピーするためにセツトされる。uiomove（）の後はこの
マツピングは無効になる。） ｆ）vac_pageflush（）をvm_page.cのpagein（）から呼
出す。
理アドレス「pgno」へのマツピングはcopyin（）の後で
無効になる。｝ ｅ）vac_pageflush（）をsun3/mem.cのmmrw（）から呼
出する。（mmrw（）においては、「vmmp」から物理アド
レスへのマツピングは、物理データをユーザー空間へコ
ピーするためにセツトされる。uiomove（）の後はこの
マツピングは無効になる。） ｆ）vac_pageflush（）をvm_page.cのpagein（）から呼
出す。
｛CADDR1から物理ページpf＋１へのマツピングはbzero
（）の後で無効になる。｝ ｇ）vac_pageflush（）をvm_proc.cのprocdup（）から
呼出して核スタツクとforkut1のu_＊部分をフラツシユ
する。
（）の後で無効になる。｝ ｇ）vac_pageflush（）をvm_proc.cのprocdup（）から
呼出して核スタツクとforkut1のu_＊部分をフラツシユ
する。
｛procdup（）においては、forkut1を介して子プロセス
の物理ページへマツプする。forkut1から子プロセスの
物理ページへのマツピングは、親がprocdup（）が戻る
前にフラツシユされる。｝ ｈ）vac_flush（）をkern fork.cのnewproc（）から呼
出して、vfut1のu_＊部分をフラツシユする。
の物理ページへマツプする。forkut1から子プロセスの
物理ページへのマツピングは、親がprocdup（）が戻る
前にフラツシユされる。｝ ｈ）vac_flush（）をkern fork.cのnewproc（）から呼
出して、vfut1のu_＊部分をフラツシユする。
｛newproc（）においては、vforkの場合には、vfut1はu
accessを介して子の物理ページへマツプする。このマツ
ピングは、vpassvmが呼出された後はもう用いられな
い。｝ ｉ）vac_flush（）をvm_swap.cのswapout（）から呼出
して、ut1のｕ＊部分をフラツシユする。
accessを介して子の物理ページへマツプする。このマツ
ピングは、vpassvmが呼出された後はもう用いられな
い。｝ ｉ）vac_flush（）をvm_swap.cのswapout（）から呼出
して、ut1のｕ＊部分をフラツシユする。
｛swapout（）においては、xswapout1またはxswapout2
のいずれかであるut1からproc pの物理ｕページへのマ
ツピングは、proc pが交換された後では無効である。｝ ｊ）vac_flush（）を、vm_swap.cのswapin（）から呼出
してut1のｕ＊部分をフラツシユする。
のいずれかであるut1からproc pの物理ｕページへのマ
ツピングは、proc pが交換された後では無効である。｝ ｊ）vac_flush（）を、vm_swap.cのswapin（）から呼出
してut1のｕ＊部分をフラツシユする。
｛swapin（）においては、swaput1からproc pの物理ｕ
ページへのマツピングはswapin（）から戻る前に無効に
なる。｝ ｋ）vac_pageflush（）をvm_swp.cのswap（）から呼出
す。
ページへのマツピングはswapin（）から戻る前に無効に
なる。｝ ｋ）vac_pageflush（）をvm_swp.cのswap（）から呼出
す。
｛プロセス２のｉ番目の仮想ページから物理ページへの
マツピングはそれ以上有効でない。｝ ｌ）vac_flush（）をvm_page.cのpageout（）から呼出
す。
マツピングはそれ以上有効でない。｝ ｌ）vac_flush（）をvm_page.cのpageout（）から呼出
す。
｛pageout（）においては、pushut1からrpの物理upペー
ジへのマツピングはvtod（）呼出しの後は無効にな
る。｝ ｍ）vac_flush（）をvm_page.cのpageout（）から呼出
して、ページアウトすべきページの集りをフラツシユす
る。
ジへのマツピングはvtod（）呼出しの後は無効にな
る。｝ ｍ）vac_flush（）をvm_page.cのpageout（）から呼出
して、ページアウトすべきページの集りをフラツシユす
る。
｛それがphysstrat（）を呼出す前に、swap（）はそれ
らのページの物理ページをproc〔２〕の仮想アドレスへ
マツプする。したがつて、出てゆく仮想ページから物理
ページへのマツピングは、proc〔２〕の仮想ページへの
マツピングに置き換えるべきである。したがつて、swap
（）が呼出される前にそれらのページをpageout（）で
フラツシユする。｝ ｎ）vac_pageflush（）をvm_pt.cのkmcopy（）から呼出
す。
らのページの物理ページをproc〔２〕の仮想アドレスへ
マツプする。したがつて、出てゆく仮想ページから物理
ページへのマツピングは、proc〔２〕の仮想ページへの
マツピングに置き換えるべきである。したがつて、swap
（）が呼出される前にそれらのページをpageout（）で
フラツシユする。｝ ｎ）vac_pageflush（）をvm_pt.cのkmcopy（）から呼出
す。
｛kmcopy（）はptexpand（）から呼出されて古いpte′
ｓから新しいpte′ｓへpte′ｓを「コピー」する。それ
は、新しいpte′ｓを古いpte′ｓの物理ページへmapin
（）することにより「コピーする」。新しいpte′ｓが
マツプインされる前に古いpte′ｓをフラツシユす
る。｝ ｏ）vac_pageflush（）をvm_pt.cのdistpte（）から呼
出す。
ｓから新しいpte′ｓへpte′ｓを「コピー」する。それ
は、新しいpte′ｓを古いpte′ｓの物理ページへmapin
（）することにより「コピーする」。新しいpte′ｓが
マツプインされる前に古いpte′ｓをフラツシユす
る。｝ ｏ）vac_pageflush（）をvm_pt.cのdistpte（）から呼
出す。
｛dispte（）は、共用テキストpteのpteエントリイが変
えられた時に、呼出される。たとえば、pageout（）は
それらの有効ビツトを無効に変える。このテキストペー
ジを共用する他のプロセスはこのテキストページをキヤ
ツシユ中に持つことがあるから、全ての共用プロセスに
対してこのページをフラツシユする。｝ ｐ）vac_flush（）をvm_pt.cのvrelpt（）から呼出して
出るプロセスのpte′ｓをフラツシユする。
えられた時に、呼出される。たとえば、pageout（）は
それらの有効ビツトを無効に変える。このテキストペー
ジを共用する他のプロセスはこのテキストページをキヤ
ツシユ中に持つことがあるから、全ての共用プロセスに
対してこのページをフラツシユする。｝ ｐ）vac_flush（）をvm_pt.cのvrelpt（）から呼出して
出るプロセスのpte′ｓをフラツシユする。
｛vrelpt（）においては、pte′ｓを含むページは解放
されるが、mapout（）は呼出されない。｝ ｑ）vac_pageflush（）をsunwindowdev/windlock.cのwl
ok.unlockから呼出す。
されるが、mapout（）は呼出されない。｝ ｑ）vac_pageflush（）をsunwindowdev/windlock.cのwl
ok.unlockから呼出す。
｛wlok_unlock（）においては、wlock−＞lok_userから
現在のプロセスの物理ｕページへのマツピングは、wloc
k−＞lok_userが非零であれば、無効になる。｝ ｒ）vac_pageflush（）をsunwindow/winlock.cのwlok_d
oneから呼出す。
現在のプロセスの物理ｕページへのマツピングは、wloc
k−＞lok_userが非零であれば、無効になる。｝ ｒ）vac_pageflush（）をsunwindow/winlock.cのwlok_d
oneから呼出す。
｛wlok_doneにおいては、wlock−＞lok_userから物理ｕ
ページへのマツピングは無効になる。｝ 16）保護ビツトが変えられると、キヤツシユの影響を受
ける部分をフッラツシユせねばならない。それらの位置
は： ａ）vm_machdep.cのchgprot（）においては、テキスト
ページの保護を変える。異なる保護を有するキヤツシユ
内にMMUによるエントリを避けるためにそこでvac_pagef
lush（）を呼出す。
ページへのマツピングは無効になる。｝ 16）保護ビツトが変えられると、キヤツシユの影響を受
ける部分をフッラツシユせねばならない。それらの位置
は： ａ）vm_machdep.cのchgprot（）においては、テキスト
ページの保護を変える。異なる保護を有するキヤツシユ
内にMMUによるエントリを避けるためにそこでvac_pagef
lush（）を呼出す。
ｂ）vm_machdep.cのsettproc（）においては、テキスト
ページの保護ビツトを変える。プロセスのテキスト部分
をフラツシユするためにvac_flushを呼出す。（settpro
t（）がvm_text.cから呼出される。） ｃ）vm_machdep.cのvac_disable_kpage（）において
は、ページをキヤツシユされないようにする前に、この
ページの全てのキヤツシユ線をフラツシユするためにva
c_pageflush（）を呼出す。
ページの保護ビツトを変える。プロセスのテキスト部分
をフラツシユするためにvac_flushを呼出す。（settpro
t（）がvm_text.cから呼出される。） ｃ）vm_machdep.cのvac_disable_kpage（）において
は、ページをキヤツシユされないようにする前に、この
ページの全てのキヤツシユ線をフラツシユするためにva
c_pageflush（）を呼出す。
V.ここではなぜキヤツシユをフラツシユしないのか 下記は、仮想アドレスから物理アドレスへのマツピン
グが変えられるが、キヤツシユがフラツシユされない場
所のリストである。キヤツシユのフラツシングが必要で
ない理由について述べる。
グが変えられるが、キヤツシユがフラツシユされない場
所のリストである。キヤツシユのフラツシングが必要で
ない理由について述べる。
１）vm_machdep.cのctxpassにおいては、proc pの仮想
から物理へのマツピングはproc qのそれへ変えられる。
しかし、ｑは以前ｐに属していたキヤツシユ内の何でも
とるから、ｐのためのキヤツシユをフラツシユする必要
はない。
から物理へのマツピングはproc qのそれへ変えられる。
しかし、ｑは以前ｐに属していたキヤツシユ内の何でも
とるから、ｐのためのキヤツシユをフラツシユする必要
はない。
（ctxpass（）は、ｐのコンテキストをｑへパスするた
めに、vpasspt（）により呼出される。vpassvm（）はvm
資源とｐのMMUコンテキストをｑへパスする。vpassv
m（）が戻ると、コンテキストのための仮想から物理へ
のマツピングは変えられない。コンテキストはパスもさ
れるから、キヤツシユ内で影響されるマツピングは、い
まはそれらがproc pではなくてproc qに属していること
を除き、いぜんとして正しい。したがつて、ctxpas
s（）またはvtassum（）におけるキヤツシユをフラツシ
ユする必要はない。｝ ２）vpasspt（）においては、vpasspt（）が戻つた時
は、プロセス「up」と「uq」の仮想−物理マツピングは
変えられない。
めに、vpasspt（）により呼出される。vpassvm（）はvm
資源とｐのMMUコンテキストをｑへパスする。vpassv
m（）が戻ると、コンテキストのための仮想から物理へ
のマツピングは変えられない。コンテキストはパスもさ
れるから、キヤツシユ内で影響されるマツピングは、い
まはそれらがproc pではなくてproc qに属していること
を除き、いぜんとして正しい。したがつて、ctxpas
s（）またはvtassum（）におけるキヤツシユをフラツシ
ユする必要はない。｝ ２）vpasspt（）においては、vpasspt（）が戻つた時
は、プロセス「up」と「uq」の仮想−物理マツピングは
変えられない。
（あるいは、もつと正確にいえば、vpasspt（）に入つ
た時のマツピングと同じマツピングへマツピングは戻さ
れる）。
た時のマツピングと同じマツピングへマツピングは戻さ
れる）。
３）vm_swp.cのswapにおいては、「flag」が汚れたペー
ジブツシユを示したとすると、物理アドレスへのaddrの
マツピングは、proc〔２〕のｉページのマツピングで置
き換えられる。汚れたページはpageout（）においてフ
ラツシユされているから、swap（）において「addr」を
再びフラツシユする必要はない。
ジブツシユを示したとすると、物理アドレスへのaddrの
マツピングは、proc〔２〕のｉページのマツピングで置
き換えられる。汚れたページはpageout（）においてフ
ラツシユされているから、swap（）において「addr」を
再びフラツシユする必要はない。
４）vm_machdep.cのpmegload（）においては、＊pmxp
（ctx_pmeg〔sep〕）がゼロで!needの時には、pmeg〔se
q〕を無効にする。ctx_pmeg〔seq〕をゼロにセツトする
と、コンテキストフラツシユ（ctxfree（）において）
またはセグメントフラツシユ（pmegrelease（）におい
て）を行つたから、ここではセグメントフラツシユを行
う必要はない。
（ctx_pmeg〔sep〕）がゼロで!needの時には、pmeg〔se
q〕を無効にする。ctx_pmeg〔seq〕をゼロにセツトする
と、コンテキストフラツシユ（ctxfree（）において）
またはセグメントフラツシユ（pmegrelease（）におい
て）を行つたから、ここではセグメントフラツシユを行
う必要はない。
｛（strvct context＊）−＞ctx_pmeg〔seq〕をゼロに
セツトするただ２つの場所がある。１つは、vac_segflu
sh（sep）とsetsegmap（sep,SEGINV）を零にするpmegre
lease（）にある。他の場所は、vac_ctxflush（）を呼
出すが、setsegmap（seg,SEGINV）は呼出さないctxfree
（）にある。
セツトするただ２つの場所がある。１つは、vac_segflu
sh（sep）とsetsegmap（sep,SEGINV）を零にするpmegre
lease（）にある。他の場所は、vac_ctxflush（）を呼
出すが、setsegmap（seg,SEGINV）は呼出さないctxfree
（）にある。
したがつて（struct context＊）−〕＞ctx_pmeg〔se
g〕はゼロであるが、この場合にはMMU segmapはSEGINV
ではない。＊pmxp＝０およびpmegload（）内の!needがs
etsegmap（seg,SEGNIV）を必要とする理由はMMU segmap
をSEGNIVにすることである。ctxfree（）におけるvac_c
txflush（）を行つたから、このセグメントはキヤツシ
ユ内にどのような物も残すべきでない。｝ ５）vm_machdep.cのctxalloc（）においては、セグメン
トマツプからの全てのマツピングを無効にするために、
setsegmap（）が呼出される。全コンテキストをフラツ
シユするためにctxfree（）が呼出されるから、それら
のセグメントに関連する線はキヤツシユにはない。した
がつて、セグメントフラツシユは不要である。
g〕はゼロであるが、この場合にはMMU segmapはSEGINV
ではない。＊pmxp＝０およびpmegload（）内の!needがs
etsegmap（seg,SEGNIV）を必要とする理由はMMU segmap
をSEGNIVにすることである。ctxfree（）におけるvac_c
txflush（）を行つたから、このセグメントはキヤツシ
ユ内にどのような物も残すべきでない。｝ ５）vm_machdep.cのctxalloc（）においては、セグメン
トマツプからの全てのマツピングを無効にするために、
setsegmap（）が呼出される。全コンテキストをフラツ
シユするためにctxfree（）が呼出されるから、それら
のセグメントに関連する線はキヤツシユにはない。した
がつて、セグメントフラツシユは不要である。
６）vm_machdep.cのptesync（）においては、ptesyn
c（）はpmegunload（）を呼出す。それはmodビツトをpt
e′ｓにorし、pmegのmodビツトをリセツトする。このpm
egの別のページが汚れているかどうかを調べたとする
と、modビツトがオンであつたことを憶えているそれのp
teを調べる。pmegunloadがこのpmegのmodビツトをター
ンオフするからセグメントをフラツシユする必要はな
い。
c（）はpmegunload（）を呼出す。それはmodビツトをpt
e′ｓにorし、pmegのmodビツトをリセツトする。このpm
egの別のページが汚れているかどうかを調べたとする
と、modビツトがオンであつたことを憶えているそれのp
teを調べる。pmegunloadがこのpmegのmodビツトをター
ンオフするからセグメントをフラツシユする必要はな
い。
７）map.sのunloadpgmap（）はMMUpmeからの参照され、
修正されたビツトを保存して、pteをソフトにし、pme中
のそれらのビツトをクリヤする。pageoutまたはswapout
を行う時には、ページが汚れているかどうかを判定する
ためにチエツクするのはソフトpteであるから、pmeの参
照され、修正されたビツトが変えられた時はキヤツシユ
をフラツシユする必要はない。
修正されたビツトを保存して、pteをソフトにし、pme中
のそれらのビツトをクリヤする。pageoutまたはswapout
を行う時には、ページが汚れているかどうかを判定する
ためにチエツクするのはソフトpteであるから、pmeの参
照され、修正されたビツトが変えられた時はキヤツシユ
をフラツシユする必要はない。
８）vm_machdep.cのpmegunload（）においては、setseg
map（CSEG,pmp−pmeg）、unloadpgmap（v.ptc,num）、
およびsetsegmap（CSEG,SEGINV）を呼出す。unloadpgma
p（）においては、CSEGのセグメントマツプがこのセグ
メント中のpme′ｓをアクセスするために用いられる。
セグメントCSEGの仮想アドレスはアクセスされないか
ら、セグメントCSEGはキヤツシユ内に何も有しない。し
たがつて、このセグメントを無効にする前には、vac_se
gflush（CSEG）を呼出す必要はない。
map（CSEG,pmp−pmeg）、unloadpgmap（v.ptc,num）、
およびsetsegmap（CSEG,SEGINV）を呼出す。unloadpgma
p（）においては、CSEGのセグメントマツプがこのセグ
メント中のpme′ｓをアクセスするために用いられる。
セグメントCSEGの仮想アドレスはアクセスされないか
ら、セグメントCSEGはキヤツシユ内に何も有しない。し
たがつて、このセグメントを無効にする前には、vac_se
gflush（CSEG）を呼出す必要はない。
９）vm_machdep.cのmapout（）においては、setsegmap
（（u_int）ptos（btop（vaddr））、（u_chr）SEGIN
V）を呼出すことによりセグメントを無効にすると、こ
のセグメントの以前に用いられた全てのページについて
ページフラツシユを行つた。したがつて、セグメントフ
ラツシユを行う必要はない。
（（u_int）ptos（btop（vaddr））、（u_chr）SEGIN
V）を呼出すことによりセグメントを無効にすると、こ
のセグメントの以前に用いられた全てのページについて
ページフラツシユを行つた。したがつて、セグメントフ
ラツシユを行う必要はない。
第１図は書戻しキヤツシユを有する仮想アドレスを利用
するワークステーシヨンの主な部品を示すブロツク図、
第2a図はキヤツシユ「ヒツト」ロジツクの略図、第2b図
はキヤツシユ保護の侵害を検出する回路の概略ブロツク
図、第2c図はMMU保護の侵害を検出する回路の概略ブロ
ツク図、第３図は本発明の仮想アドレスキヤツシユで利
用されるアドレス路を示す詳細なブロツク図、第4a図お
よび4b図は仮想アドレス書戻しキヤツシユのアドレツシ
ングに関連するある制御の状態マシン実現の流れ図、第
５図は本発明の仮想アドレス路により用いられるデータ
路を示す詳細なブロツク図、第6a図,6b図,6c図および6d
図は仮想アドレス書戻しキヤツシユとの間のデータ転送
に関連するある制御の状態マシン実現の流れ図、第７図
はメモリへの書戻しバスサイクルを制御する実現のため
の状態マシンの流れ図、第８図はキヤツシユ書込み誤り
のための最良のケースに対するタイミング図、第９図は
キヤツシユ読出し誤りのための最良のケースに対するタ
イミング図、第10a図はブロツク読出しサイクルを実行
するためのバスサイクルのタイミング図、第10b図は書
戻しサイクルを実行するためのメモリバスサイクルのタ
イミング図、第11図は本発明のキヤツシユフラツシユ実
現を示す概略ブロツク図、第12図はコンテキストフラツ
シユ一致、セグメントフラツシユ一致およびページフラ
ツシユ一致を検出するためのロジツクの概略ブロツク
図、第13a図〜13e図はフラツシユ指令の発生により開始
されるキヤツシユフラツシユの状態マシン実現の流れ
図、第14図はキヤツシユフラツシユのタイミング図であ
る。 11……中央処理装置、19……キヤツシユデータアドレ
ス、23……キヤツシユタグアレイ、25……キヤツシユヒ
ツト比較器、27……メモリ管理ユニツト（MMU）、31…
…主メモリ、32……コンテキスト識別レジスタ、33……
キヤツシユフラツシユロジツク、35……直接仮想メモリ
アクセス（DVMA）ロジツク、37……マルチプレクサ、39
……バツフア、40……ワークステーシヨン制御ロジツ
ク、54……仮想アドレスレジスタ、60……比較器、61…
…クロツクデータレジスタ。
するワークステーシヨンの主な部品を示すブロツク図、
第2a図はキヤツシユ「ヒツト」ロジツクの略図、第2b図
はキヤツシユ保護の侵害を検出する回路の概略ブロツク
図、第2c図はMMU保護の侵害を検出する回路の概略ブロ
ツク図、第３図は本発明の仮想アドレスキヤツシユで利
用されるアドレス路を示す詳細なブロツク図、第4a図お
よび4b図は仮想アドレス書戻しキヤツシユのアドレツシ
ングに関連するある制御の状態マシン実現の流れ図、第
５図は本発明の仮想アドレス路により用いられるデータ
路を示す詳細なブロツク図、第6a図,6b図,6c図および6d
図は仮想アドレス書戻しキヤツシユとの間のデータ転送
に関連するある制御の状態マシン実現の流れ図、第７図
はメモリへの書戻しバスサイクルを制御する実現のため
の状態マシンの流れ図、第８図はキヤツシユ書込み誤り
のための最良のケースに対するタイミング図、第９図は
キヤツシユ読出し誤りのための最良のケースに対するタ
イミング図、第10a図はブロツク読出しサイクルを実行
するためのバスサイクルのタイミング図、第10b図は書
戻しサイクルを実行するためのメモリバスサイクルのタ
イミング図、第11図は本発明のキヤツシユフラツシユ実
現を示す概略ブロツク図、第12図はコンテキストフラツ
シユ一致、セグメントフラツシユ一致およびページフラ
ツシユ一致を検出するためのロジツクの概略ブロツク
図、第13a図〜13e図はフラツシユ指令の発生により開始
されるキヤツシユフラツシユの状態マシン実現の流れ
図、第14図はキヤツシユフラツシユのタイミング図であ
る。 11……中央処理装置、19……キヤツシユデータアドレ
ス、23……キヤツシユタグアレイ、25……キヤツシユヒ
ツト比較器、27……メモリ管理ユニツト（MMU）、31…
…主メモリ、32……コンテキスト識別レジスタ、33……
キヤツシユフラツシユロジツク、35……直接仮想メモリ
アクセス（DVMA）ロジツク、37……マルチプレクサ、39
……バツフア、40……ワークステーシヨン制御ロジツ
ク、54……仮想アドレスレジスタ、60……比較器、61…
…クロツクデータレジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・ガーナー アメリカ合衆国95120カリフオルニア 州・サン ホゼ・カミーリア ドライ ブ・6471 (72)発明者 ウイリアム・ジヨイ アメリカ合衆国94301カリフオルニア 州・パロ アルト・ノース カリフオル ニア アヴエニユウ・185 (72)発明者 ジヨセフ・モラン アメリカ合衆国95054カリフオルニア 州・サンタ クララ・ワイルドウツド ウエイ・544 (72)発明者 ウイリアム・シヤノン アメリカ合衆国94022カリフオルニア 州・ロス・アルトス・トリアノン ウエ イ・261 (72)発明者 レイ・チエン アメリカ合衆国95014カリフオルニア 州・クーパーチノ・サマーセツト コー ト・10402 (56)参考文献 特開 昭62−202247（ＪＰ，Ａ)
Claims (13)
- 【請求項１】同時に稼働する複数のコンテキストを有す
るとともに、複数のユーザのそれぞれに対して仮想アド
レスが割り当てられる核を有する共用型マルチユーザオ
ペレーティングシステムの下で動作するコンピュータワ
ークステーションであって、中央処理装置と、アドレス
バスに結合されたキャッシュデータアレイとを有し、こ
のキャッシュデータアレイには、キャッシュブロックア
ドレス及びそれに付随したキャッシュブロックタグをそ
れぞれ有する複数のキャッシュブロックが含まれてい
る、コンピュータワークステーションにおいて、 上記アドレスバスに結合され、上記中央処理装置からフ
ラッシュ指令を受信した後に上記キャッシュブロックの
フラッシュ動作を制御するフラッシュ制御ロジック手段
であって、上記フラッシュ指令を受信した後、信号を発
生して上記アドレスバスの制御をアサートし、上記アド
レスバスの制御を上記キャッシュブロックのフラッシュ
動作が完了するまで保持するフラッシュ制御ロジック手
段と、 上記フラッシュ制御ロジック手段に結合され、上記キャ
シュブロックタグの要素をセット及びリセットするリセ
ット手段と、 上記共用型マルチユーザオペレーティングシステムの核
内に配置され、上記フラッシュ制御ロジック手段によっ
て発生された上記信号に応答する複数のキャッシュフラ
ッシュ制御手段であって、それぞれ上記複数のキャッシ
ュブロックに関する上記キャッシュブロックアドレス及
び上記キャッシュブロックタグの選択された部分を異な
った所定の基準と比較し、この比較結果が所定の関係に
あるとき上記キャッシュブロックをメインメモリにフラ
ッシュする、複数のキャッシュフラッシュ制御手段と、 上記キャッシュデータアレイに結合され、上記複数のキ
ャッシュブロックに対して、そのフラッシュ動作が完了
した後、仮想アドレスを再割り当てするメモリ管理手段
と を備えたキャッシュブロックのフラッシュ動作を実行す
るシステム。 - 【請求項２】上記フラッシュ制御ロジック手段は、論理
ANDゲートと、この論理ANDゲートに結合された複数のフ
リップフロップと、これらの複数のフリップフロップに
結合された複数の論理ANDゲートと、これらの複数の論
理ANDゲートに結合された論理ORゲートを備え、上記中
央処理装置からのフラッシュ指令が、上記複数のフリッ
プフロップに結合された上記複数の論理ANDゲートに結
合されている、特許請求の範囲第１項に記載のシステ
ム。 - 【請求項３】同時に稼働する複数のコンテキスト及び核
を有する共用型マルチユーザ・オペレーティングシステ
ムの下で動作する中央処理装置を備え、 メインメモリを備え、 上記中央処理装置及び上記メインメモリに結合され、仮
想空間内のアドレスを物理空間内の対応するアドレスに
翻訳するメモリ管理ユニットを備え、 上記中央処理装置に結合され、第１の複数データブロッ
クを格納する仮想キャッシュデータアレイを備え、 上記仮想キャッシュデータアレイ及び上記中央処理装置
に結合され、複数のタグアレイ要素を格納する仮想キャ
ッシュタグアレイを備え、そのタグアレイ要素それぞれ
は、上記仮想キャッシュデータアレイに格納された特定
のデータブロックに対応し、有効ビット、修正ビット、
保護ビット、書き込み許可ビット、複数の仮想アドレス
フィールドビット及び複数のコンテキストビットを有し
ており、 上記中央処理装置及び上記仮想キャッシュタグアレイに
結合され、上記中央処理装置からのアクセスがキャッシ
ュヒットであるかキャッシュミスであるかを判定するキ
ャッシュヒットロジック手段を備え、 上記中央処理装置及び上記キャッシュヒットロジック手
段に結合され、上記仮想キャッシュデータアレイのフラ
ッシュを指示するキャッシュフラッシュロジック手段を
備え、 上記中央処理装置には、共用型マルチユーザ・オペレー
ティングシステムの核内に、複数のコンテキスト識別ビ
ットを含むコンテキスト一致フラッシュ指令を上記キャ
ッシュフラッシュロジック手段及び上記仮想キャッシュ
タグアレイに結合する手段が設けられていて、上記コン
テキスト一致フラッシュ指令に応答して、 第１データブロックに対応するタグアレイ要素の保護ビ
ットが第１の所定の状態にあり、且つ、 上記第１データブロックに対応するタグアレイ要素の複
数のコンテキストビットが上記複数のコンテキスト識別
ビットと一致したとき、 上記キャッシュフラッシュロジック手段が、上記第１デ
ータブロックを上記仮想キャッシュデータアレイからフ
ラッシュすること、 を特徴とするキャッシュフラッシュを行うコンピュータ
システム。 - 【請求項４】上記中央処理装置には、共用型マルチユー
ザオペレーティングシステムの核内に、上記キャッシュ
フラッシュロジック手段及び上記仮想キャッシュタグア
レイに対して、複数の仮想ページアドレスビットを含む
ページ一致フラッシュ指令を結合する手段が設けられて
いて、上記ページ一致フラッシュ指令に応答して、 第２データブロックに対応するタグアレイ要素の保護ビ
ットが第２の所定の状態にあり、且つ、 上記第２データブロックに対応するタグアレイ要素の複
数の仮想アドレスフィールドビットが上記複数の仮想ペ
ージアドレスビットと一致したとき、 上記キャッシュフラッシュロジック手段が、上記第２デ
ータブロックを上記仮想キャッシュデータアレイからフ
ラッシュし、 上記ページ一致フラッシュ指令は複数の基準を上記仮想
キャッシュデータアレイから所定の仮想ページへフラッ
シュし、 共用型マルチユーザ・オペレーティングシステムの核内
に上記ページ一致フラッシュ指令を結合する手段が配置
されていることによって、上記仮想キャッシュデータア
レイの使用がマルチユーザアプリケーションプログラム
に対して透明な書き戻しキャッシュとしてサポートされ
ること を特徴とする、特許請求の範囲第３項に記載のコンピュ
ータシステム。 - 【請求項５】上記中央処理装置には、共用型マルチユー
ザオペレーティングシステムの核内に、複数のセグメン
トアドレスビットを含むセグメント一致フラッシュ指令
を上記キャッシュフラッシュロジック手段及び上記仮想
キャッシュタグアレイに結合する手段が設けられてい
て、上記セグメント一致フラッシュ指令に応答して、 第３データブロックに対応するタグアレイ要素の保護ビ
ットが第３の所定の状態にあり、且つ、 上記第３データブロックに対応するタグアレイ要素の複
数の仮想アドレスフィールドビットが上記複数のセグメ
ントアドレスビットと一致したとき、 上記キャッシュフラッシュロジック手段が、上記第３デ
ータブロックを上記仮想キャッシュデータアレイからフ
ラッシュし、 上記セグメント一致フラッシュ指令は複数の基準を上記
仮想キャッシュデータアレイから所定のセグメントへフ
ラッシュし、 共用型マルチユーザ・オペレーティングシステムの核内
に上記ページ一致フラッシュ指令を結合する手段が配置
されていることによって、上記仮想キャッシュデータア
レイの使用がマルチユーザアプリケーションプログラム
に対して透明な書き戻しキャッシュとしてサポートされ
ること を特徴とする、特許請求の範囲第３項に記載のコンピュ
ータシステム。 - 【請求項６】上記中央処理装置には、共用型マルチユー
ザオペレーティングシステムの核内に、特定のデータブ
ロックに対する複数のアクセス仮想アドレスビットを含
むアクセスを生成する手段が設けられ、 更に上記キャッシュヒットロジック手段は、 特定のデータブロックに対応するタグアレイ要素の有効
ビットが所定の状態にあり、 特定のデータブロックに対応するタグアレイ要素の複数
の仮想アドレスフィールドビットが複数のアクセス仮想
ページアドレスビットと一致し、 上記特定のデータブロックに対応するタグアレイ要素の
保護ビットが第２の所定の状態であるとき、 キャッシュヒットが起こったと判定し、 保護チェックが、上記仮想キャッシュデータアレイに対
して直接適用されること を特徴とする特許請求の範囲第３項に記載のコンピュー
タシステム。 - 【請求項７】上記中央処理装置及び上記キャッシュヒッ
トロジック手段に結合され、複数のコンテキスト識別ビ
ットを格納するコンテキストIDレジスタを更に備え、 上記中央処理装置には、共用型マルチユーザオペレーテ
ィングシステムの核内に、複数の仮想ページアドレスビ
ットを含むページ一致フラッシュ指令を上記キャッシュ
フラッシュロジック手段及び上記仮想キャッシュタグア
レイに結合する手段が設けられていて、上記ページ一致
フラッシュ指令に応答して、 第２データブロックに対応するタグアレイ要素の複数の
コンテキストビットが上記複数のコンテキスト識別ビッ
トと一致し、 上記第２データブロックに対応するタグアレイ要素の複
数の仮想アドレスフィールドビットが上記複数の仮想ペ
ージアドレスビットと一致したとき、 上記キャッシュフラッシュロジック手段が、上記第２デ
ータブロックを上記仮想キャッシュデータアレイからフ
ラッシュすること、 を特徴とする特許請求の範囲第３項に記載のコンピュー
タシステム。 - 【請求項８】上記中央処理装置及び上記キャッシュヒッ
トロジック手段に結合され、複数のコンテキスト識別ビ
ットを格納するコンテキストIDレジスタを更に備え、 上記中央処理装置には、共用型マルチユーザオペレーテ
ィングシステムの核内に、複数のセグメントアドレスビ
ットを含むセグメント一致フラッシュ指令を上記キャッ
シュフラッシュロジック手段及び上記仮想キャッシュタ
グアレイに結合する手段が設けられていて、上記セグメ
ント一致フラッシュ指令に応答して、 第３データブロックに対応するタグアレイ要素の複数の
コンテキストビットが上記複数のコンテキスト識別ビッ
トと一致し、 上記第３データブロックに対応するタグアレイ要素の複
数の仮想アドレスフィールドビットが上記複数のセグメ
ントアドレスビットと一致したとき、 上記キャッシュフラッシュロジック手段が、上記第３デ
ータブロックを上記仮想キャッシュデータアレイからフ
ラッシュすること、 を特徴とする特許請求の範囲第３項に記載のコンピュー
タシステム。 - 【請求項９】同時に稼働する複数のコンテキスト及び核
を有する共用型マルチユーザオペレーティングシステム
の下で動作する中央処理装置と、 メインメモリと、 上記中央処理装置及び上記メインメモリに結合され、仮
想空間内のアドレスを物理空間内の対応するアドレスに
翻訳するメモリ管理ユニットと、 上記中央処理装置に結合され、第１の複数データブロッ
クを格納する仮想キャッシュデータアレイと、 上記仮想キャッシュデータアレイ及び上記中央処理装置
に結合され、複数のタグアレイ要素を格納する仮想キャ
ッシュタグアレイであって、各タグアレイ要素は上記仮
想キャッシュデータアレイに格納された特定のデータブ
ロックに対応し、有効ビット、修正ビット、保護ビッ
ト、書き込み許可ビット、複数の仮想アドレスフィール
ドビット及び複数のコンテキストビットを有する仮想キ
ャッシュタグアレイと、 上記中央処理装置及び上記仮想キャッシュタグアレイに
結合され、上記中央処理装置からのアクセスがキャッシ
ュビットであるかキャッシュミスであるかを判定するキ
ャッシュビットロジック手段と、 上記中央処理装置及び上記キャッシュビットロジック手
段に結合され、上記仮想キャッシュデータアレイのフラ
ッシュを指示するキャッシュフラッシュロジック手段と を備えたキャッシュフラッシュお行うコンピュータシス
テムにおいて、 上記中央処理装置が、上記共用型マルチユーザオペレー
ティングシステムの核によって定義され、複数のコンテ
キスト識別ビットを含むコンテキスト一致フラッシュ指
令を上記キャッシュフラッシュロジック手段及び上記仮
想キャッシュタグアレイに結合するステップと、 上記コンテキスト一致フラッシュ指令に応答して、上記
キャッシュフラッシュロジック手段が、 第１データブロックに対応するタグアレイ要素の保護ビ
ットが第１の所定の状態にあり、 上記第１データブロックに対応するタグアレイ要素の複
数のコンテキストビットが上記複数のコンテキスト識別
ビットと一致したとき、 上記第１データブロックを上記仮想キャッシュデータア
レイからフラッシュするステップと からなる仮想キャッシュデータアレイからデータブロッ
クを選択してフラッシュする方法。 - 【請求項１０】上記中央処理装置が、上記共用型マルチ
ユーザオペレーティングシステムの核によって定義さ
れ、複数の仮想ページアドレスビットを含むページ一致
フラッシュ指令を上記キャッシュフラッシュロジック手
段及び上記仮想キャッシュタグアレイに結合するステッ
プと、 上記ページ一致フラッシュ指令に応答して、上記キャッ
シュフラッシュロジック手段が、 第２データブロックに対応するタグアレイ要素の保護ビ
ットが第２の所定の状態にあり、 上記第２データブロックに対応するタグアレイ要素の複
数の仮想アドレスフィールドビットが上記複数の仮想ペ
ージアドレスビットと一致したとき、 上記第２データブロックを上記仮想キャッシュデータア
レイからフラッシュするステップと を更に備え、 上記ページ一致フラッシュ指令は複数の基準を上記仮想
キャッシュデータアレイから所定の仮想ページへフラッ
シュし、 更に上記共用型マルチユーザオペレーティングシステム
の核内において上記ページ一致フラッシュ指令を定義す
ることによって、上記仮想キャッシュデータアレイの使
用がマルチユーザアプリケーションプログラムに対して
透明な書き戻しキャッシュとしてサポートされる特許請
求の範囲第９項に記載の仮想キャッシュデータアレイか
らデータブロックを選択してフラッシュする方法。 - 【請求項１１】上記中央処理装置が、上記共用型マルチ
ユーザオペレーティングシステムの核によって定義さ
れ、複数のセグメントアドレスビットを含むセグメント
一致フラッシュ指令を上記キャッシュフラッシュロジッ
ク手段及び上記仮想キャッシュタグアレイに結合するス
テップと、 上記セグメント一致フラッシュ指令に応答して、上記キ
ャッシュフラッシュロジック手段が、 第３データブロックに対応するタグアレイ要素の保護ビ
ットが第２の所定の状態にあり、 上記第３データブロックに対応するタグアレイ要素の仮
想アドレスフィールドビットが上記複数のセグメントア
ドレスビットと一致したとき、 上記第３データブロックを上記仮想キャッシュデータア
レイからフラッシュするステップと を更に備え、 上記セグメント一致フラッシュ指令は複数の基準を上記
仮想キャッシュデータアレイから所定のセグメントへフ
ラッシュし、 更に上記共用型マルチユーザオペレーティングシステム
の核内において上記セグメント一致フラッシュ指令を定
義することによって、上記仮想キャッシュデータアレイ
の使用がマルチユーザアプリケーションプログラムに対
して透明な書き戻しキャッシュとしてサポートされる特
許請求の範囲第９項に記載の仮想キャッシュデータアレ
イからデータブロックを選択してフラッシュする方法。 - 【請求項１２】上記コンピュータシステムには、上記中
央処理装置及び上記キャッシュヒットロジック手段に結
合され、複数のコンテキスト識別ビットを格納するコン
テキストIDレジスタが更に備えられており、 上記中央処理装置が、上記共用型マルチユーザオペレー
ティングシステムの核によって定義され、複数の仮想ペ
ージアドレスビットを含むページ一致フラッシュ指令を
上記キャッシュフラッシュロジック手段及び上記仮想キ
ャッシュタグアレイに結合するステップと、 上記ページ一致フラッシュ指令に応答して、上記キャッ
シュフラッシュロジック手段が、 第２データブロックに対応するタグアレイ要素の複数の
コンテキストビットが上記複数のコンテキスト識別ビッ
トと一致し、 上記第２データブロックに対応するタグアレイ要素の複
数の仮想アドレスフィールドビットが上記複数のページ
アドレスビットと一致したとき、 上記第２データブロックを上記仮想キャッシュデータア
レイからフラッシュするステップと を更に備え、 上記ページ一致フラッシュ指令は複数の基準を上記仮想
キャッシュデータアレイから所定のセグメントへフラッ
シュし、 更に上記共用型マルチユーザオペレーティングシステム
の核内において上記ページ一致フラッシュ指令を定義す
ることによって、上記仮想キャッシュデータアレイの使
用がマルチユーザアプリケーションプログラムに対して
透明な書き戻しキャッシュとしてサポートされる特許請
求の範囲第９項に記載の仮想キャッシュデータアレイか
らデータブロックを選択してフラッシュする方法。 - 【請求項１３】上記コンピュータシステムには、上記中
央処理装置及び上記キャッシュヒットロジック手段に結
合され、複数のコンテキスト識別ビットを格納するコン
テキストIDレジスタが更に備えられており、 上記中央処理装置が、上記共用型マルチユーザオペレー
ティングシステムの核によって定義され、複数のセグメ
ントアドレスビットを含むセグメント一致フラッシュ指
令を上記キャッシュフラッシュロジック手段及び上記仮
想キャッシュタグアレイに結合するステップと、 上記セグメント一致フラッシュ指令に応答して、上記キ
ャッシュフラッシュロジック手段が、 第３データブロックに対応するタグアレイ要素の複数の
コンテキストビットが上記複数のコンテキスト識別ビッ
トと一致し、 上記第３データブロックに対応するタグアレイ要素の複
数の仮想アドレスフィールドビットが上記複数のセグメ
ントアドレスビットと一致したとき、 上記第３データブロックを上記仮想キャッシュデータア
レイからフラッシュするステップと を更に備え、 上記セグメント一致フラッシュ指令は複数の基準を上記
仮想キャッシュデータアレイから所定のセグメントへフ
ラッシュし、 更に上記共用型マルチユーザオペレーティングシステム
の核内において上記セグメント一致フラッシュ指令を定
義することによって、上記仮想キャッシュデータアレイ
の使用がマルチユーザアプリケーションプログラムに対
して透明な書き戻しキャッシュとしてサポートされる特
許請求の範囲第９項に記載の仮想キャッシュデータアレ
イからデータブロックを選択してフラッシュする方法。
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