JP2000339221A - 変換装置のエントリを無効化するシステム及び方法 - Google Patents
変換装置のエントリを無効化するシステム及び方法Info
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Abstract
(57)【要約】
【課題】 本発明によりＥＲＡＴエントリの一部を無効
にする装置及び方法が提供される。 【解決手段】 マイクロプロセッサ内で動作中のオペレ
ーティング・システムによりプログラムが置き換えられ
ると、置き換えられたプログラムに関連付けられ、有効
／実アドレス変換装置内に存在するエントリだけが置き
換えられる。有効／実アドレス変換装置内の、オペレー
ティング・システムと共有ライブラリに関連付けられた
エントリ、及びマイクロプロセッサ内で動作中の他のソ
フトウェア装置は無効化されない。
にする装置及び方法が提供される。 【解決手段】 マイクロプロセッサ内で動作中のオペレ
ーティング・システムによりプログラムが置き換えられ
ると、置き換えられたプログラムに関連付けられ、有効
／実アドレス変換装置内に存在するエントリだけが置き
換えられる。有効／実アドレス変換装置内の、オペレー
ティング・システムと共有ライブラリに関連付けられた
エントリ、及びマイクロプロセッサ内で動作中の他のソ
フトウェア装置は無効化されない。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にはデータ
処理システムに関し、特にプロセッサのアドレスの変換
に関する
処理システムに関し、特にプロセッサのアドレスの変換
に関する
【０００２】
【従来の技術】データ処理システムは、独立したプログ
ラムをいくつか同時に実行できるオペレーティング・シ
ステム（ＯＳ）を備える。これらのプログラムはしばし
ば仮想アドレス指定を用いる。仮想アドレス指定を用い
る理由（実メモリの効率的利用等）は周知の通りであ
る。
ラムをいくつか同時に実行できるオペレーティング・シ
ステム（ＯＳ）を備える。これらのプログラムはしばし
ば仮想アドレス指定を用いる。仮想アドレス指定を用い
る理由（実メモリの効率的利用等）は周知の通りであ
る。
【０００３】このようなシステムの場合、各プログラム
は６４ビットの有効アドレス（ＥＡ）空間全てにアクセ
スすることができ、仮想アドレス（ＶＡ）空間は、オペ
レーティング・システムが独立した仮想アドレス空間領
域を各プログラムに割当てられるように比較的大きく
（８０ビット等）しなければならない。オペレーティン
グ・システムは通常、プログラムが起動したときにプロ
グラムによって排他的に使用するために、この６４ビッ
ト有効アドレス空間のいくつかの領域を専用仮想アドレ
ス空間領域に関連付ける。２番目のプログラムはこれら
の領域にアクセスできない。この有効アドレス空間の他
の領域は、他のいくつかまたは全てのプログラムからア
クセスできる共有仮想アドレス空間領域に関連付けられ
る。これら共有領域は通常、オペレーティング・システ
ムの部分部分及びサブルーチン・ライブラリを含む。
は６４ビットの有効アドレス（ＥＡ）空間全てにアクセ
スすることができ、仮想アドレス（ＶＡ）空間は、オペ
レーティング・システムが独立した仮想アドレス空間領
域を各プログラムに割当てられるように比較的大きく
（８０ビット等）しなければならない。オペレーティン
グ・システムは通常、プログラムが起動したときにプロ
グラムによって排他的に使用するために、この６４ビッ
ト有効アドレス空間のいくつかの領域を専用仮想アドレ
ス空間領域に関連付ける。２番目のプログラムはこれら
の領域にアクセスできない。この有効アドレス空間の他
の領域は、他のいくつかまたは全てのプログラムからア
クセスできる共有仮想アドレス空間領域に関連付けられ
る。これら共有領域は通常、オペレーティング・システ
ムの部分部分及びサブルーチン・ライブラリを含む。
【０００４】ロード命令やストア命令が実行されると
き、または命令がフェッチされるとき、メモリにアクセ
スするためには、有効アドレスを仮想アドレスに変換し
てから実アドレス（ＲＡ）に変換する必要がある。有効
アドレスから仮想アドレスへの変換はしばしば、セグメ
ント・ルックアサイド・バッファ（ＳＬＢ）またはセグ
メント・レジスタを使って実行され、その内容は有効ア
ドレスの上位ビットのいくつかに取って代わる。得られ
る仮想アドレスはその後、プロセッサが変換ルックアサ
イド・バッファ（ＴＬＢ）またはページ・テーブルを検
索するときプロセッサにより実アドレスに変換される。
ＴＬＢは、仮想アドレスを変換するために最近使用され
たページ・テーブル・エントリの内容のキャッシュであ
る。
き、または命令がフェッチされるとき、メモリにアクセ
スするためには、有効アドレスを仮想アドレスに変換し
てから実アドレス（ＲＡ）に変換する必要がある。有効
アドレスから仮想アドレスへの変換はしばしば、セグメ
ント・ルックアサイド・バッファ（ＳＬＢ）またはセグ
メント・レジスタを使って実行され、その内容は有効ア
ドレスの上位ビットのいくつかに取って代わる。得られ
る仮想アドレスはその後、プロセッサが変換ルックアサ
イド・バッファ（ＴＬＢ）またはページ・テーブルを検
索するときプロセッサにより実アドレスに変換される。
ＴＬＢは、仮想アドレスを変換するために最近使用され
たページ・テーブル・エントリの内容のキャッシュであ
る。
【０００５】プロセッサ実行頻度及びＴＬＢアレイ・サ
イズが大きくなるため、２ステップのアドレス変換プロ
セスを実行すると、プロセッサの性能がかなり低下し得
る。アドレス変換に伴う性能のペナルティを少なくする
ため、プロセッサはルックアサイド・バッファ機構（Ｅ
ＲＡＴ）を使用して有効アドレスを実アドレスに直接変
換する。これらのアレイは、有効アドレスから実アドレ
スへの最近の変換の結果を含むキャッシュである。ＥＲ
ＡＴアレイは、ＴＬＢアレイより小さいので高速であ
り、ＥＲＡＴアレイを使用すれば中間の変換ステップが
不要になる。
イズが大きくなるため、２ステップのアドレス変換プロ
セスを実行すると、プロセッサの性能がかなり低下し得
る。アドレス変換に伴う性能のペナルティを少なくする
ため、プロセッサはルックアサイド・バッファ機構（Ｅ
ＲＡＴ）を使用して有効アドレスを実アドレスに直接変
換する。これらのアレイは、有効アドレスから実アドレ
スへの最近の変換の結果を含むキャッシュである。ＥＲ
ＡＴアレイは、ＴＬＢアレイより小さいので高速であ
り、ＥＲＡＴアレイを使用すれば中間の変換ステップが
不要になる。
【０００６】図５を参照する。プログラム４０３が実行
されるとき、プログラム４０３が占有するのは、ＯＳ４
０１により割当てられるメモリ空間の一部のみである。
また、複数のプログラム４０３によって使用される共通
ライブラリ４０２にもメモリ空間が必要である。新しい
プログラムがロードされると、いくつかのＳＬＢエント
リの内容が変更される。そのために有効アドレスと仮想
アドレスの関係が変化する。その結果、ＥＲＡＴ内で置
き換えられたプログラムに伴う有効アドレスから実アド
レスへの変換は無効になる。ＳＬＢのエントリにこのよ
うな変化が生じると、ＥＲＡＴ内の正確に一致するエン
トリを見つける術はなくなる。従って、従来技術は、Ｅ
ＲＡＴエントリを全て無効にしていた。このような解決
法の問題は、ＥＲＡＴ内にＯＳ４０１または共通ライブ
ラリ４０２にのみ関係するエントリがあり得ることであ
る。ＥＲＡＴのエントリが全て無効にされると、ＯＳ４
０１とライブラリ４０２に関係するエントリも無効にさ
れる。これはマイクロプロセッサの効率と速度に影響を
与える。マイクロプロセッサが前のエントリを使って動
作を継続できるのではなく、ＯＳ４０１とライブラリ４
０２に関係する新しいエントリをＥＲＡＴに入力する必
要があるからである。
されるとき、プログラム４０３が占有するのは、ＯＳ４
０１により割当てられるメモリ空間の一部のみである。
また、複数のプログラム４０３によって使用される共通
ライブラリ４０２にもメモリ空間が必要である。新しい
プログラムがロードされると、いくつかのＳＬＢエント
リの内容が変更される。そのために有効アドレスと仮想
アドレスの関係が変化する。その結果、ＥＲＡＴ内で置
き換えられたプログラムに伴う有効アドレスから実アド
レスへの変換は無効になる。ＳＬＢのエントリにこのよ
うな変化が生じると、ＥＲＡＴ内の正確に一致するエン
トリを見つける術はなくなる。従って、従来技術は、Ｅ
ＲＡＴエントリを全て無効にしていた。このような解決
法の問題は、ＥＲＡＴ内にＯＳ４０１または共通ライブ
ラリ４０２にのみ関係するエントリがあり得ることであ
る。ＥＲＡＴのエントリが全て無効にされると、ＯＳ４
０１とライブラリ４０２に関係するエントリも無効にさ
れる。これはマイクロプロセッサの効率と速度に影響を
与える。マイクロプロセッサが前のエントリを使って動
作を継続できるのではなく、ＯＳ４０１とライブラリ４
０２に関係する新しいエントリをＥＲＡＴに入力する必
要があるからである。
【０００７】
【発明が解決しようとする課題】従って、ＥＲＡＴエン
トリの一部を無効にする装置及び方法が求められる。
トリの一部を無効にする装置及び方法が求められる。
【０００８】
【課題を解決するための手段】本発明は、前記の必要に
応えるために、マイクロプロセッサのロード／ストア装
置及び命令フェッチ装置でＥＲＡＴの一部を選択的に無
効にするシステム及び方法を提供するものである。セグ
メント・ルックアサイド・バッファの各エントリに１つ
またはそれ以上のクラス・ビットを関連付ける。次に、
ＳＬＢのエントリが無効にされるとき、ＥＲＡＴにメッ
セージを送り、ＥＲＡＴ内の対応するエントリを選択的
に無効にする。これは、受信したクラス・ビットとＥＲ
ＡＴエントリとのＣＡＭ比較により行える。
応えるために、マイクロプロセッサのロード／ストア装
置及び命令フェッチ装置でＥＲＡＴの一部を選択的に無
効にするシステム及び方法を提供するものである。セグ
メント・ルックアサイド・バッファの各エントリに１つ
またはそれ以上のクラス・ビットを関連付ける。次に、
ＳＬＢのエントリが無効にされるとき、ＥＲＡＴにメッ
セージを送り、ＥＲＡＴ内の対応するエントリを選択的
に無効にする。これは、受信したクラス・ビットとＥＲ
ＡＴエントリとのＣＡＭ比較により行える。
【０００９】
【発明の実施の形態】以下では、本発明が充分に理解さ
れるように、特定のワード、バイト長等、具体的且つ詳
細な説明を行っているが、当業者には明らかなように、
本発明は、そのような詳細がなくとも実施することは可
能である。他の例では、周知の回路をブロック図の形で
示しているが、これは不要な説明を加えることによって
本発明を曖昧にすることを避けるためである。ほとんど
の箇所で、タイミングに関する詳細等は、本発明の充分
な理解には必要ない限り、また関連技術にかかわる当業
者のスキルの範囲内にある限りは省略している。
れるように、特定のワード、バイト長等、具体的且つ詳
細な説明を行っているが、当業者には明らかなように、
本発明は、そのような詳細がなくとも実施することは可
能である。他の例では、周知の回路をブロック図の形で
示しているが、これは不要な説明を加えることによって
本発明を曖昧にすることを避けるためである。ほとんど
の箇所で、タイミングに関する詳細等は、本発明の充分
な理解には必要ない限り、また関連技術にかかわる当業
者のスキルの範囲内にある限りは省略している。
【００１０】各図については、図示している要素は必ず
しも実寸によらず、同様の要素は同じ参照符号により示
している。
しも実寸によらず、同様の要素は同じ参照符号により示
している。
【００１１】本発明を実施するための代表的なハードウ
ェア環境を図１に示す。この図は、ワークステーション
１１３の代表的なハードウェア構成であり、本発明に従
って、中央処理装置（ＣＰＵ）１１０、及びシステム・
バス１１２を介して相互接続される他の複数の装置を備
える。ＣＰＵ１１０は、後述するように本発明のロード
／ストア装置２０１を備える。ワークステーション１１
３はランダム・アクセス・メモリ（ＲＡＭ）１１４、読
出し専用メモリ（ＲＯＭ）１１６、ディスク装置１２
０、テープ・ドライブ１４０等の周辺装置をバス１１２
に接続する入出力（Ｉ／Ｏ）アダプタ１１８、キーボー
ド１２４、マウス１２６、その他、タッチスクリーン装
置（図示せず）等の装置をバス１１２に接続するユーザ
・インタフェース・アダプタ１２２、ワークステーショ
ン１１３をデータ処理ネットワークに接続する通信アダ
プタ１３４、バス１１２をディスプレイ装置１３８に接
続するディスプレイ・アダプタ１３６を含む。ＣＰＵ１
１０には、ここには図示していないが、実行回路、バス
・インタフェース装置、算術論理装置、その他、マイク
ロプロセッサ内に一般的に使用される回路等、ロード／
ストア装置２０１以外の回路も追加できる。ＣＰＵ１１
０はまた単一の集積回路にあってもよい。
ェア環境を図１に示す。この図は、ワークステーション
１１３の代表的なハードウェア構成であり、本発明に従
って、中央処理装置（ＣＰＵ）１１０、及びシステム・
バス１１２を介して相互接続される他の複数の装置を備
える。ＣＰＵ１１０は、後述するように本発明のロード
／ストア装置２０１を備える。ワークステーション１１
３はランダム・アクセス・メモリ（ＲＡＭ）１１４、読
出し専用メモリ（ＲＯＭ）１１６、ディスク装置１２
０、テープ・ドライブ１４０等の周辺装置をバス１１２
に接続する入出力（Ｉ／Ｏ）アダプタ１１８、キーボー
ド１２４、マウス１２６、その他、タッチスクリーン装
置（図示せず）等の装置をバス１１２に接続するユーザ
・インタフェース・アダプタ１２２、ワークステーショ
ン１１３をデータ処理ネットワークに接続する通信アダ
プタ１３４、バス１１２をディスプレイ装置１３８に接
続するディスプレイ・アダプタ１３６を含む。ＣＰＵ１
１０には、ここには図示していないが、実行回路、バス
・インタフェース装置、算術論理装置、その他、マイク
ロプロセッサ内に一般的に使用される回路等、ロード／
ストア装置２０１以外の回路も追加できる。ＣＰＵ１１
０はまた単一の集積回路にあってもよい。
【００１２】図２、図３は、本発明に従って構成したロ
ード／ストア（Ｌ／Ｓ）装置２０１を示す。Ｌ／Ｓ装置
２０１はＣＰＵ１１０内に置かれ、ＣＰＵ１１０は、代
表的なマイクロプロセッサ・アーキテクチャに従って構
成することができる。
ード／ストア（Ｌ／Ｓ）装置２０１を示す。Ｌ／Ｓ装置
２０１はＣＰＵ１１０内に置かれ、ＣＰＵ１１０は、代
表的なマイクロプロセッサ・アーキテクチャに従って構
成することができる。
【００１３】Ｌ／Ｓ装置２０１は、マシン・サイクル当
たり２つのロード命令またはストア命令を発行できるよ
うに２つのパイプラインを備える。レジスタ２０２乃至
２０５は、周知の方法で固定小数点装置（ＦＸＵ）０、
及び１（図示せず）からオペランドを受け取る。６４ビ
ット加算器２０６は、レジスタ２０２及び２０３から受
け取ったオペランドを加算し、６４ビット加算器２０７
はレジスタ２０４及び２０５からのオペランドを加算
し、６４ビット有効アドレスのペアが生成される。これ
ら有効アドレスはそれぞれレジスタ２０８及び２０９に
出力される。レジスタ２０８及び２０９は有効アドレス
（ＥＡ）を取得する。レジスタ２０８及び２０９は次
に、両方ともロード・ミス・キュー（ＬＭＱ）２１８、
ＬＲＱ２２０、ストア・リオーダ・キュー（ＳＲＱ）２
２２にデータを送る。ＬＭＱ２１８、ＬＲＱ２２０、Ｓ
ＲＱ２２２は全てアドレス・チェックを行うため、レジ
スタ２１６及び２１７からの実アドレス（ＲＡ）の他に
ＥＡの一部を必要とする。また、有効アドレスは、タグ
・アレイ２１０、２１１にアクセスするためデコードさ
れ、Ｌ１キャッシュ２３６にヒットがあるかミスがある
かが判定される。ミスがある場合、アドレスはレジスタ
２１２、２１３を通してＬ２キャッシュ（図示せず）に
送られる。
たり２つのロード命令またはストア命令を発行できるよ
うに２つのパイプラインを備える。レジスタ２０２乃至
２０５は、周知の方法で固定小数点装置（ＦＸＵ）０、
及び１（図示せず）からオペランドを受け取る。６４ビ
ット加算器２０６は、レジスタ２０２及び２０３から受
け取ったオペランドを加算し、６４ビット加算器２０７
はレジスタ２０４及び２０５からのオペランドを加算
し、６４ビット有効アドレスのペアが生成される。これ
ら有効アドレスはそれぞれレジスタ２０８及び２０９に
出力される。レジスタ２０８及び２０９は有効アドレス
（ＥＡ）を取得する。レジスタ２０８及び２０９は次
に、両方ともロード・ミス・キュー（ＬＭＱ）２１８、
ＬＲＱ２２０、ストア・リオーダ・キュー（ＳＲＱ）２
２２にデータを送る。ＬＭＱ２１８、ＬＲＱ２２０、Ｓ
ＲＱ２２２は全てアドレス・チェックを行うため、レジ
スタ２１６及び２１７からの実アドレス（ＲＡ）の他に
ＥＡの一部を必要とする。また、有効アドレスは、タグ
・アレイ２１０、２１１にアクセスするためデコードさ
れ、Ｌ１キャッシュ２３６にヒットがあるかミスがある
かが判定される。ミスがある場合、アドレスはレジスタ
２１２、２１３を通してＬ２キャッシュ（図示せず）に
送られる。
【００１４】更に、有効アドレスは、加算器２０６及び
２０７から送られてデコードされ、それぞれ有効／実ア
ドレス変換器（ＥＲＡＴ）２１４及び２１５にアクセス
する。ＥＲＡＴ２１４及び２１５はレジスタ２１６及び
２１７を通して変換アドレスを出力する。
２０７から送られてデコードされ、それぞれ有効／実ア
ドレス変換器（ＥＲＡＴ）２１４及び２１５にアクセス
する。ＥＲＡＴ２１４及び２１５はレジスタ２１６及び
２１７を通して変換アドレスを出力する。
【００１５】更に、加算器２０６及び２０７からの有効
アドレスは、Ｌ１キャッシュ２３６内のデコーダにより
デコードされてから、ロード操作のためにＬ１キャッシ
ュ２３６にアクセスする。Ｌ１キャッシュ２３６にヒッ
トがあると、Ｌ１キャッシュ２３６からレジスタ２３
７、２３８にデータが読出され、フォーマッタ２４０、
２４１によりフォーマットされてから結果バスを介して
返され、レジスタ・ファイル（RegFile）（図示せず）
に送られる。Ｌ１キャッシュ２３６から読出されるキャ
ッシュ・ラインはまた、オペランドとしての結果に依存
する操作のためレジスタ２０２乃至２０５に返される。
アドレスは、Ｌ１キャッシュ２３６内のデコーダにより
デコードされてから、ロード操作のためにＬ１キャッシ
ュ２３６にアクセスする。Ｌ１キャッシュ２３６にヒッ
トがあると、Ｌ１キャッシュ２３６からレジスタ２３
７、２３８にデータが読出され、フォーマッタ２４０、
２４１によりフォーマットされてから結果バスを介して
返され、レジスタ・ファイル（RegFile）（図示せず）
に送られる。Ｌ１キャッシュ２３６から読出されるキャ
ッシュ・ラインはまた、オペランドとしての結果に依存
する操作のためレジスタ２０２乃至２０５に返される。
【００１６】基本的には、Ｌ／Ｓ装置２０１内で実行さ
れる３つのサイクルは、実行サイクル（加算が実行され
る）、アクセス・サイクル（アレイへのアクセスが実行
される）、結果サイクル（データのフォーマットと転送
が実行される）である。
れる３つのサイクルは、実行サイクル（加算が実行され
る）、アクセス・サイクル（アレイへのアクセスが実行
される）、結果サイクル（データのフォーマットと転送
が実行される）である。
【００１７】キャッシュ・ミスがあった場合、結果はＬ
２キャッシュ（図示せず）にまで送られる。ロード・ミ
ス・キュー（ＬＭＱ）２１８はＬ２キャッシュ（図示せ
ず）からのロード・データの戻りを待機する。そのキャ
ッシュ・ラインに関連するデータはＬ１キャッシュ２３
６にロードされる。
２キャッシュ（図示せず）にまで送られる。ロード・ミ
ス・キュー（ＬＭＱ）２１８はＬ２キャッシュ（図示せ
ず）からのロード・データの戻りを待機する。そのキャ
ッシュ・ラインに関連するデータはＬ１キャッシュ２３
６にロードされる。
【００１８】これらのロード操作は投機的且つ順不同に
実行することができる。ストア命令も順不同に実行でき
る。ストア命令は、変換器の変換操作を通して実行され
た後、命令の実行が完了した後にＬ１キャッシュ２３６
に記憶するため、ストア・データ・キュー（ＳＤＱ）２
２１に挿入される。従って、ストア命令は順不同に実行
されるが、Ｌ１キャッシュ２３６には順に書込まれる。
実行することができる。ストア命令も順不同に実行でき
る。ストア命令は、変換器の変換操作を通して実行され
た後、命令の実行が完了した後にＬ１キャッシュ２３６
に記憶するため、ストア・データ・キュー（ＳＤＱ）２
２１に挿入される。従って、ストア命令は順不同に実行
されるが、Ｌ１キャッシュ２３６には順に書込まれる。
【００１９】ストア・リオーダ・キュー（ＳＲＱ）２２
２は、実行されているストア命令を追跡する。ＳＲＱ２
２２はストア命令をキューに維持し、ストア・データ・
キュー（ＳＤＱ）２２１でデータがいつ使用できるか、
またストア命令がいつ完了前の状態になるかを判定す
る。その後、Ｌ１キャッシュ２３６への記憶が完了す
る。
２は、実行されているストア命令を追跡する。ＳＲＱ２
２２はストア命令をキューに維持し、ストア・データ・
キュー（ＳＤＱ）２２１でデータがいつ使用できるか、
またストア命令がいつ完了前の状態になるかを判定す
る。その後、Ｌ１キャッシュ２３６への記憶が完了す
る。
【００２０】レジスタ２２３、２２５乃至２２９、２３
７乃至２３８の多くはタイミングのために使用される。
７乃至２３８の多くはタイミングのために使用される。
【００２１】Ｌ１キャッシュ２３６内のキャッシュ・ラ
インは、キャッシュ・ラインの有効アドレスをもとにア
クセスされる。ＲＡタグ・アレイ２３３は、キャッシュ
・ラインがＬ１キャッシュ２３６のどこに書込まれたか
を追跡する。フォーマット・ブロック２３１はＳＤＱ２
２１からデータを得、そのデータを適宜回転させ、スト
ア命令の実行後にＬ１キャッシュ２３６の対応するバイ
ト位置に書込む。回転ブロック２２４、２３０は蓄積交
換のために使用される。従って、ストア・キューにあっ
て完了前ではないのでまだキューに書込まれていないス
トア命令が存在し、且つそのとき、そのデータを必要と
する比較的新しいロード命令が受信された場合、データ
は実行されているロード命令に送られる。
インは、キャッシュ・ラインの有効アドレスをもとにア
クセスされる。ＲＡタグ・アレイ２３３は、キャッシュ
・ラインがＬ１キャッシュ２３６のどこに書込まれたか
を追跡する。フォーマット・ブロック２３１はＳＤＱ２
２１からデータを得、そのデータを適宜回転させ、スト
ア命令の実行後にＬ１キャッシュ２３６の対応するバイ
ト位置に書込む。回転ブロック２２４、２３０は蓄積交
換のために使用される。従って、ストア・キューにあっ
て完了前ではないのでまだキューに書込まれていないス
トア命令が存在し、且つそのとき、そのデータを必要と
する比較的新しいロード命令が受信された場合、データ
は実行されているロード命令に送られる。
【００２２】回転ブロック２３９は、Ｌ２キャッシュ
（図示せず）から受信されたデータを、Ｌ１キャッシュ
・ミスに応じて回転させ、Ｌ２キャッシュからのデータ
を結果バスへ送り、対応するレジスタ・ファイルに転送
するために使用される。
（図示せず）から受信されたデータを、Ｌ１キャッシュ
・ミスに応じて回転させ、Ｌ２キャッシュからのデータ
を結果バスへ送り、対応するレジスタ・ファイルに転送
するために使用される。
【００２３】ブロック２１９は、複数の専用レジスタ
（ＳＰＲ）を含み、専用レジスタ命令の結果としてデー
タを記憶し、通常のパイプラインに入るようにこれらの
レジスタからデータを読出す。これらＳＰＲは、エラー
・ステータス、メイン・メモリ内のエラー位置、その
他、ＬＳＵ構成情報等の情報を含む。
（ＳＰＲ）を含み、専用レジスタ命令の結果としてデー
タを記憶し、通常のパイプラインに入るようにこれらの
レジスタからデータを読出す。これらＳＰＲは、エラー
・ステータス、メイン・メモリ内のエラー位置、その
他、ＬＳＵ構成情報等の情報を含む。
【００２４】レジスタ２３５は、タイミングのために実
装され、Ｌ２キャッシュ（図示せず）からのデータを入
れる。フォーマット・ブロック２４０及び２４１は、キ
ャッシュ・データを、レジスタ・ファイルのロード結果
に対応するバイト位置にフォーマット（またはシフト）
する。
装され、Ｌ２キャッシュ（図示せず）からのデータを入
れる。フォーマット・ブロック２４０及び２４１は、キ
ャッシュ・データを、レジスタ・ファイルのロード結果
に対応するバイト位置にフォーマット（またはシフト）
する。
【００２５】図４を参照する。命令フェッチ装置３５
０、ロード／ストア（Ｌ／Ｓ）装置（ＬＳＵ）２０１、
ＬＳＵ変換装置３００の一部が示してある。命令フェッ
チ装置３５０はＣＰＵ１１０の一部として実装される。
ＬＳＵ変換装置３００は、ＬＳＵ２０１と同じ空間に物
理的に実装できる。図は、データＥＲＡＴ２１４（Ｄ−
ＥＲＡＴ０）、２１５（Ｄ−ＥＲＡＴ１）に関係するＬ
ＳＵ２０１の部分部分である。命令フェッチ装置３０５
の命令ＥＲＡＴ３０１（Ｉ−ＥＲＡＴ１）も示してあ
る。ミス・リクエスト・レジスタ３０４、３０６及び３
０８は、レジスタ３０３、３０５及び３０７のＥＡを、
ＬＳＵ変換装置３００のアービトレーション・レジスタ
３１３に対して有効にする。レジスタ３０３、３０５及
び３０７は、装置３５０及び２０１により受信された有
効アドレスをＬＳＵ変換装置３００内のレジスタ３１０
乃至３１２に与える。アービトレーション・レジスタ３
１３は、これらのアドレスの１つを選択してＳＬＢ３１
４に送る。ＳＬＢ３１４はＣＡＭとして実装することが
できる。ＳＬＢは一連のレジスタとみなすことができ、
その内容は、そのために明示的に設計された命令の実行
により変更される。また、ソフトウェアにより、セグメ
ント変換情報をメモリ常駐テーブルに置くこともでき
る。メモリ常駐テーブルはプロセッサが必要に応じて検
索する。このような実装形態のとき、プロセッサは、最
新のセグメント変換をキャッシュするため使用するＳＬ
Ｂを含む。ソフトウェアはＳＬＢの内容を直接書込むこ
とはなく、必要なときにエントリを無効化する。ＳＰＲ
３１９はＣＰＵ制御情報を含む。変換装置ＳＰＲは、メ
イン・メモリのページ・テーブル位置、ページ・テーブ
ルのサイズ、その他の必要な変換情報等、変換方法に関
する情報を含む。
０、ロード／ストア（Ｌ／Ｓ）装置（ＬＳＵ）２０１、
ＬＳＵ変換装置３００の一部が示してある。命令フェッ
チ装置３５０はＣＰＵ１１０の一部として実装される。
ＬＳＵ変換装置３００は、ＬＳＵ２０１と同じ空間に物
理的に実装できる。図は、データＥＲＡＴ２１４（Ｄ−
ＥＲＡＴ０）、２１５（Ｄ−ＥＲＡＴ１）に関係するＬ
ＳＵ２０１の部分部分である。命令フェッチ装置３０５
の命令ＥＲＡＴ３０１（Ｉ−ＥＲＡＴ１）も示してあ
る。ミス・リクエスト・レジスタ３０４、３０６及び３
０８は、レジスタ３０３、３０５及び３０７のＥＡを、
ＬＳＵ変換装置３００のアービトレーション・レジスタ
３１３に対して有効にする。レジスタ３０３、３０５及
び３０７は、装置３５０及び２０１により受信された有
効アドレスをＬＳＵ変換装置３００内のレジスタ３１０
乃至３１２に与える。アービトレーション・レジスタ３
１３は、これらのアドレスの１つを選択してＳＬＢ３１
４に送る。ＳＬＢ３１４はＣＡＭとして実装することが
できる。ＳＬＢは一連のレジスタとみなすことができ、
その内容は、そのために明示的に設計された命令の実行
により変更される。また、ソフトウェアにより、セグメ
ント変換情報をメモリ常駐テーブルに置くこともでき
る。メモリ常駐テーブルはプロセッサが必要に応じて検
索する。このような実装形態のとき、プロセッサは、最
新のセグメント変換をキャッシュするため使用するＳＬ
Ｂを含む。ソフトウェアはＳＬＢの内容を直接書込むこ
とはなく、必要なときにエントリを無効化する。ＳＰＲ
３１９はＣＰＵ制御情報を含む。変換装置ＳＰＲは、メ
イン・メモリのページ・テーブル位置、ページ・テーブ
ルのサイズ、その他の必要な変換情報等、変換方法に関
する情報を含む。
【００２６】前記のように、ＣＰＵ１１０内で動作する
オペレーティング・システム（ＯＳ）４０１は通常、仮
想アドレス空間の専用領域を実メモリを同時に占有し得
る複数のプログラムのそれぞれに割当てる。また、共通
のプログラムやライブラリも実メモリを占有し、仮想ア
ドレス空間の割当て済み領域は、プログラムに割当てら
れた専用領域から切り離される。このモデルをサポート
するため、実アドレス空間は有効アドレス空間よりも大
きい。あるプログラムの実行がＣＰＵ１１０で保留され
たとき、そのプログラムに割当てられた専用仮想アドレ
ス領域は、プログラムが再びディスパッチされるまで保
存される。プログラムに割当てられた専用アドレス領域
が解放されるのは、プログラムが実行を完了するか、ま
たは中断した場合だけである。ＴＬＢアレイは仮想／実
変換データを含み、プログラムに割当てられる専用領域
は切り離されているので、１つのプログラムが保留さ
れ、第２のプログラムがＣＰＵ１１０で実行を開始する
ときにＴＬＢは無効化されない。
オペレーティング・システム（ＯＳ）４０１は通常、仮
想アドレス空間の専用領域を実メモリを同時に占有し得
る複数のプログラムのそれぞれに割当てる。また、共通
のプログラムやライブラリも実メモリを占有し、仮想ア
ドレス空間の割当て済み領域は、プログラムに割当てら
れた専用領域から切り離される。このモデルをサポート
するため、実アドレス空間は有効アドレス空間よりも大
きい。あるプログラムの実行がＣＰＵ１１０で保留され
たとき、そのプログラムに割当てられた専用仮想アドレ
ス領域は、プログラムが再びディスパッチされるまで保
存される。プログラムに割当てられた専用アドレス領域
が解放されるのは、プログラムが実行を完了するか、ま
たは中断した場合だけである。ＴＬＢアレイは仮想／実
変換データを含み、プログラムに割当てられる専用領域
は切り離されているので、１つのプログラムが保留さ
れ、第２のプログラムがＣＰＵ１１０で実行を開始する
ときにＴＬＢは無効化されない。
【００２７】プログラムが実行されるとき、通常は、メ
モリ・サブシステムからデータをロードし記憶する必要
がある。ＣＰＵ１１０内で使用される有効アドレスから
仮想アドレスへの変換がＳＬＢ３１４により必要になる
のはこの時点である。仮想アドレスはそのとき、変換ル
ックアサイド・バッファ（ＴＬＢ）３１５により実アド
レスに変換される。またメモリには、仮想アドレスを実
アドレスに変換するためページ・テーブルを使用でき
る。従って、ＴＬＢ３１５内に変換データが存在しない
場合、変換データはページ・テーブルに行く。ページ・
テーブルの変換が実行されると、その変換結果はＴＬＢ
３１５に書込まれる。ただし、ＬＳＵ変換装置３００内
で実装されるプロセスは比較的遅い。その結果、ＬＳＵ
２０１内には比較的小型で高速なＥＲＡＴ２１４及び２
１５が実装され、比較的高速な有効／実アドレス変換が
実行される。ＣＰＵ１１０は、必要な変換結果がＥＲＡ
Ｔアレイにある場合はＥＲＡＴアレイを使用して有効ア
ドレスを実アドレスに変換する。なければ、ＣＰＵ１１
０はセグメント変換機構、ＴＬＢ及びページ・テーブル
を使用して有効アドレスを実アドレスに変換し、変換結
果を対応するＥＲＡＴアレイにキャッシュする。前記の
ように、ＥＲＡＴアレイの内容は、かなり大きいＴＬＢ
アレイの内容よりも短時間でアクセスできる。更に、Ｅ
ＲＡＴアレイを使用すると、変換プロセスの時間を長く
する結果になる有効アドレスから仮想アドレスへの中間
変換を実行する必要がなくなる。
モリ・サブシステムからデータをロードし記憶する必要
がある。ＣＰＵ１１０内で使用される有効アドレスから
仮想アドレスへの変換がＳＬＢ３１４により必要になる
のはこの時点である。仮想アドレスはそのとき、変換ル
ックアサイド・バッファ（ＴＬＢ）３１５により実アド
レスに変換される。またメモリには、仮想アドレスを実
アドレスに変換するためページ・テーブルを使用でき
る。従って、ＴＬＢ３１５内に変換データが存在しない
場合、変換データはページ・テーブルに行く。ページ・
テーブルの変換が実行されると、その変換結果はＴＬＢ
３１５に書込まれる。ただし、ＬＳＵ変換装置３００内
で実装されるプロセスは比較的遅い。その結果、ＬＳＵ
２０１内には比較的小型で高速なＥＲＡＴ２１４及び２
１５が実装され、比較的高速な有効／実アドレス変換が
実行される。ＣＰＵ１１０は、必要な変換結果がＥＲＡ
Ｔアレイにある場合はＥＲＡＴアレイを使用して有効ア
ドレスを実アドレスに変換する。なければ、ＣＰＵ１１
０はセグメント変換機構、ＴＬＢ及びページ・テーブル
を使用して有効アドレスを実アドレスに変換し、変換結
果を対応するＥＲＡＴアレイにキャッシュする。前記の
ように、ＥＲＡＴアレイの内容は、かなり大きいＴＬＢ
アレイの内容よりも短時間でアクセスできる。更に、Ｅ
ＲＡＴアレイを使用すると、変換プロセスの時間を長く
する結果になる有効アドレスから仮想アドレスへの中間
変換を実行する必要がなくなる。
【００２８】変換装置はＥＲＡＴミスにより起動し、結
果はＥＲＡＴの再ロードになる。ＥＲＡＴミスが発生す
ると、変換装置は、通常はＥＲＡＴを再ロードするため
ＳＬＢ／ＴＬＢルックアップのみを必要とする変換を行
う。ＴＬＢミスの場合、ページ・テーブルがアクセスさ
れてＴＬＢが再ロードされる。
果はＥＲＡＴの再ロードになる。ＥＲＡＴミスが発生す
ると、変換装置は、通常はＥＲＡＴを再ロードするため
ＳＬＢ／ＴＬＢルックアップのみを必要とする変換を行
う。ＴＬＢミスの場合、ページ・テーブルがアクセスさ
れてＴＬＢが再ロードされる。
【００２９】１例として、前記の装置がどのように動作
するか、また本発明が従来技術の問題をどのように克服
しているかを説明する。あるプログラム４０３がオペレ
ーティング・システム４０１内で実行されているとす
る。プログラムがロード操作を実行し、よってデータ値
がレジスタにロードされるとき、ＥＲＡＴ２１４、２１
５のうちの１つに、ロード操作の有効アドレスに一致す
るエントリがあった場合、ＥＲＡＴ２１４、２１５のう
ち１つはロード操作のため有効／実アドレス変換を行
う。ＳＬＢ／ＴＬＢ／ページ・テーブル変換をＥＲＡＴ
アレイ検索と並行して開始するか、またはＥＲＡＴアレ
イに必要な変換結果がなかった場合にのみ開始すること
もできる。
するか、また本発明が従来技術の問題をどのように克服
しているかを説明する。あるプログラム４０３がオペレ
ーティング・システム４０１内で実行されているとす
る。プログラムがロード操作を実行し、よってデータ値
がレジスタにロードされるとき、ＥＲＡＴ２１４、２１
５のうちの１つに、ロード操作の有効アドレスに一致す
るエントリがあった場合、ＥＲＡＴ２１４、２１５のう
ち１つはロード操作のため有効／実アドレス変換を行
う。ＳＬＢ／ＴＬＢ／ページ・テーブル変換をＥＲＡＴ
アレイ検索と並行して開始するか、またはＥＲＡＴアレ
イに必要な変換結果がなかった場合にのみ開始すること
もできる。
【００３０】ここで、新しいプログラムがオペレーティ
ング・システム４０１にロードされたとする。その際、
ＳＬＢ３１４内で新しいエントリを割当て、先に述べた
ＳＬＢ３１４内の有効アドレスと実アドレスの関係が変
化する。置き換えられたプログラムに関係するＥＲＡＴ
３０１、２１４、２１５内の有効アドレスから実アドレ
スへの変換のエントリは無効になる。同時にプログラム
が変更されると、ＳＬＢ無効化信号ＳＬＢＩＥがＳＬＢ
３１４により受信され、ＳＬＢエントリ３１４全てが無
効化される。従来技術では、ＥＲＡＴ内のエントリを選
択的に無効化する術はなかった。従って、ＥＲＡＴ内の
全てのエントリが無効化された。しかし、前記のよう
に、置き換えられたプログラム４０３にのみ関係するの
ではなく、共有ライブラリ４０２に関係するエントリ、
またはオペレーティング・システム４０１にも関係する
エントリがＥＲＡＴ内にあり得る。従来技術では、これ
らのエントリは無効化され、使用できなくなった。本発
明は、これら他のＥＲＡＴエントリも有効にしておく手
段を考慮している。
ング・システム４０１にロードされたとする。その際、
ＳＬＢ３１４内で新しいエントリを割当て、先に述べた
ＳＬＢ３１４内の有効アドレスと実アドレスの関係が変
化する。置き換えられたプログラムに関係するＥＲＡＴ
３０１、２１４、２１５内の有効アドレスから実アドレ
スへの変換のエントリは無効になる。同時にプログラム
が変更されると、ＳＬＢ無効化信号ＳＬＢＩＥがＳＬＢ
３１４により受信され、ＳＬＢエントリ３１４全てが無
効化される。従来技術では、ＥＲＡＴ内のエントリを選
択的に無効化する術はなかった。従って、ＥＲＡＴ内の
全てのエントリが無効化された。しかし、前記のよう
に、置き換えられたプログラム４０３にのみ関係するの
ではなく、共有ライブラリ４０２に関係するエントリ、
またはオペレーティング・システム４０１にも関係する
エントリがＥＲＡＴ内にあり得る。従来技術では、これ
らのエントリは無効化され、使用できなくなった。本発
明は、これら他のＥＲＡＴエントリも有効にしておく手
段を考慮している。
【００３１】本発明は、この独自機能を、ＳＬＢ３１４
の各エントリに関連付けられるクラス・ビットを通して
実装している。ＳＬＢＩＥ信号がＳＬＢ３１４から受信
されると、ＳＬＢ３１４内のエントリが無効と指示され
る（有効ビットがクリアされる）。またＳＬＢＩＥ信号
により指定されるクラス・ビットがＥＲＡＴ３０１、２
１４、２１５に送られる。次に、クラス・ビットと、Ｅ
ＲＡＴ３０１、２１４、２１５のエントリに関連付けら
れたクラス・ビットが比較される。これは、図６に示す
ようにＣＡＭ比較により行える。一致がある場合、ＥＲ
ＡＴ３０１、２１４及び２１５内の対応するエントリが
無効にされる（周知の回路により有効ビットが立てられ
る）。クラス・ビットに一致しないエントリは無効化さ
れず、従ってＥＲＡＴ３０１、２１４及び２１５に有効
な状態のまま残る。
の各エントリに関連付けられるクラス・ビットを通して
実装している。ＳＬＢＩＥ信号がＳＬＢ３１４から受信
されると、ＳＬＢ３１４内のエントリが無効と指示され
る（有効ビットがクリアされる）。またＳＬＢＩＥ信号
により指定されるクラス・ビットがＥＲＡＴ３０１、２
１４、２１５に送られる。次に、クラス・ビットと、Ｅ
ＲＡＴ３０１、２１４、２１５のエントリに関連付けら
れたクラス・ビットが比較される。これは、図６に示す
ようにＣＡＭ比較により行える。一致がある場合、ＥＲ
ＡＴ３０１、２１４及び２１５内の対応するエントリが
無効にされる（周知の回路により有効ビットが立てられ
る）。クラス・ビットに一致しないエントリは無効化さ
れず、従ってＥＲＡＴ３０１、２１４及び２１５に有効
な状態のまま残る。
【００３２】クラス・ビットには１つ以上のビットを使
用できる。クラス・ビットは、有効アドレス空間のどの
部分にＳＬＢエントリが割当てられているかによって、
またはコールが実行されてＳＬＢエントリが作成された
ときに決定することができる。基本的には、異なるクラ
ス・ビットをＯＳ４０１、共有ライブラリ４０２、及び
常駐プログラム４０３に関連付けることができる。有効
アドレスの変換結果が対応するＥＲＡＴアレイに含まれ
ないとき、変換結果は、セグメント変換機構、ＴＬＢ及
び可能ならページ・テーブルを使用して求められる。変
換結果が求められると、変換結果は対応するＥＲＡＴエ
ントリ（キャッシュされている）にロードされる。キャ
ッシュされる情報は、仮想ページの有効アドレス、関連
付けられた実メモリ・ページの実アドレス、保護ビット
及び有効アドレスを変換したＳＬＢエントリからコピー
されたクラス・ビットを含む。プログラムが置き換えら
れると、ＥＲＡＴ３０１、３１４、２１５内の、置き換
えられたプログラムのクラス・ビットと同じクラス・ビ
ットを持つエントリだけが無効にされる。
用できる。クラス・ビットは、有効アドレス空間のどの
部分にＳＬＢエントリが割当てられているかによって、
またはコールが実行されてＳＬＢエントリが作成された
ときに決定することができる。基本的には、異なるクラ
ス・ビットをＯＳ４０１、共有ライブラリ４０２、及び
常駐プログラム４０３に関連付けることができる。有効
アドレスの変換結果が対応するＥＲＡＴアレイに含まれ
ないとき、変換結果は、セグメント変換機構、ＴＬＢ及
び可能ならページ・テーブルを使用して求められる。変
換結果が求められると、変換結果は対応するＥＲＡＴエ
ントリ（キャッシュされている）にロードされる。キャ
ッシュされる情報は、仮想ページの有効アドレス、関連
付けられた実メモリ・ページの実アドレス、保護ビット
及び有効アドレスを変換したＳＬＢエントリからコピー
されたクラス・ビットを含む。プログラムが置き換えら
れると、ＥＲＡＴ３０１、３１４、２１５内の、置き換
えられたプログラムのクラス・ビットと同じクラス・ビ
ットを持つエントリだけが無効にされる。
【００３３】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３４】（１）有効アドレスから実アドレスへのア
ドレス変換装置と、前記アドレス変換装置のエントリを
選択的に無効化する回路と、を含む、プロセッサ。 （２）前記無効化回路は、前記アドレス変換装置のエン
トリの全数未満を無効化することができる、前記（１）
記載のプロセッサ。 （３）前記無効化回路は、前記アドレス変換装置のエン
トリそれぞれに関連付けられた１つまたはそれ以上のク
ラス・ビットと、選択された１つまたはそれ以上のクラ
ス・ビットを持つ前記アドレス変換装置のエントリのみ
を無効化する回路と、を含む、前記（２）記載のプロセ
ッサ。 （４）前記プロセッサにより実行されているプログラム
に関係する有効アドレスを仮想アドレスに変換するよう
動作可能な、エントリを持つセグメント・ルックアサイ
ド・バッファと、前記セグメント・ルックアサイド・バ
ッファのエントリに割当てられた１つまたはそれ以上の
クラス・ビットのセットと、前記セグメント・ルックア
サイド・バッファのエントリを無効化する回路と、前記
１つまたはそれ以上のクラス・ビットのセットを、前記
アドレス変換装置のエントリそれぞれに関連付けられた
前記１つまたはそれ以上のクラス・ビットと比較する回
路と、前記セグメント・ルックアサイド・バッファのエ
ントリに割当てられた前記１つまたはそれ以上のクラス
・ビットのセットに一致する１つまたはそれ以上のクラ
ス・ビットを持つ前記アドレス変換装置のエントリのみ
を無効化する回路と、を含む、前記（３）記載のプロセ
ッサ。 （５）前記アドレス変換装置は前記プロセッサのロード
／ストア装置に存在する、前記（４）記載のプロセッ
サ。 （６）別のプログラムがディスパッチされて前記プロセ
ッサ上で実行されるか、またはオペレーティング・シス
テムが有効アドレスから仮想アドレスへのマッピングを
変更したときに、前記セグメント・ルックアサイド・バ
ッファのエントリが無効化される、前記（５）記載のプ
ロセッサ。 （７）プロセッサで実行される方法であって、アドレス
変換装置で有効アドレスを実アドレスに変換するステッ
プと、前記アドレス変換装置のエントリのうち特定のエ
ントリを選択的に無効化するステップと、を含む、方
法。 （８）前記選択的無効化ステップは、前記アドレス変換
装置のエントリの全数未満を無効化するステップを含
む、前記（７）記載の方法。 （９）前記選択的無効化ステップは、セグメント・ルッ
クアサイド・バッファにおいて、前記プログラムにより
実行されているプログラムに関係する有効アドレスを仮
想アドレスに変換するステップと、１つまたはそれ以上
のクラス・ビットのセットを前記セグメント・ルックア
サイド・バッファのエントリに割当てて変換ステップを
実行するステップと、前記セグメント・ルックアサイド
・バッファのエントリを無効化するステップと、前記１
つまたはそれ以上のクラス・ビットのセットを、前記ア
ドレス変換装置のエントリそれぞれに割当てられた１つ
またはそれ以上のクラス・ビットと比較するステップ
と、前記セグメント・ルックアサイド・バッファのエン
トリに割当てられた前記１つまたはそれ以上のクラス・
ビットのセットに一致する１つまたはそれ以上のクラス
・ビットを持つ前記アドレス変換装置のエントリのみを
無効化するステップと、を含む、前記（７）記載の方
法。 （１０）データ処理システムであって、プロセッサと、
メモリ・サブシステムと、入力装置と、出力装置と、前
記プロセッサを前記メモリ・サブシステム、前記入力装
置、及び前記出力装置に接続するバス・システムと、を
含み、前記プロセッサは更に、有効アドレスを実アドレ
スに変換するよう動作可能な、複数のエントリを持つ有
効アドレスから実アドレスへの変換装置を備えるロード
／ストア装置と、前記アドレス変換装置のエントリを選
択的に無効化する回路と、を含む、データ処理システ
ム。 （１１）前記無効化回路は、前記アドレス変換装置のエ
ントリの全数未満を無効化するよう動作可能な、前記
（１０）記載のデータ処理システム。 （１２）前記無効化回路は、前記アドレス変換装置のエ
ントリそれぞれに関連付けられた１つまたはそれ以上の
クラス・ビットと、一致する１つまたはそれ以上のクラ
ス・ビットを持つ前記アドレス変換装置のエントリのみ
を無効化する回路と、を含む、前記（１０）記載のデー
タ処理システム。 （１３）前記プロセッサにより実行されているプログラ
ムに関係する有効アドレスを仮想アドレスに変換するよ
う動作可能な、エントリを持つセグメント・ルックアサ
イド・バッファと、前記セグメント・ルックアサイド・
バッファのエントリに割当てられた１つまたはそれ以上
のクラス・ビットのセットと、前記セグメント・ルック
アサイド・バッファのエントリを無効化する回路と、前
記１つまたはそれ以上のクラス・ビットのセットを、前
記アドレス変換装置のエントリそれぞれに関連付けられ
た前記１つまたはそれ以上のクラス・ビットと比較する
回路と、前記セグメント・ルックアサイド・バッファの
エントリに割当てられた前記１つまたはそれ以上のクラ
ス・ビットのセットに一致する１つまたはそれ以上のク
ラス・ビットを持つ前記アドレス変換装置のエントリの
みを無効化する回路と、を含む、前記（１２）記載のデ
ータ処理システム。 （１４）別のプログラムがディスパッチされて前記プロ
セッサ上で実行されるか、またはオペレーティング・シ
ステムが有効アドレスから仮想アドレスへのマッピング
を変更したときに、前記セグメント・ルックアサイド・
バッファのエントリが無効化される、前記（１３）記載
のデータ処理システム。
ドレス変換装置と、前記アドレス変換装置のエントリを
選択的に無効化する回路と、を含む、プロセッサ。 （２）前記無効化回路は、前記アドレス変換装置のエン
トリの全数未満を無効化することができる、前記（１）
記載のプロセッサ。 （３）前記無効化回路は、前記アドレス変換装置のエン
トリそれぞれに関連付けられた１つまたはそれ以上のク
ラス・ビットと、選択された１つまたはそれ以上のクラ
ス・ビットを持つ前記アドレス変換装置のエントリのみ
を無効化する回路と、を含む、前記（２）記載のプロセ
ッサ。 （４）前記プロセッサにより実行されているプログラム
に関係する有効アドレスを仮想アドレスに変換するよう
動作可能な、エントリを持つセグメント・ルックアサイ
ド・バッファと、前記セグメント・ルックアサイド・バ
ッファのエントリに割当てられた１つまたはそれ以上の
クラス・ビットのセットと、前記セグメント・ルックア
サイド・バッファのエントリを無効化する回路と、前記
１つまたはそれ以上のクラス・ビットのセットを、前記
アドレス変換装置のエントリそれぞれに関連付けられた
前記１つまたはそれ以上のクラス・ビットと比較する回
路と、前記セグメント・ルックアサイド・バッファのエ
ントリに割当てられた前記１つまたはそれ以上のクラス
・ビットのセットに一致する１つまたはそれ以上のクラ
ス・ビットを持つ前記アドレス変換装置のエントリのみ
を無効化する回路と、を含む、前記（３）記載のプロセ
ッサ。 （５）前記アドレス変換装置は前記プロセッサのロード
／ストア装置に存在する、前記（４）記載のプロセッ
サ。 （６）別のプログラムがディスパッチされて前記プロセ
ッサ上で実行されるか、またはオペレーティング・シス
テムが有効アドレスから仮想アドレスへのマッピングを
変更したときに、前記セグメント・ルックアサイド・バ
ッファのエントリが無効化される、前記（５）記載のプ
ロセッサ。 （７）プロセッサで実行される方法であって、アドレス
変換装置で有効アドレスを実アドレスに変換するステッ
プと、前記アドレス変換装置のエントリのうち特定のエ
ントリを選択的に無効化するステップと、を含む、方
法。 （８）前記選択的無効化ステップは、前記アドレス変換
装置のエントリの全数未満を無効化するステップを含
む、前記（７）記載の方法。 （９）前記選択的無効化ステップは、セグメント・ルッ
クアサイド・バッファにおいて、前記プログラムにより
実行されているプログラムに関係する有効アドレスを仮
想アドレスに変換するステップと、１つまたはそれ以上
のクラス・ビットのセットを前記セグメント・ルックア
サイド・バッファのエントリに割当てて変換ステップを
実行するステップと、前記セグメント・ルックアサイド
・バッファのエントリを無効化するステップと、前記１
つまたはそれ以上のクラス・ビットのセットを、前記ア
ドレス変換装置のエントリそれぞれに割当てられた１つ
またはそれ以上のクラス・ビットと比較するステップ
と、前記セグメント・ルックアサイド・バッファのエン
トリに割当てられた前記１つまたはそれ以上のクラス・
ビットのセットに一致する１つまたはそれ以上のクラス
・ビットを持つ前記アドレス変換装置のエントリのみを
無効化するステップと、を含む、前記（７）記載の方
法。 （１０）データ処理システムであって、プロセッサと、
メモリ・サブシステムと、入力装置と、出力装置と、前
記プロセッサを前記メモリ・サブシステム、前記入力装
置、及び前記出力装置に接続するバス・システムと、を
含み、前記プロセッサは更に、有効アドレスを実アドレ
スに変換するよう動作可能な、複数のエントリを持つ有
効アドレスから実アドレスへの変換装置を備えるロード
／ストア装置と、前記アドレス変換装置のエントリを選
択的に無効化する回路と、を含む、データ処理システ
ム。 （１１）前記無効化回路は、前記アドレス変換装置のエ
ントリの全数未満を無効化するよう動作可能な、前記
（１０）記載のデータ処理システム。 （１２）前記無効化回路は、前記アドレス変換装置のエ
ントリそれぞれに関連付けられた１つまたはそれ以上の
クラス・ビットと、一致する１つまたはそれ以上のクラ
ス・ビットを持つ前記アドレス変換装置のエントリのみ
を無効化する回路と、を含む、前記（１０）記載のデー
タ処理システム。 （１３）前記プロセッサにより実行されているプログラ
ムに関係する有効アドレスを仮想アドレスに変換するよ
う動作可能な、エントリを持つセグメント・ルックアサ
イド・バッファと、前記セグメント・ルックアサイド・
バッファのエントリに割当てられた１つまたはそれ以上
のクラス・ビットのセットと、前記セグメント・ルック
アサイド・バッファのエントリを無効化する回路と、前
記１つまたはそれ以上のクラス・ビットのセットを、前
記アドレス変換装置のエントリそれぞれに関連付けられ
た前記１つまたはそれ以上のクラス・ビットと比較する
回路と、前記セグメント・ルックアサイド・バッファの
エントリに割当てられた前記１つまたはそれ以上のクラ
ス・ビットのセットに一致する１つまたはそれ以上のク
ラス・ビットを持つ前記アドレス変換装置のエントリの
みを無効化する回路と、を含む、前記（１２）記載のデ
ータ処理システム。 （１４）別のプログラムがディスパッチされて前記プロ
セッサ上で実行されるか、またはオペレーティング・シ
ステムが有効アドレスから仮想アドレスへのマッピング
を変更したときに、前記セグメント・ルックアサイド・
バッファのエントリが無効化される、前記（１３）記載
のデータ処理システム。
【図１】本発明に従って構成したデータ処理システムの
図である。
図である。
【図２】本発明に従って構成したロード／ストア装置の
図である。
図である。
【図３】本発明に従って構成したロード／ストア装置の
図である。
図である。
【図４】変換装置の図である。
【図５】オペレーティング・システム、共通（共有）ラ
イブラリ、プログラム間のメモリ空間割当てを示す図で
ある。
イブラリ、プログラム間のメモリ空間割当てを示す図で
ある。
【図６】ＥＲＡＴのエントリを選択的に無効化する実施
例の図である。
例の図である。
１１０ 中央処理装置（ＣＰＵ） １１２ システム・バス １１３ ワークステーション １１４ ランダム・アクセス・メモリ（ＲＡＭ） １１６ 読出し専用メモリ（ＲＯＭ） １１８ 入出力（Ｉ／Ｏ）アダプタ １２０ ディスク装置 １２２ ユーザ・インタフェース・アダプタ １２４ キーボード １２６ マウス １３４ 通信アダプタ １３６ ディスプレイ・アダプタ １３８ ディスプレイ装置 １４０ テープ・ドライブ ２０１ ロード／ストア装置 ２０２、２０３、２０４、２０５、２０８、２０９、２
１６、２１７、２２３、２２５、２２６、２２７、２２
８、２２９、２３７、２３８、３０３、３０５、３０
７、３０４、３０６、３０８、３１０、３１１、３１２
レジスタ ２０６、２０７ ６４ビット加算器 ２１４、２１５、３０１ 有効／実アドレス変換器（Ｅ
ＲＡＴ） ２１８ ロード・ミス・キュー（ＬＭＱ） ２２０ ＬＲＱ ２２１ ＳＤＱ ２２２ ストア・リオーダ・キュー（ＳＲＱ） ２３１ フォーマット・ブロック ２３３ ＲＡタグ・アレイ ２３６ Ｌ１キャッシュ ２４０、２４１ フォーマッタ ３００ ＬＳＵ変換装置 ３１９ ＳＰＲ ３５０ 命令フェッチ装置 ４０１ ＯＳ ４０２ 共有ライブラリ ４０３ 常駐プログラム
１６、２１７、２２３、２２５、２２６、２２７、２２
８、２２９、２３７、２３８、３０３、３０５、３０
７、３０４、３０６、３０８、３１０、３１１、３１２
レジスタ ２０６、２０７ ６４ビット加算器 ２１４、２１５、３０１ 有効／実アドレス変換器（Ｅ
ＲＡＴ） ２１８ ロード・ミス・キュー（ＬＭＱ） ２２０ ＬＲＱ ２２１ ＳＤＱ ２２２ ストア・リオーダ・キュー（ＳＲＱ） ２３１ フォーマット・ブロック ２３３ ＲＡタグ・アレイ ２３６ Ｌ１キャッシュ ２４０、２４１ フォーマッタ ３００ ＬＳＵ変換装置 ３１９ ＳＰＲ ３５０ 命令フェッチ装置 ４０１ ＯＳ ４０２ 共有ライブラリ ４０３ 常駐プログラム
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルバート・チャン アメリカ合衆国10598、ニューヨーク州ヨ ークタウン・ハイツ、ハノバー・ストリー ト 980 (72)発明者 エドワード・ジョン・シルハ アメリカ合衆国78759、テキサス州オース ティン、パイレニース・ドライブ 11509 (72)発明者 ラリー・エドワード・サッチャー アメリカ合衆国78759、テキサス州オース ティン、ランチ・ロード、ディ・ケイ 11507 (72)発明者 グ・ワイ−ヤン・ユン アメリカ合衆国78731、テキサス州オース ティン、ゴールド・フラワー・ホロー 4700
Claims (14)
- 【請求項１】有効アドレスから実アドレスへのアドレス
変換装置と、 前記アドレス変換装置のエントリを選択的に無効化する
回路と、 を含む、プロセッサ。 - 【請求項２】前記無効化回路は、前記アドレス変換装置
のエントリの全数未満を無効化することができる、請求
項１記載のプロセッサ。 - 【請求項３】前記無効化回路は、 前記アドレス変換装置のエントリそれぞれに関連付けら
れた１つまたはそれ以上のクラス・ビットと、 選択された１つまたはそれ以上のクラス・ビットを持つ
前記アドレス変換装置のエントリのみを無効化する回路
と、 を含む、請求項２記載のプロセッサ。 - 【請求項４】前記プロセッサにより実行されているプロ
グラムに関係する有効アドレスを仮想アドレスに変換す
るよう動作可能な、エントリを持つセグメント・ルック
アサイド・バッファと、 前記セグメント・ルックアサイド・バッファのエントリ
に割当てられた１つまたはそれ以上のクラス・ビットの
セットと、 前記セグメント・ルックアサイド・バッファのエントリ
を無効化する回路と、 前記１つまたはそれ以上のクラス・ビットのセットを、
前記アドレス変換装置のエントリそれぞれに関連付けら
れた前記１つまたはそれ以上のクラス・ビットと比較す
る回路と、 前記セグメント・ルックアサイド・バッファのエントリ
に割当てられた前記１つまたはそれ以上のクラス・ビッ
トのセットに一致する１つまたはそれ以上のクラス・ビ
ットを持つ前記アドレス変換装置のエントリのみを無効
化する回路と、 を含む、請求項３記載のプロセッサ。 - 【請求項５】前記アドレス変換装置は前記プロセッサの
ロード／ストア装置に存在する、請求項４記載のプロセ
ッサ。 - 【請求項６】別のプログラムがディスパッチされて前記
プロセッサ上で実行されるか、またはオペレーティング
・システムが有効アドレスから仮想アドレスへのマッピ
ングを変更したときに、前記セグメント・ルックアサイ
ド・バッファのエントリが無効化される、請求項５記載
のプロセッサ。 - 【請求項７】プロセッサで実行される方法であって、 アドレス変換装置で有効アドレスを実アドレスに変換す
るステップと、 前記アドレス変換装置のエントリのうち特定のエントリ
を選択的に無効化するステップと、 を含む、方法。 - 【請求項８】前記選択的無効化ステップは、前記アドレ
ス変換装置のエントリの全数未満を無効化するステップ
を含む、請求項７記載の方法。 - 【請求項９】前記選択的無効化ステップは、 セグメント・ルックアサイド・バッファにおいて、前記
プログラムにより実行されているプログラムに関係する
有効アドレスを仮想アドレスに変換するステップと、 １つまたはそれ以上のクラス・ビットのセットを前記セ
グメント・ルックアサイド・バッファのエントリに割当
てて変換ステップを実行するステップと、 前記セグメント・ルックアサイド・バッファのエントリ
を無効化するステップと、 前記１つまたはそれ以上のクラス・ビットのセットを、
前記アドレス変換装置のエントリそれぞれに割当てられ
た１つまたはそれ以上のクラス・ビットと比較するステ
ップと、 前記セグメント・ルックアサイド・バッファのエントリ
に割当てられた前記１つまたはそれ以上のクラス・ビッ
トのセットに一致する１つまたはそれ以上のクラス・ビ
ットを持つ前記アドレス変換装置のエントリのみを無効
化するステップと、 を含む、請求項７記載の方法。 - 【請求項１０】データ処理システムであって、 プロセッサと、 メモリ・サブシステムと、 入力装置と、 出力装置と、 前記プロセッサを前記メモリ・サブシステム、前記入力
装置、及び前記出力装置に接続するバス・システムと、
を含み、前記プロセッサは更に、 有効アドレスを実アドレスに変換するよう動作可能な、
複数のエントリを持つ有効アドレスから実アドレスへの
変換装置を備えるロード／ストア装置と、 前記アドレス変換装置のエントリを選択的に無効化する
回路と、 を含む、データ処理システム。 - 【請求項１１】前記無効化回路は、前記アドレス変換装
置のエントリの全数未満を無効化するよう動作可能な、
請求項１０記載のデータ処理システム。 - 【請求項１２】前記無効化回路は、 前記アドレス変換装置のエントリそれぞれに関連付けら
れた１つまたはそれ以上のクラス・ビットと、 一致する１つまたはそれ以上のクラス・ビットを持つ前
記アドレス変換装置のエントリのみを無効化する回路
と、 を含む、請求項１０記載のデータ処理システム。 - 【請求項１３】前記プロセッサにより実行されているプ
ログラムに関係する有効アドレスを仮想アドレスに変換
するよう動作可能な、エントリを持つセグメント・ルッ
クアサイド・バッファと、 前記セグメント・ルックアサイド・バッファのエントリ
に割当てられた１つまたはそれ以上のクラス・ビットの
セットと、 前記セグメント・ルックアサイド・バッファのエントリ
を無効化する回路と、 前記１つまたはそれ以上のクラス・ビットのセットを、
前記アドレス変換装置のエントリそれぞれに関連付けら
れた前記１つまたはそれ以上のクラス・ビットと比較す
る回路と、 前記セグメント・ルックアサイド・バッファのエントリ
に割当てられた前記１つまたはそれ以上のクラス・ビッ
トのセットに一致する１つまたはそれ以上のクラス・ビ
ットを持つ前記アドレス変換装置のエントリのみを無効
化する回路と、 を含む、請求項１２記載のデータ処理システム。 - 【請求項１４】別のプログラムがディスパッチされて前
記プロセッサ上で実行されるか、またはオペレーティン
グ・システムが有効アドレスから仮想アドレスへのマッ
ピングを変更したときに、前記セグメント・ルックアサ
イド・バッファのエントリが無効化される、請求項１３
記載のデータ処理システム。
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|---|---|---|---|
| US09/315,543 US6338128B1 (en) | 1999-05-20 | 1999-05-20 | System and method for invalidating an entry in a translation unit |
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|---|---|
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