JPH0711793B2 - マイクロプロセッサ - Google Patents

マイクロプロセッサ

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JPH0711793B2
JPH0711793B2 JP2176362A JP17636290A JPH0711793B2 JP H0711793 B2 JPH0711793 B2 JP H0711793B2 JP 2176362 A JP2176362 A JP 2176362A JP 17636290 A JP17636290 A JP 17636290A JP H0711793 B2 JPH0711793 B2 JP H0711793B2
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    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
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    • G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
    • G06F12/0848—Partitioned cache, e.g. separate instruction and operand caches

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、汎用マイクロプロセッサに関するもので、特
に詳細にはキャッシュメモリを内蔵したマイクロプロセ
ッサの構成に関する。
（従来の技術） 第４図は従来におけるマイクロプロセッサ、即ちCPUの
構造図である。従来のCPU10は、主として演算処理装置2
0、即ちPU、メモリマネジメントユニット13、即ちMMU、
命令キャッシュメモリ12、データキャッシュメモリ11、
外部バスインターフェースユニット、即ち外部バス制御
ユニット14（BIU）から構成されている。そして、PU20
とMMU13とは、論理バス、即ち命令論理アドレスバス15
およびデータ論理アドレスバス16を介して接続されてお
り、MMU13とBIU14とは論理アドレスバス18を介して接続
されている。また、PU20とBIU14との間は、内部データ
バス17を介して持続されている。上記構成を有する従来
のCPU10の動作について説明する。例えば、PU20がオペ
ランドデータの読み込みを行なう場合、まず、データ論
理アドレスバス16に論理アドレスを出力する。データキ
ャッシュ11は、このアドレスがデータキャッシュ11内に
記憶されているか、即ちこのアドレスがデータキャッシ
ュ11内のアドレス値と一致するかどうかをチェックす
る。一致した場合、目的とするオペランドデータがデー
タキャッシュ11内にキャッシングされていることになる
ので、データキャッシュ11はそのデータを内部データバ
ス17を介してPU20へ転送する。もし、一致しなかった場
合、オペランドデータはデータキャッシュ11内にキャッ
シングされていないことになりMMU13は、バス16上の論
理アドレスを物理アドレスに変換し、物理バス18を介し
てBIU14に転送する。BIU14は外部アドレスバス30に目的
とするデータのアドレスを出力する。その結果、図示し
ない外部メモリ内のデータは、外部データバス31および
内部データバス17を介しPU20へ転送される。同時に、こ
のデータはデータキャッシュ11内へも書き込まれる。以
上で、オペランドデータの読み込みの動作は終了する。
ところで、PU20およびBIU14は内部データバス17を共用
している。このため、例えば外部メモリから内部データ
バス17を介してCPU20へデータが転送されている間、BIU
14は内部データバス17を使用することができない。よっ
てBIU14は内部データバス17を介してデータキャッシュ
メモリ11あるいは命令キャッシュメモリ12へデータを転
送することができない。
また、BIU14が内部データバス17を介してデータキャッ
シュ11あるいは命令キャッシュ12を更新している間は、
PU20は内部データバス17を使用することができない。特
にこれらのキャッシュ11および12のラインサイズが大き
い場合、BIU14は内部データバス17を長時間占有するこ
とになる。この間PU20は、実行待ちの状態となりCPU10
全体のスループットが著しく低下するという問題点があ
った。以上は、オペランドデータの読み込みの場合を例
にとり説明したが、他の動作、例えば命令フェッチ等の
場合においても物理データバス17はPU20およびBIU14に
よって共用されるため同様の問題が生じていた。
（発明が解決しようとする課題） 以上説明したように従来のCPUは、PUおよびBIUが物理バ
スを共用する構成になっている。よって、例えばPUが物
理バスを使用する間、BIUは物理バスを要することがで
きない。逆にBIUが物理バスを使用する間、PUは物理バ
スを使用できない。このためCPU全体のスループットが
低下するという問題があった。
また、従来のマイクロプロセッサの構成では、キャッシ
ュメモリ等を増設する場合、この増設キャッシュメモリ
の動作をコントロールする為のメモリマネジメントユニ
ット（MMU）や内部データバス等も合せて増設する必要
があり、そのため構成が複雑となっていた。また、複数
のプロセッサから構成されるマルチプロセッサの場合も
同様の問題があった。
本発明は上記の問題を解決するため、PUとそれ以外の構
成要素、例えば外部バス制御手段とが独立して実行でき
るような構造を有するスループットの高いマイクロプロ
セッサを提供することを目的とする。
〔発明の構成〕
（課題を解決するための手段） 本発明のマイクロプロセッサは主として命令の解読およ
び演算を行なう演算処理装置と、論理アドレスから物理
アドレスに変換する情報を記憶したアドレス変換テーブ
ルおよびキャッシュメモリの各要素から構成される内部
メモリ群と、前記内部メモリ群の動作を制御する内部メ
モリ制御手段と、外部メモリを主な構成要素とする外部
メモリ群と前記内部メモリ群との間のデータの入出力を
制御する外部バス制御手段と、前記演算処理装置と前記
内部メモリ群および前記内部メモリ制御手段とを接続
し、論理アドレス、オペランド、命令等のデータおよび
前記内部メモリ群内のデータを転送する第１内部バス
と、前記内部メモリ群および前記内部メモリ制御手段と
前記外部バス制御手段とを接続し、前記外部メモリ群内
のデータを転送する第２内部バスとを具備し、前記内部
メモリ群の各構成要素および前記内部メモリ制御手段
は、前記第１内部バスおよび前記第２内部バスに対し並
列に接続され、前記演算処理装置は前記第１内部バスの
使用を制御し、前記内部メモリ制御手段は前記第２内部
バスの使用を制御し、該演算処理装置および該内部メモ
リ制御手段は独立して動作することを特徴としており、
請求項（２）記載のマイクロプロセッサは、請求項
（１）記載のマイクロプロセッサにおいて前記外部バス
制御手段は、前記内部メモリ制御手段からの指示を受け
て前記外部メモリ群への書き込み要求時に該書き込みア
ドレスをモニタし、そのアドレスと同一アドレスを有す
る前記内部メモリ群内のデータを消去させる機能を有す
ることを特徴としており、請求項（３）記載のマイクロ
プロセッサは、請求項（１）記載のマイクロプロセッサ
において前記演算処理装置および前記内部メモリ群を構
成要素とするプロセッサを複数個具備し該複数のプロセ
ッサは前記第２内部バスに対し並列に接続されているこ
とを特徴としており、請求項（４）記載のマイクロプロ
セッサは、請求項（１）記載のマイクロプロセッサにお
いて前記内部メモリ群は、前記キャッシュメモリ群およ
び前記外部メモリ群へ転送するデータを一時的に蓄積す
るためのライトバッファを含み、該ライトバッファは前
記第１内部バスおよび前記第２内部バスに対し並列に接
続されていることを特徴としており、請求項（５）記載
のマイクロプロセッサは請求項（１）記載のマイクロプ
ロセッサにおいて前記キャッシュメモリは、命令キャッ
シュメモリおよびデータキャッシュメモリから構成され
各々のキャッシュメモリに対応した前記アドレス変換テ
ーブルを備え、該命令キャッシュメモリおよび前記デー
タキャッシュメモリは前記第１内部バスおよび前記第２
内部バスに対し並列に接続されていることを特徴として
いる。
（作用） 本発明のマイクロプロセッサは、第１内部バスと第２内
部バスとを完全に分離した構造にする。演算処理装置
は、第１内部バスを介して内部メモリ群へのアクセスを
行なう。内部メモリ制御手段および外部バス制御手段
は、第２内部バスを介して内部メモリ群および外部メモ
リ群をアクセスする。そして内部メモリ制御手段および
外部バス制御手段の動作は、演算処理装置の動作とは独
立して実行されるので、マイクロプロセッサ全体として
のスループットが向上する。また、内部メモリ群は第１
内部バスおよび第２内部バスに対し並行に配置したの
で、増設が簡単にでき内部メモリ群間のデータ内容の一
貫性を保つことができる。
（実施例） 以下本発明の実施例図面を参照して説明する。第１図
は、本発明の第一の実施例を示すマイクロプロセッサの
構成図である。同図において、従来例と同一の構成要素
には、同一の符号を付して説明する。演算処理装置20、
即ちPUは命令デコーダ21、アドレス生成ユニット22およ
び演算ユニット23から構成されている。内部メモリ群
は、ライトバッファ102、即ちWBF、キャッシュメモリお
よび変換テーブルから構成されている。
WBF102は、キャッシュメモリあるいは外部メモリへの書
き込みのデータを一時的に記憶する。すなわち、PU20の
演算器の出力と第２内部バス204,205および206との間で
書き込みデータバッファリングをする。本実施例では、
WBF102は２組のバッファからなりFIFO（First In First
Out）の構成をしている。１組のバッファは書き込みア
ドレス、データおよびデータサイズ等の属性情報を記憶
するエリアから構成される。
キャッシュメモリは、データキャッシュメモリ103およ
び命令キャッシュメモリ106から構成される。本実施例
では4Kバイト×２の2wayのセットアソシアティブ構成
で、ラインサイズは16バイト、ストアアルゴリズムはラ
イトスルー方式をとる。キャッシュはアドレスタグ、デ
ータの２つから構成され、アドレスタグには物理アドレ
スを格納する。
変換テーブルは、命令フェッチ時において、論理アドレ
スを物理アドレスに変換するために用いられる。この変
換テーブルは、オペランドデータリードライト時または
命令フェッチ時において論理アドレスをメモリ上の具体
的なアドレス値である物理アドレスに変換するために用
いられるデータアドレス変換テーブル104、即ちデータ
アドレス変換TLB（Translation Lookaside Buffer）お
よび命令アドレス変換テーブル105、即ち命令アドレス
変換TLBから構成されている。
内部メモリ制御手段101,すなわちIMC（INTERNAL MEMORY
CONTROL UNIT）は、第２内部バスの制御や、内部メモ
リ群の制御、例えばキャッシュメモリの入出力の制御、
アドレス変換テーブルの更新などの制御をマイクロプロ
グラム制御および専用制御回路により実行する。IMC101
はPU20の動作と独立して上記の制御を行うことが出来
る。IMC101内には、制御に必要なコマンドレジスタ、ワ
ーキングレジスタ、制御レジスタ、アドレス変換を行う
ためのアドレス加算器、アドレス変換のエラー検出回
路、マイクロプログラム制御回路、マイクロROM、専用
制御回路等が設けられてある。
外部バス制御手段、即ち、外部バスインターフェースユ
ニット（BIU）14は、図示しない外部メモリ群等とのデ
ータの入出力動作を制御する。マイクロプロセッサ300
のバスは、主としてR,L,O,D,AおよびＭバスの６バスで
構成されている。Ｒバス207はPU内部のレジスタ間およ
び、演算器間のデータ転送に用いられる。Ｌバス202
は、Ｒバスとほぼ同様の目的で用いられるが、加えてメ
モリデータをデータキャッシュメモリ103等からPU20へ
転送する際にも用いられる。Ｏバス203は、データアド
レスを転送するためのバスであり、アドレス変換時は論
理アドレスが転送される。Ｄバス201は演算器23におけ
る演算結果を転送するためのバスであり、Ｄバスを介し
てライトオペランドが転送される。上記のO,LおよびＤ
バスは論理アドレス、データの転送を行うバス、即ち第
１内部バスである。Ａバス205は、キャッシュ更新ある
いはキャッシングされない領域のバスアクセス時の物理
アドレスが転送される。さらにTLBの内容を更新する場
合には、上記物理アドレスだけでなくTLBを更新するた
めに必要なメモリ保護情報、エラー情報も転送される。
Ｍバス206は、主に外部メモリ群より読み込まれたデー
タまたは外部メモリ群に書込むデータを転送するための
バスである。TLB更新時はＡバスと同様に様々な情報が
このバスを介して転送される。制御線204は、IMC101と
各々の内部メモリ群間の制御に用いられる。
上記の制御線204,AおよびＭバスは物理アドレス、デー
タの転送を行うバス、即ち第２内部バスである。上記し
た第１内部バスおよび第２内部バスに対し、IMC101およ
び内部メモリ群は並列に接続されている。
このように、本実施例のマイクロプロセッサ300におい
て、PU20は第１内部バスに接続されており、第２内部バ
スと完全に分離されている。PU20はこの第１内部バスを
介し内部メモリ群内のデータをアクセスすることができ
る。またBIU14は、第２内部バスに接続されており、第
１内部バスとは接続されていない。本実施例のマイクロ
プロセッサ300は、主として上記したPU20、内部メモリ
群、IMC101、BIU14、およびこれらを接続するR,L,Oおよ
びＤの第１内部バス、ＡおよびＭの第２内部バスにより
構成されており、特に演算処理装置20および内部メモリ
群をまとめてプロセッサ100と称し１チップ内に形成さ
れている。
以下、本実施例のマイクロプロセッサ300の動作につい
て説明する。例えば、命令フェッチを行う場合、PU20は
命令キャッシュメモリ106および命令アドレス変換TLB10
5に対し制御線209を介して命令アドレスを出力する。こ
れにより、命令アドレス変換TLB105におけるテーブル検
索および命令キャッシュメモリ106のアドレスタグの検
索が並行して実行される。検索の結果、目的とする命令
アドレスが、命令アドレス変換TLB105内にあり、そのア
ドレスと命令キャッシュ106のアドレスタグが一致した
場合（キャッシュヒット）目的とする命令データは命令
キャッシュ106内にキャッシングされていることにな
る。そして命令キャッシュメモリ106内の命令データはP
U20へ転送される。もし、検索の結果、目的とする命令
アドレスと命令アドレス変換TLB105を検索して得られた
アドレスとが一致しなかった場合、またはアドレスタグ
の検索の結果が無効であった場合は（キャッシュ・ミ
ス）、目的とする命令データは命令キャッシュメモリ10
6内にキャッシングされていないことになる。この場
合、命令キャッシュメモリ106は、IMC101に対しキャッ
シングの要求を指示する。
このキャッシングの要求は、第２内部バスの制御線204
を介して行われる。要求後、IMC101が要求を受け入れる
と、キャッシングすべきアドレスをＡバス205に出力す
るように命令キャッシュメモリ106に対して制御線204を
介して指示する。同時にBIU14に対しＡバスに出力され
たアドレスを用いて外部メモリ（図示せず）をアクセス
するように指示する。キャッシュメモリの更新はライン
単位で行うためBIU14は外部メモリから１ライン（＝４
ワード＝16バイト）のデータを１ワード（＝４バイト）
毎に４回に分けてＭバス206に転送する。１ワードの転
送が行われる度に、BIUは制御線204を介してＭバス206
上にデータが転送されていることを示す信号を出力す
る。命令キャッシュメモリはその信号を利用して順にキ
ャッシュメモリにデータを書きこむ。４回の転送が終了
するとBIU14は終了信号をIMC101に送る。IMC101はそれ
を命令キャッシュメモリ106に制御線204を介して出力す
る。
IMC101およびBIU14が内部メモリ群および外部メモリ群
へデータアクセス要求を出し、第２内部バスが使用され
ている間、PU20は独自に第１内部バスを介して内部メモ
リ群へのアクセスを行なうことができ、またＲバス207
を介して他の演算器間とデータの転送を行なうことがで
きる。
一方、命令キャッシュメモリ106の機能がソフトウェア
によって利用できないように指定された場合、またはI/
Oの領域のようにキャッシングが出来ないような特殊な
アドス領域に対してアクセスをする場合は、次のように
命令フェッチが行われる。まず同様にPU20は命令キャッ
シュメモリ106および命令アドレス変換TLB105に対し制
御線209を介して命令アドレスを出力する。TLB105でア
ドレス変換，キャッシュメモリ106でタグ検索が行なわ
れるが、変換された物理アドレスが特殊アドレス領域に
含まれている場合や、キャッシュが利用不可の場合は、
キャッシュの検索結果は無効になり、IMC101に対して1W
ORDの命令フェッチを要求する。IMC101は要求を受け入
れると、命令フェッチを行うべきアドレスをＡバス205
に出力するようにTLB105に要求する。同時に、BIU14に
対しＡバス205に出力されたアドレスで命令データのフ
ェッチを要求する。この要求は全て制御線204を介して
行なわれる。BIU14は外部メモリより命令データをフェ
ッチしＭバス206に出力する。命令キャッシュメモリ106
はそれを取り込みPU20に伝送する。終了の通知はキャシ
ングと同様に行われる。
次にPU20が、オペランドデータのリード、即ちメモリデ
ータリードを行なう場合について説明する。まず、PU20
は、データキャッシュメモリ103および、データアドレ
ス変換TLB104に対しＯバス203を介してオペランドデー
タアドレスを出力する。同時にPUが必要とするオペラン
ドのサイズ、R/W等の属性もデータキャッシュ103に対し
て指定される。前記した命令フェッチの場合と同様に、
データアドレス変換TLB104内およびデータキャッシュメ
モリ103内でアドレス検索が行なわれる。キャッシュ・
ヒットの場合、データキャッシュメモリ103から目的と
するデータがPU20へＬバス202またはＯバス203を介して
転送される。キャッシュミスの場合、命令キャッシュと
同様の手順で、データキャッシュメモリ103はIMC101に
対して外部メモリ群へのデータのアクセス要求を行な
い、目的とするデータをBIU14、Ｍバスを介しデータキ
ャッシュメモリ103内へ転送させる。さらに、読み込ま
れた１ラインのデータ中より、PU20が必要とするデータ
をＯおよびＬバス202を介してPU20へ転送される。この
ように、データキャッシュメモリ103内のデータを第１
内部バスである。ＬおよびＯバス201,202を介してPU20
へ転送することができる。
また２つのページにまたがるようなオペランドの場合、
それぞれのページに対してアドレス変換、キャッシュ検
索が行われる。
一方、データキャッシュメモリ103の機能がソフトウェ
アによって利用できないように指定された場合、または
I/Oの領域のようにキャッシングが出来ないような特殊
アドレス領域へのアクセスの場合は、命令フェッチの場
合と同様の手順でオペランドフェッが行われる。またBI
U14にアドレスが送られると同時に制御線204を介してサ
イズ等の属性が転送され、それに従ってメモリアクセス
が行なわれる。
メモリデータライトの場合、PU20は書き込みデータをＤ
バス201を介してWBF102に転送する。書き込みの物理ア
ドレスは演算前にオペランドリードと同じタイミングで
アドレス変換され、図示しない専用線を用いてWBFの１
つのバッファに予め転送される。その状態ではバッファ
にはまだ演算結果が格納されていないので、そのバッフ
ァはリザーブ状態にあるという。アドレス変換はオペラ
ンドリードとほぼ同じ手順で行われる。PU20で該当する
演算が終了後、PU20は、リザーブされたバッファにＤバ
ス201を介してデータを書き込む。そして、WBF102内に
データが格納されると、WBF102は、IMC101およびBIU14
へ制御線204を介して書き込み要求を出す。IMC101は、
ＡおよびＭバス205,206を介し、データをキャッシュメ
モリおよび外部メモリ群へ転送する（ライトスルー方
式）。また、キャッショメモリへの書き込みと、外部メ
モリ群への書き込みは、必らずしも同時に行なわれなく
ても良い。書き込み終了信号がキャッシュメモリ、BIU
の両方より出力された後、バッファが空き状態となる。
WBFはPU20の演算ユニット23の出力と第２内部バス（A,M
バス205,206）の間に入れるが、これはPU20の演算の速
度と、第２内部バスのデータ転送速度の差を吸収するこ
とが狙いである。また本来目的とするPU20の演算時間と
外部メモリの書き込み時間との差を吸収する機能に加
え、キャッシュメモリへの書き込みもバッファリングす
ることが可能となる。これによりPU20からのキャッシュ
メモリ読み出しが、第２内部バスからの書き込みよりも
優先することができ、その結果PU20内のパイプラインを
止める頻度が低下するためプロセッサの演算性能が向上
する。
ところで、命令フェッチまたはデータフェッチを行う場
合、論理アドレスから物理アドレスに変換を行うためデ
ータアドレス変換TLB104または命令アドレス変換TLB105
を検索するが、TLB104または105内に、目的とするアド
レスがない場合、まず次の動作を行う。
TLB104または105は、制御線204を介して、IMC101にアド
レス変換に必要な情報をTLB104または105に格納するよ
うに指示する。IMC101は変換すべき論理アドレスをＡバ
スを介してTLB104または105よりIMC101内部のレジスタ
に転送し、マイクロプログラム制御の下でアドレス変換
を行う。アドレス変換終了後、物理アドレスと論理アド
レス、ページ保護情報をA,Mバス205,206を介してTLB104
または105に格納する。本実施例の仮想記憶の方法はペ
ージセグメント方式である。アドレス変換は外部メモリ
におかれたセグメントテーブル、ページテーブルを、A,
Mバスを介してBIU14がIMC101に転送し、IMC101はそれに
基づいて物理アドレス、ページ保護情報を求める。セグ
メントテーブル、ページテーブルの先頭アドレスはソフ
トウェアの指定によりPU20がIMC101の制御レジスタに格
納する。またアドレス変換中にエラーを検出した場合に
は、エラーの内容を示すエラーコードをＭバス206を介
してTLB104,105内のエラーレジスタに転送し、同時に制
御線204を介してエラーであったことをTLB104または105
に通知する。
以上の動作は、PU20とは独立に行われる。転送が終了
後、IMC101は、制御線204を介してTLB104または105に終
了を伝える。それにより前記命令フェッチ、またはデー
タフェッチ動作をTLB104または105とキャッシュメモリ1
03または106は再開することができる。
ところで、IMC101が外部バス30および31の使用権を放棄
した場合、即ち外部バス30および31を使用しない場合、
IMC101は、BIU14に対し外部バス30および31をモニター
するように指令を出す。この指令に従って、BIU14は、
外部メモリ群に外部マスター（例えば、他のプロセッ
サ）からの書き込み信号が入った場合、その外部アドレ
スをＡバス205に出力される。またその外部アドレスと
同一アドレスのデータがキャッシュメモリにキャッシン
グされている場合、BIU14はキャッシュメモリに対し、
制御線204を介して制御信号を出力し、キャッシュメモ
リ内の同一アドレスのデータを無効にする。キャッシュ
メモリの無効化は１ライン（16バイト）単位で行われ
る。
一方、前述の手段が利用できないような場合、例えば外
部マスタが特殊なハードウェア構成をしており、BIU14
が外部バスの状態をモニターできない場合は、ソフトウ
ェアから指定したアドレスまたはページについてキャッ
シュメモリ内のデータを無効にする必要がある。本実施
例ではページ単位（4096バイト）で、その範囲内に含ま
れるアドレスのデータを無効にする手段を用意する。具
体的には、PU20が内部キャッシュメモリのページ単位の
無効化を指定する命令を実行すると、PU20はバス201を
介してIMC101内のレジスタに、無効化するページ番号と
無効化の指令を出力する。IMC101は指令を受けるとキャ
ッシュメモリ103,106の無効化を行う。手順を以下に示
す。
IMC内部のレジスタ（エントリ番号）に０をセットす
る。
指定されたページ番号とキャッシュのエントリ番号を
合わせてアドレスとしＡバス205に出力する。
同時に無効化する制御信号を制御線204を介して出力
する。
エントリ番号を１増加させる。
キャッシュメモリ103,106の全エントリ（256entry）
終了するまでの〜を繰り返す。
キャッシュメモリの全エントリ同時に無効化できないた
めこのように繰り返して行う。本実施例ではキャッシュ
メモリ103,106の構成が同じであるため256回の繰り返し
でよい。異なるキャッシュの構成の場合は、各キャッシ
ュメモリの構成に合わせて繰り返す回数を変更する必要
がある。
一方、ソフトウェアのデバッグの補助を行う目的でキャ
ッシュメモリの内容を外部メモリに転送する機能があ
る。PU20がこの機能を指定する命令を実行すると実際に
転送を行うキャッシュメモリと外部メモリの転送先アド
レスをIMC101に対して指定する。IMC101は次の手順でキ
ャッシュ内のデータを外部メモリに転送する。
指定されたキャッシュメモリに対して転送の要求を制
御線204を介して出力する。
IMC101はBIU14に対して外部メモリの転送先をＡバス2
05を介して送る。
IMC101は指定されたキャッシュメモリに対して転送要
求制御信号を制御線204を介して出力する。
指定されたキャッシュメモリではの制御信号に合わ
せてダクメモリ、データメモリの内容を順番にＭバス20
6に転送する。
同時にIMC101はBIU14に対してＭバス206から転送され
てくる内容を外部メモリに順番に書き込むように制御信
号を制御線204を介して出力する。
BIU14はの制御信号に従い外部メモリにデータを転
送する。
全内容を転送し終わるまでからを繰り返す。終了
すると指定されたキャッシュメモリがIMC101に対して終
了信号を制御線204を介して出力する。
以上のようにA,Mバス205,206のデータの入出力は全てIM
C101が制御を行う。また以上の動作の要求が同時に生じ
た場合、すなわち例えばデータキャッシュメモリの張り
替えと命令TLBの更新が同時に生じた場合等は、IMC101
はこれらの要求をを調停し、決められた優先順位に従い
実行する。
以上のIMC101の動作はPU20の動作と関係なく第２内部バ
スを介して独立して実行される。従って、IMC101とPU20
との動作がかち合い一方が実行待ちになりスループット
が低下することはない。
また特殊な例として第２内部バス（A,Mバス205,206）と
IMC101を利用した機能として次に例を挙げる。
通常マイクロプロセッサのような大規模なLSIになる
と、その機能が正常に動作しているかどうかを検査する
テスト回路が内蔵される。キャッシュメモリ、TLB等の
内部メモリなども正しく読み書きできるか等のテストが
必要になる。この場合、一般的には専用の回路が組み込
まれるが、本実施例ではIMC101とＡバス205,Mバス206,
制御線204を利用することによりテスト回路を簡単化す
る。例えばIMC101がテストシーケンスの制御を行い、キ
ャッシュメモリに対してＡ、Ｍバス205,206を介してテ
ストパターンを転送する。そして逆にその内容をA,Mバ
ス205,206を利用して読み出し、書き込んだパターンと
比較することにより、キャッシメモリが正常に動作して
いるかを検出できる。
このように第１内部バスとは別の第２内部バスと、第２
内部バスを制御するIMC101を持つ構成をとったため、以
上のような機能がIMC101内のマイクロプログラムと少量
のハードウェアの追加を行うだけで簡単に実現すること
が可能となる。
ところでIMC101の動作を変更や、IMC101内のレジスタの
変更をする場合には、PU20がＬバスまたはＤバス201,20
2を介して行う。コマンドレジスタはIMC101の動作を決
めるレジスタであり、またワーキングレジスタはIMC101
が動作するときに利用する補助のレジスタである。制御
レジスタはアドレス変換時のアドレス変換テーブルの外
部メモリ上のアドレスやI/O領域を示すアドレスが格納
される。これらレジスタを変更することにより動作モー
ド変更等の指定が行われる。
第２図は、本発明の第二の実施例を示すマイクロプロセ
ッサ400の構成図である。同図において第一の実施例と
同一の構成要素には同一の符号を付しその説明を省略す
る。本実施例では、第一の実施例のマイクロプロセッサ
において、データキャッシュメモリ111およびデータア
ドレス変換TLB110が新たに構成要素として増設されてい
る。そして、演算処理装置PU,内部メモリ制御手段IMC,
内部メモリ群などは簡略化のため省略している。これら
の増設された構成要素は、第一の実施例におけるキャッ
シュメモリや変換テーブルと同様に第１内部および第２
内部バスに対し並行に接続されている。そして、キャッ
シュメモリおよびアドレス変換TLBは必要に応じ増設す
ることができる。そして、これら内部メモリ群および増
設したメモリ群に対し１個のIMC101およびBIU14が設け
られている。IMC101およびBIU14の動作は第一の実施例
と同様である。本実施例は、チップ内にキャッシュメモ
リおよびアドレス変換TLBを分散して増設する必要があ
る場合に有効であり、これによりマイクロプロセッサの
高速化を達成することができる。
第３図は、本発明の第三の実施例を示すマイクロプロセ
ッサ500の構成図である。同図において、第一の実施例
と同一の構成要素には同一の符号を付しその説明を省略
する。本実施例では、１チップのマイクロプロセッサ50
0内に複数個のプロセッサPn（ｎは自然数）が設けられ
ている。各々のプロセッサPnは第２内部バスに対し並列
に接続されている。これらの複数のプロセッサPnに対し
てIMC101およびBIUが１つ設けられている。上記構成を
有するマイクロプロセッサ500において、例えばプロセ
ッサP1がメモリデータライト動作を行なった場合、IMC1
01は、第２内部バスであるＡおよびＭバスを介してBIU1
4へデータを送信し、同時に他のプロセッサP2〜Pnに対
しこのデータを送信する。これにより各プロセッサ間に
おいてデータ内容の一貫性を保つことができる。また、
複数個のプロセッサを設けてマイクロプロセッサを構成
したことにより処理の高速化に対応することができる。
〔発明の効果〕
以上説明したように、本発明のマイクロプロセッサは、
第１内部バスと第２内部バスとを完全に分離した構成に
した。演算処理装置は第１内部バスに接続され第２内部
バスとは接続されない。つまり、演算処理装置は直接第
２内部バスを使用できない。従って、外部バス制御手段
および内部メモリ制御手段は、演算処理装置に対し独自
に第２内部バスを介して内部メモリ群をアクセスできる
ので、演算処理装置の動作とかち合い一方が実行待ちに
なることはない。さらに内部メモリ制御手段は演算処理
装置の介入なしに第２内部バスを介して、内部メモリ群
のデータを相互に転送させることができる。また、外部
バス権を放棄した場合、内部メモリ制御手段は、外部バ
ス制御手段に対し外部バスに転送されたデータをモニタ
ーし第２内部バスを介して内部メモリ群へ転送させるの
で内部メモリ群と外部メモリとのデータの一貫性を保つ
ことが可能となる。以上の処理は、演算処理装置の動作
とは全く独立に並行して実行することができるので、装
置全体のスループットが向上する。
【図面の簡単な説明】
第１図は第一の実施例のマイクロプロセッサのブロック
図、第２図は第二の実施例のマイクロプロセッサのブロ
ック図、第３図は第三の実施例のマイクロプロセッサの
ブロック図、第４図は従来例のマイクロプロセッサのブ
ロック図である。 14……外部バス制御手段（BIU）、 20……演算処理装置（PU）、 100……プロセッサ、 101……内部メモリ制御手段（IMC）、 102……ライトバッファ（WBF）、 103……データキャッシュメモリ、 104……データアドレス変換テーブル、 105……命令アドレス変換テーブル、 106……命令キャッシュメモリ、 201,202,203……第１内部バス、 204,205,206……第２内部バス、 300,400,500……マイクロプロセッサ。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】主として命令の解読および演算を行う演算
    処理装置と、 論理アドレスから物理アドレスに変換する情報を記憶し
    たアドレス変換テーブルおよびキャッシュメモリの各要
    素から構成される内部メモリ群と、 前記内部メモリ群の動作を制御する内部メモリ制御手段
    と、 外部メモリを主な構成要素とする外部メモリ群と前記内
    部メモリ群との間のデータの入出力を制御する外部バス
    制御手段と、 前記演算処理装置と前記内部メモリ群および前記内部メ
    モリ制御手段とを接続し、論理アドレス、論理データを
    転送する第１内部バスと、 前記内部メモリ群および前記内部メモリ制御手段と前記
    外部バス制御手段とを接続し、前記外部メモリ群内のデ
    ータを転送する第２内部バスとを具備し、 前記内部メモリ群の各構成要素および前記内部メモリ制
    御手段は、前記第１内部バスおよび前記第２内部バスに
    対し並列に接続され、 前記演算処理装置は前記第１内部バスの使用を制御し、
    前記内部メモリ制御手段は前記第２内部バスの使用を制
    御し、該演算処理装置および該内部メモリ制御手段は独
    立して動作することを特徴とするマイクロプロセッサ。
  2. 【請求項２】前記外部バス制御手段は、前記内部メモリ
    制御手段からの指示を受けて前記外部メモリ群への書き
    込み要求時に該書き込みアドレスをモニタし、そのアド
    レスと同一アドレスを有する前記内部メモリ群内のデー
    タを消去させる機能を有することを特徴とする請求項
    （１）記載のマイクロプロセッサ。
  3. 【請求項３】前記演算処理装置および前記内部メモリ群
    を構成要素とするプロセッサを複数固具備し該複数のプ
    ロセッサは前記第２内部バスに対し並列に接続されてい
    ることを特徴とする請求項（１）記載のマイクロプロセ
    ッサ。
  4. 【請求項４】前記内部メモリ群は、前記内部メモリ群お
    よび前記外部メモリ群へ転送するデータを一時的に蓄積
    するためのライトバッファを含み、該ライトバッファは
    前記第１内部バスおよび前記第２内部バスに対し並列に
    接続されていることを特徴とする請求項（１）記載のマ
    イクロプロセッサ。
  5. 【請求項５】前記キャッシュメモリは、命令キャッシュ
    メモリおよびデータキャッシュメモリから構成され各々
    のキャッシュメモリに対応した前記アドレス変換テーブ
    ルを備え、該命令キャッシュメモリおよび該データキャ
    ッシュメモリは前記第１内部バスおよび前記第２内部バ
    スに対し並列に接続されていることを特徴とする請求項
    （１）記載のマイクロプロセッサ。
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