JP2000021193A - メモリ試験方法及び装置並びに記憶媒体 - Google Patents

メモリ試験方法及び装置並びに記憶媒体

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JP2000021193A
JP2000021193A JP10186345A JP18634598A JP2000021193A JP 2000021193 A JP2000021193 A JP 2000021193A JP 10186345 A JP10186345 A JP 10186345A JP 18634598 A JP18634598 A JP 18634598A JP 2000021193 A JP2000021193 A JP 2000021193A
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memory
test
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clock
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Noriyuki Matsui
範幸 松井
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Fujitsu Ltd
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor

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Abstract

(57)【要約】 【課題】 本発明はメモリ試験方法及び装置並びに記憶
媒体に関し、簡単、且つ、安価な構成のメモリ試験装置
を用いてメモリの試験を高速に行うことができ、ＤＤＲ
型のメモリ等の高速メモリの試験も高速に行うことを可
能とすることを目的とする。 【解決手段】 テストデータをメモリに書き込んで読み
出すことでメモリを試験するメモリ試験方法において、
クロックに同期して順次読み出されるデータのうち、連
続して読み出される２つのデータのうち一方を期待デー
タとして他方と比較する比較ステップと、比較ステップ
で得られる比較結果に基づいてメモリの不良を判定する
判定ステップとを含むように構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はメモリ試験方法及び
装置並びに記憶媒体に係り、特にシンクロナスＤＲＡＭ
（ＳＤＲＡＭ）に代表されるクロック同期型のメモリを
試験するためのメモリ試験方法及び装置並びに記憶媒体
に関する。メモリ試験装置は、メモリにテストデータを
書き込んで読み出すことで、メモリの不良を判定するの
に用いられる。このようなメモリの試験は、メモリの製
造段階、メモリを出荷時、メモリを使用するユーザ側へ
の納品時等に行われる。
【０００２】
【従来の技術】図１は、従来のＳＤＲＡＭの試験方法の
一例を説明するタイムチャートである。同図に示すよう
に、ＳＤＲＡＭに書き込まれたテストデータＤ０，Ｄ
１，Ｄ２，．．．は、クロックの立ち上がりエッジに同
期して対応するアドレスから順次読み出される。テスト
データＤ０，Ｄ１，Ｄ２，．．．の期待値Ｃ０，Ｃ１，
Ｃ２，．．．は、予めバッファ等に格納されており、実
際にＳＤＲＡＭから読み出されたテストデータＤ０，Ｄ
１，Ｄ２，．．．と、対応する期待値Ｃ０，Ｃ１，Ｃ
２，．．．とは、ストローブパルスＴ０，Ｔ１，Ｔ
２，．．．で決定されるタイミングで比較される。スト
ローブパルスＴ０，Ｔ１，Ｔ２，．．．のタイミング
は、クロックの立ち上がりエッジ又は立ち下がりエッジ
を基準に決定されている。
【０００３】比較の結果、例えば読み出されたテストデ
ータＤ１と対応する期待値Ａ１とが不一致の場合は、Ｓ
ＤＲＡＭが不良であると判定される。
【０００４】
【発明が解決しようとする課題】しかし、従来のメモリ
試験方法では、テストデータＤ０，Ｄ１，Ｄ２，．．．
に対応する期待値Ｃ０，Ｃ１，Ｃ２，．．．を予めバッ
ファ等に格納しておく処理が必要であり、比較的大容量
のバッファ等のハードウェアが必要でありメモリ試験装
置の構成が複雑、且つ、高価になると共に、各テストデ
ータに対応する期待値をバッファ等から読み出して各テ
ストデータと比較するため、試験の高速化にも限界があ
ると言う問題があった。
【０００５】又、上記の如き従来のメモリ試験方法を採
用するメモリ試験装置は、データがクロックの立ち上が
りエッジ及び立ち下がりエッジの両方に同期して順次読
み出される構成の、所謂ダブルデータレート（ＤＤＲ）
型のメモリを試験することはできず、ＤＤＲ型のメモリ
を試験するためにはＤＤＲ専用の高速なメモリ試験装置
を用いる必要があるため、安価な構成のメモリ試験装置
を用いてメモリの試験を高速に行うことができないと言
う問題もあった。
【０００６】そこで、本発明は、簡単、且つ、安価な構
成のメモリ試験装置を用いてメモリの試験を高速に行う
ことができ、ＤＤＲ型のメモリ等の高速メモリの試験も
高速に行うことができるメモリ試験方法及び装置並びに
記憶媒体を提供することを目的とする。
【０００７】
【発明を解決するための課題】上記の課題は、テストデ
ータをメモリに書き込んで読み出すことでメモリを試験
するメモリ試験方法であって、クロックに同期して順次
読み出されるデータのうち、連続して読み出される２つ
のデータのうち一方を期待データとして他方と比較する
比較ステップと、該比較ステップで得られる比較結果に
基づいてメモリの不良を判定する判定ステップとを含む
メモリ試験方法により達成される。
【０００８】前記テストデータは、アドレス毎にデータ
「０」とデータ「１」とが交互に存在する市松パターン
又はストライプパターン、全てデータ「０」からなるパ
ターン及び全てデータ「１」からなるパターンで構成さ
れたグループから選択された１つのパターンからなって
も良い。又、前記クロックに同期して順次読み出される
データの読み出し周波数は、該クロックの周波数の２倍
であっても良い。
【０００９】上記の課題は、テストデータをメモリに書
き込んで読み出す書き込み／読み出し手段と、該書き込
み／読み出し手段によりクロックに同期して順次読み出
されるデータのうち、連続して読み出される２つのデー
タのうち一方を期待データとして他方と比較する比較手
段と、該比較手段から得られる比較結果に基づいてメモ
リの不良を判定する判定手段とを備えたメモリ試験装置
によっても達成される。
【００１０】前記テストデータは、アドレス毎にデータ
「０」とデータ「１」とが交互に存在する市松パターン
又はストライプパターン、全てデータ「０」からなるパ
ターン及び全てデータ「１」からなるパターンで構成さ
れたグループから選択された１つのパターンからなって
も良い。前記書き込み／読み出し手段により前記クロッ
クに同期して順次読み出されるデータの読み出し周波数
は、該クロックの周波数の２倍であっても良い。
【００１１】上記の課題は、コンピュータに、テストデ
ータをメモリに書き込んで読み出させることでメモリを
試験するためのプログラムを格納したコンピュータ読み
取り可能な記憶媒体であって、該コンピュータに、クロ
ックに同期して順次読み出されるデータのうち、連続し
て読み出される２つのデータのうち一方を期待データと
して他方と比較させる比較手段と、該コンピュータに、
該比較手段から得られる比較結果に基づいてメモリの不
良を判定させる判定手段とを備えた記憶媒体によっても
達成される。
【００１２】前記テストデータは、アドレス毎にデータ
「０」とデータ「１」とが交互に存在する市松パターン
又はストライプパターン、全てデータ「０」からなるパ
ターン及び全てデータ「１」からなるパターンで構成さ
れたグループから選択された１つのパターンからなって
も良い。前記書き込み／読み出し手段により前記コンピ
ュータに前記クロックに同期して順次読み出させるデー
タの読み出し周波数は、該クロックの周波数の２倍であ
っても良い。
【００１３】本発明によれば、簡単、且つ、安価な構成
のメモリ試験装置を用いてメモリの試験を高速に行うこ
とができ、ＤＤＲ型のメモリ等の高速メモリの試験も高
速に行うことが可能となる。
【００１４】
【発明の実施の形態】以下、図２以降と共に本発明の実
施例を説明する。
【００１５】
【実施例】図２は、本発明になるメモリ試験方法の第１
実施例を説明するタイムチャートである。メモリ試験方
法の第１実施例では、本発明が同期型のメモリの一例と
してＳＤＲＡＭの試験に適用されている。同図に示すよ
うに、ＳＤＲＡＭに書き込まれたテストデータＤ０，Ｄ
１，Ｄ２，．．．は、クロックの立ち上がりエッジに同
期して対応するアドレスＡ０，Ａ１，Ａ２，．．．から
順次読み出される。実際にＳＤＲＡＭから読み出された
テストデータＤ０とＤ１，Ｄ２とＤ３，．．．は、スト
ローブパルスｔａ，ｔｂ，．．．で決定されるタイミン
グで比較される。ストローブパルスｔａ，ｔｂ，．．．
のタイミングは、クロックの立ち上がりエッジ又は立ち
下がりエッジを基準に決定されている。
【００１６】テストデータＤ０，Ｄ１，Ｄ２，．．．が
アドレス毎にデータ「０」とデータ「１」とが交互に存
在する市松パターン又はストライプパターンで構成され
ている場合、例えばテストデータＤ０が「０」であると
テストデータＤ１，Ｄ２，Ｄ３は夫々「１」，「０」，
「１」である。そこで、比較の結果、例えばストローブ
パルスｔａのタイミングで比較されたテストデータＤ０
とＤ１とが一致する場合は、ＳＤＲＡＭが不良であると
判定される。
【００１７】テストデータＤ０，Ｄ１，Ｄ２，．．．が
全てデータ「０」からなるパターンで構成されている場
合、例えばテストデータＤ０が「０」であるとテストデ
ータＤ１，Ｄ２，Ｄ３は全て「０」である。比較の結
果、例えばストローブパルスｔａのタイミングで比較さ
れたテストデータＤ０とＤ１とが不一致の場合は、ＳＤ
ＲＡＭが不良であると判定される。
【００１８】同様にして、テストデータＤ０，Ｄ１，Ｄ
２，．．．が全てデータ「１」からなるパターンで構成
されている場合、例えばテストデータＤ０が「１」であ
るとテストデータＤ１，Ｄ２，Ｄ３は全て「１」であ
る。比較の結果、例えばストローブパルスｔａのタイミ
ングで比較されたテストデータＤ０とＤ１とが不一致の
場合は、ＳＤＲＡＭが不良であると判定される。
【００１９】尚、本実施例で用いるメモリ試験装置は、
従来のメモリ試験方法で用いるメモリ試験装置の一部を
変更するだけでも良い。具体的には、期待値を格納して
おくバッファ等が不要であり、テストデータの比較対象
及びテストデータの比較タイミング、即ち、ストローブ
パルスのタイミングを変更するだけで、ＳＲＡＭの試験
を行うことができる。
【００２０】図３は、本発明になるメモリ試験方法の第
２実施例を説明するタイムチャートである。メモリ試験
方法の第２実施例では、本発明が同期型のメモリの一例
としてＤＤＲ型のＳＤＲＡＭの試験に適用されている。
同図に示すように、ＳＤＲＡＭに書き込まれたテストデ
ータＤ０，Ｄ１，Ｄ２，．．．は、クロックの立ち上が
りエッジに同期して対応するアドレスＡ０，Ａ２，Ａ
４，．．．から順次読み出される。ＳＲＡＭでは、アド
レスはクロックの立ち上がりエッジで取り込まれ、その
アドレスから初期設定において設定された数だけ連続す
るアドレスの各々に対応するデータが順次、クロックの
立ち上がり及び立ち下がりのエッジで読み出される。本
実施例においては、クロックの立ち上がりエッジでアド
レスが取り込まれ、そのアドレスから連続する２つのア
ドレスの各々に対応するデータが読み出される。実際に
ＳＤＲＡＭから読み出されたテストデータＤ０とＤ１，
Ｄ２とＤ３，．．．は、ストローブパルスｔ０，ｔ
１，．．．で決定されるタイミングで比較される。スト
ローブパルスｔ０，ｔ１，．．．のタイミングは、クロ
ックの立ち上がりエッジ又は立ち下がりエッジを基準に
決定されている。
【００２１】テストデータＤ０，Ｄ１，Ｄ２，．．．が
アドレス毎にデータ「０」とデータ「１」とが交互に存
在する市松パターン又はストライプパターンで構成され
ている場合、例えばテストデータＤ０が「０」であると
テストデータＤ１，Ｄ２，Ｄ３は夫々「１」，「０」，
「１」である。そこで、比較の結果、例えばストローブ
パルスｔ０のハイレベル期間に比較されたテストデータ
Ｄ０とＤ１とが一致する場合は、ＳＤＲＡＭが不良であ
ると判定される。
【００２２】テストデータＤ０，Ｄ１，Ｄ２，．．．が
全てデータ「０」からなるパターンで構成されている場
合、例えばテストデータＤ０が「０」であるとテストデ
ータＤ１，Ｄ２，Ｄ３は全て「０」である。比較の結
果、例えばストローブパルスｔ０のハイレベル期間に比
較されたテストデータＤ０とＤ１とが不一致の場合は、
ＳＤＲＡＭが不良であると判定される。
【００２３】同様にして、テストデータＤ０，Ｄ１，Ｄ
２，．．．が全てデータ「１」からなるパターンで構成
されている場合、例えばテストデータＤ０が「１」であ
るとテストデータＤ１，Ｄ２，Ｄ３は全て「１」であ
る。比較の結果、例えばストローブパルスｔ０のハイレ
ベル期間に比較されたテストデータＤ０とＤ１とが不一
致の場合は、ＳＤＲＡＭが不良であると判定される。
【００２４】本実施例では、上記第１実施例で用いるメ
モリ試験装置を用いてテストデータの比較タイミング、
即ち、ストローブパルスのタイミングを変更するだけ
で、ＤＤＲ型のＳＲＡＭの試験を行うことができる。こ
のため、ＤＤＲ型のＳＲＡＭ専用の高速なメモリテスト
装置を必要とすることなく、高速にＤＤＲ型のＳＲＡＭ
の試験を行うことができる。
【００２５】次に、本発明になるメモリ試験装置の第１
実施例を説明する。図４は、メモリ試験装置の第１実施
例を示すブロック図である。図４に示すメモリ試験装置
は、大略タイミングジェネレータ１、パターンジェネレ
ータ２、プログラマブルデータセレクタ３、フォーマッ
トコントローラ４、入力電圧決定回路５、ドライバ６、
アナログコンパレータ７、出力電圧決定回路８、デジタ
ルコンパレータ９、不良メモリ記憶回路１０、電源１
１、試験ボード１２及びプロセッサ１３からなる。
【００２６】試験するべきメモリ２１は、試験ボード１
２に搭載され、メモリ２１のピン２２はドライバ６の出
力に接続され、ピン２３はアナログコンパレータ７の入
力に接続され、ピン２４は電源１１に接続される。テス
トデータの書き込み時、パターンジェネレータ２は、予
め定められた２値のパターンのテストデータ波形を発生
し、タイミングジェネレータ１から発生されるクロック
で決定されるタイミングでプロセッサ１３から入力され
る各アドレスに対するテストデータ波形をプログラマブ
ルデータセレクタ３及び不良メモリ記憶回路１０に出力
する。プログラマブルデータセレクタ３には、試験する
メモリ２１のどのピンにテストデータを供給するかを示
す情報が予めプログラムされており、この情報に基づい
て本実施例ではピン２２にテストデータを供給すること
を決定し、テストデータ波形をフォーマットコントロー
ラ４に出力する。フォーマットコントローラ４は、テス
トデータ波形の波形整形を行う。波形整形されたテスト
データ波形は、ドライバ６により入力電圧決定回路５に
より決定される電圧レベルに変換され、テストデータと
してピン２２に供給される。
【００２７】尚、本実施例では、プログラマブルデータ
セレクタ３がピン２２にテストデータを供給するようプ
ログラムされているので、図４ではピン２２への信号パ
スのみが示されている。メモリ２１には、周知の方法に
よりクロック、アドレス等の信号が供給され、テストデ
ータの書き込み時にはピン２２に供給されたテストデー
タを指定されたアドレスに順次書き込まれる。
【００２８】その後、テストデータの読み出し時には、
メモリ２１には、周知の方法によりクロック、アドレス
等の信号が供給され、書き込まれているテストデータが
指定されたアドレスから順次読み出される。読み出され
たテストデータは、ピン２３から出力され、アナログコ
ンパレータ７に入力される。アナログコンパレータ７
は、タイミングジェネレータ１から発生されるストロー
ブパルスに応答して、読み出されたテストデータを出力
電圧決定回路８により決定される電圧レベルに変換し、
デジタルコンパレータ９及びレジスタ１３に出力する。
【００２９】テストデータの読み出し時には、デジタル
コンパレータ９は、プログラマブルセレクタ３を介して
得られるパターンジェネレータ２からのアドレスに基づ
き、２つの連続するアドレスから読み出されたテストデ
ータのうち、一方のアドレスから読み出されたテストデ
ータを期待データとして他方のアドレスから読み出され
たテストデータと比較する。又、デジタルコンパレータ
９は、タイミングジェネレータ１から発生されるストロ
ーブパルスにより決定されるタイミングで、一方のアド
レスから読み出されたテストデータと他方のアドレスか
ら読み出されたテストデータとを比較し、比較結果を不
良メモリ記憶回路１０に供給する。
【００３０】テストデータがアドレス毎にデータ「０」
とデータ「１」とが交互に存在する市松パターン又はス
トライプパターンで構成されている場合、２つの連続す
るアドレスから読み出されたテストデータは不一致とな
る。そこで、比較の結果、例えばストローブパルスのハ
イレベル期間に比較された２つの連続するアドレスから
読み出されたテストデータが一致する場合は、メモリ２
１が不良であると判定され、メモリ２１が不良であるこ
とを示す情報が不良メモリ記憶回路１０に供給される。
【００３１】テストデータが全てデータ「０」又は全て
データ「１」からなるパターンで構成されている場合、
２つの連続するアドレスから読み出されたテストデータ
は一致する。そこで、比較の結果、例えばストローブパ
ルスのハイレベル期間に比較された２つの連続するアド
レスから読み出されたテストデータが不一致の場合は、
メモリ２１が不良であると判定され、メモリ２１が不良
であることを示す情報が不良メモリ記憶回路１０に供給
される。
【００３２】不良メモリ記憶回路１０には、パターンジ
ェネレータ２からのアドレスとテストデータとを含む情
報も供給されている。これにより、不良メモリ記憶回路
１０は、デジタルコンパレータ９からの情報に基づい
て、どのようなテストデータをメモリ２１に書き込んで
読み出した際にメモリ２１のどのアドレスで不良が発生
したかを示す記録（ログ）を記憶する。
【００３３】上記の如きテストパターンをメモリ２１に
書き込んで読み出す動作が、プロセッサ１３から指定さ
れる最後のアドレスに対して行われた後、プロセッサ１
３は不良メモリ記憶回路１０に記憶されたログを参照す
る。プロセッサ１３は、ログに基づいて、試験されたメ
モリ２１が不良品であるか否かの判断等を行う。又、試
験が例えばメモリ２１の製造段階で行われる場合には、
プロセッサ１３は、ログに基づいて試験されたメモリ２
１に不良が存在するか否かを判断し、一定量を越える不
良が発生していればメモリ２１を不良品とし、一定以下
であれば冗長処理を行って不良箇所を冗長する等の処理
を行うことも可能である。
【００３４】次に、本発明になるメモリ試験装置の第２
実施例を説明する。図５は、メモリ試験装置の第２実施
例を示す斜視図であり、図６は、メモリ試験装置の第２
実施例の要部を示すブロック図である。本実施例では、
図４に示すメモリ試験装置の電源１１及び試験ボード１
２を除く部分が、パーソナルコンピュータ等の汎用コン
ピュータシステムで構成されている。図５及び図６で
は、電源１１、試験ボード１２、メモリ２１等の図示は
省略する。
【００３５】図５に示すコンピュータシステム１００
は、ＣＰＵやディスクドライブ等を内蔵した本体部１０
１、本体部１０１からの指示により表示画面１０２ａ上
に画像を表示するディスプレイ１０２、コンピュータシ
ステム１００に種々の情報を入力するためのキーボード
１０３、ディスプレイ１０２の表示画面１０２ａ上の任
意の位置を指定するマウス１０４、外部のデータベース
等にアクセスして他のコンピュータシステムに記憶され
ているプログラム等をダウンロードするモデム１０５等
を備えている。ディスク１１０等の可搬型記録媒体に格
納されるか、モデム１０５等の通信装置を使って他のコ
ンピュータシステムの記録媒体１０６からダウンロード
されるプログラムは、コンピュータシステム１００に入
力されてコンパイルされる。このプログラムは、コンピ
ュータシステム１００のＣＰＵに上記メモリ試験方法の
第１又は第２実施例によりメモリを試験させるプログラ
ムを含む。
【００３６】本発明になる記憶媒体の一実施例は、上記
プログラムを格納したディスク１１０等の記録媒体であ
る。尚、記録媒体は、ＩＣカードメモリ、フロッピィデ
ィスク、光磁気ディスク、ＣＤ−ＲＯＭ、各種半導体メ
モリデバイス等の取り外し可能な記録媒体に限定され
ず、モデムやＬＡＮ等の通信装置や通信手段を介して接
続されるコンピュータシステムでアクセス可能な記録媒
体を含む。
【００３７】図６は、コンピュータシステム１００の本
体部１０１内の要部の構成を示すブロック図である。同
図中、本体部１０１は、大略バス２００により接続され
たＣＰＵ２０１と、ＲＡＭやＲＯＭ等からなるメモリ部
２０２と、ディスク１１０用のディスクドライブ２０３
と、ハードディスクドライブ２０４とからなる。尚、コ
ンピュータシステム１００の構成は、図５及び図６に示
す構成に限定されるものではなく、代わりに各種周知の
構成を使用しても良い。
【００３８】図７は、本実施例においてＣＰＵ２０１が
実行する処理を説明するフローチャートである。同図
中、ステップＳ１は、例えばメモリ部２０２に格納され
た予め定められた２値のパターンを有するテストデータ
波形を発生し、内部で発生されるクロックで決定される
タイミングで各アドレスに対するテストデータ波形を出
力する。ステップＳ２は、試験するメモリ２１のどのピ
ンにテストデータを供給するかを決定し、本実施例では
決定されたピン２２にテストデータを供給することを決
定する。ステップＳ３は、テストデータ波形の波形整形
を行う。ステップＳ４は、波形整形されたテストデータ
波形を所定の電圧レベルに変換し、テストデータとして
ピン２２に供給する。
【００３９】ステップＳ６は、周知の方法によりクロッ
ク、アドレス等の信号をメモリ２１に供給し、ピン２２
に供給されたテストデータを指定されたアドレスに順次
書き込む。又、ステップＳ６は、その後周知の方法によ
りクロック、アドレス等の信号をメモリ２１に供給し、
書き込まれているテストデータを指定されたアドレスか
ら順次読み出す。読み出されたテストデータは、ピン２
３から出力される。
【００４０】ステップＳ７は、内部で発生されるストロ
ーブパルスに応答して、読み出されたテストデータを所
定電圧レベルに変換するステップＳ８は、アドレスに基
づき、２つの連続するアドレスから読み出されたテスト
データのうち、一方のアドレスから読み出されたテスト
データを期待データとして他方のアドレスから読み出さ
れたテストデータと、ストローブパルスにより決定され
るタイミングで比較し、比較結果を例えばメモリ部２０
２に記憶する。
【００４１】テストデータがアドレス毎にデータ「０」
とデータ「１」とが交互に存在する市松パターン又はス
トライプパターンで構成されている場合、２つの連続す
るアドレスから読み出されたテストデータは不一致とな
る。そこで、比較の結果、例えばストローブパルスのハ
イレベル期間に比較された２つの連続するアドレスから
読み出されたテストデータが一致する場合は、メモリ２
１が不良であると判定され、メモリ２１が不良であるこ
とを示す情報がメモリ部２０２に記憶される。
【００４２】テストデータが全てデータ「０」又は全て
データ「１」からなるパターンで構成されている場合、
２つの連続するアドレスから読み出されたテストデータ
は一致する。そこで、比較の結果、例えばストローブパ
ルスのハイレベル期間に比較された２つの連続するアド
レスから読み出されたテストデータが不一致の場合は、
メモリ２１が不良であると判定され、メモリ２１が不良
であることを示す情報がメモリ部２０２に記憶される。
【００４３】これにより、メモリ部２０２は、比較結果
に関する情報と、アドレスと、テストデータに基づい
て、どのようなテストデータをメモリ２１に書き込んで
読み出した際にメモリ２１のどのアドレスで不良が発生
したかを示す記録（ログ）を記憶する。ステップＳ９
は、上記の如きテストパターンをメモリ２１に書き込ん
で読み出す動作が、指定される最後のアドレスに対して
行われたか否かを判定する。ステップＳ９の判定結果が
ＮＯであると、ステップＳ１０は、次のアドレスを設定
し、処理はステップＳ１へ戻る。他方、ステップＳ９の
判定結果がＹＥＳの場合は、ステップＳ１１でメモリ部
２０２に記憶されたログを参照し、不良に関する情報が
記憶されているか否かを判定する。ステップＳ１１の判
定結果がＮＯであると、ステップＳ１２は試験したメモ
リ２１が良品であると判断し、処理は終了する。ステッ
プＳ１１の判定結果がＹＥＳであると、ステップＳ１３
は試験したメモリ２１が不良品であると判断し、処理は
終了する。
【００４４】尚、試験が例えばメモリ２１の製造段階で
行われる場合には、ステップＳ１１は試験されたメモリ
２１に一定量を越える不良が発生しているか否かを判定
し、判定結果がＹＥＳであればステップＳ１３でメモリ
２１を不良品と判断し、判定結果がＮＯであればステッ
プＳ１２で冗長処理を行って不良箇所を冗長する等の処
理を行い試験したメモリ２１が良品であると判断するよ
うにしても良い。
【００４５】以上、本発明を実施例により説明したが、
本発明は上記実施例に限定されるものではなく、本発明
の範囲内で種々の変形及び改良が可能であることは言う
までもない。
【００４６】
【発明の効果】本発明によれば、簡単、且つ、安価な構
成のメモリ試験装置を用いてメモリの試験を高速に行う
ことができ、ＤＤＲ型のメモリ等の高速メモリの試験も
高速に行うことが可能となる。
【図面の簡単な説明】
【図１】従来のＳＤＲＡＭの試験方法の一例を説明する
タイムチャートである。
【図２】本発明になるメモリ試験方法の第１実施例を説
明するタイムチャートである。
【図３】本発明になるメモリ試験方法の第２実施例を説
明するタイムチャートである。
【図４】メモリ試験装置の第１実施例を示すブロック図
である。
【図５】メモリ試験装置の第２実施例を示す斜視図であ
る。
【図６】メモリ試験装置の第２実施例の要部を示すブロ
ック図である。
【図７】メモリ試験装置の第２実施例においてＣＰＵが
実行する処理を説明するフローチャートである。
【符号の説明】 １ タイミングジェネレータ ２ パターンジェネレータ ３ プログラマブルデータセレクタ ４ フォーマットコントローラ ５ 入力電圧決定回路 ６ ドライバ ７ アナログコンパレータ ８ 出力電圧決定回路 ９ デジタルコンパレータ １０ 不良メモリ記憶回路 １１ 電源 １２ 試験ボード １３ プロセッサ ２１ メモリ ２２〜２４ ピン １００ コンピュータシステム １０１ 本体部 ２０１ ＣＰＵ ２０２ メモリ部

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 テストデータをメモリに書き込んで読み
    出すことでメモリを試験するメモリ試験方法であって、 クロックに同期して順次読み出されるデータのうち、連
    続して読み出される２つのデータのうち一方を期待デー
    タとして他方と比較する比較ステップと、 該比較ステップで得られる比較結果に基づいてメモリの
    不良を判定する判定ステップとを含む、メモリ試験方
    法。
  2. 【請求項２】 前記テストデータは、アドレス毎にデー
    タ「０」とデータ「１」とが交互に存在する市松パター
    ン又はストライプパターン、全てデータ「０」からなる
    パターン及び全てデータ「１」からなるパターンで構成
    されたグループから選択された１つのパターンからな
    る、請求項１記載のメモリ試験方法。
  3. 【請求項３】 前記クロックに同期して順次読み出され
    るデータの読み出し周波数は、該クロックの周波数の２
    倍である、請求項１又は２記載のメモリ試験方法。
  4. 【請求項４】 テストデータをメモリに書き込んで読み
    出す書き込み／読み出し手段と、 該書き込み／読み出し手段によりクロックに同期して順
    次読み出されるデータのうち、連続して読み出される２
    つのデータのうち一方を期待データとして他方と比較す
    る比較手段と、 該比較手段から得られる比較結果に基づいてメモリの不
    良を判定する判定手段とを備えた、メモリ試験装置。
  5. 【請求項５】 前記テストデータは、アドレス毎にデー
    タ「０」とデータ「１」とが交互に存在する市松パター
    ン又はストライプパターン、全てデータ「０」からなる
    パターン及び全てデータ「１」からなるパターンで構成
    されたグループから選択された１つのパターンからな
    る、請求項４記載のメモリ試験装置。
  6. 【請求項６】 前記書き込み／読み出し手段により前記
    クロックに同期して順次読み出されるデータの読み出し
    周波数は、該クロックの周波数の２倍である、請求項４
    又は５記載のメモリ試験装置。
  7. 【請求項７】 コンピュータに、テストデータをメモリ
    に書き込んで読み出させることでメモリを試験するため
    のプログラムを格納したコンピュータ読み取り可能な記
    憶媒体であって、 該コンピュータに、クロックに同期して順次読み出され
    るデータのうち、連続して読み出される２つのデータの
    うち一方を期待データとして他方と比較させる比較手段
    と、 該コンピュータに、該比較手段から得られる比較結果に
    基づいてメモリの不良を判定させる判定手段とを備え
    た、記憶媒体。
  8. 【請求項８】 前記テストデータは、アドレス毎にデー
    タ「０」とデータ「１」とが交互に存在する市松パター
    ン又はストライプパターン、全てデータ「０」からなる
    パターン及び全てデータ「１」からなるパターンで構成
    されたグループから選択された１つのパターンからな
    る、請求項７記載の記憶媒体。
  9. 【請求項９】 前記書き込み／読み出し手段により前記
    コンピュータに前記クロックに同期して順次読み出させ
    るデータの読み出し周波数は、該クロックの周波数の２
    倍である、請求項７又は８記載の記憶媒体。
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