JPH07174827A - 半導体試験装置の試験パターン発生装置 - Google Patents
半導体試験装置の試験パターン発生装置Info
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- JPH07174827A JPH07174827A JP5320030A JP32003093A JPH07174827A JP H07174827 A JPH07174827 A JP H07174827A JP 5320030 A JP5320030 A JP 5320030A JP 32003093 A JP32003093 A JP 32003093A JP H07174827 A JPH07174827 A JP H07174827A
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Abstract
(57)【要約】
【目的】 多くの波形を発生し、かつタイミングを設定
することを可能とする。 【構成】 パターン発生器１１のタイミング部１２から
のタイミングデータＴＳがタイミングメモリ１５とレー
ト発生器１４とに与えられて、そのレート発生器からの
基準タイミングが、遅延回路１７で、タイミングメモリ
１５から読みだされた遅延量だけ遅延される。一方、波
形メモリ１９から読みだされたデータがアンド回路１８
1 乃至１８8 に入力されて、遅延回路１７からの遅延タ
イミングの選択が行われて、フリップフロップ２２がセ
ット、リセット制御され、その出力によってドライバー
が駆動される。タイミングメモリ１５、及び波形メモリ
１９にはそれぞれ、パターン発生器１１からのタイミン
グデータＴＳとパターンデータＰＡＴとの両者がアドレ
スとして与えられる。
することを可能とする。 【構成】 パターン発生器１１のタイミング部１２から
のタイミングデータＴＳがタイミングメモリ１５とレー
ト発生器１４とに与えられて、そのレート発生器からの
基準タイミングが、遅延回路１７で、タイミングメモリ
１５から読みだされた遅延量だけ遅延される。一方、波
形メモリ１９から読みだされたデータがアンド回路１８
1 乃至１８8 に入力されて、遅延回路１７からの遅延タ
イミングの選択が行われて、フリップフロップ２２がセ
ット、リセット制御され、その出力によってドライバー
が駆動される。タイミングメモリ１５、及び波形メモリ
１９にはそれぞれ、パターン発生器１１からのタイミン
グデータＴＳとパターンデータＰＡＴとの両者がアドレ
スとして与えられる。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路、いわ
ゆるＩＣを試験するために論理パターン試験信号を発生
する試験パターン発生装置に関する。
ゆるＩＣを試験するために論理パターン試験信号を発生
する試験パターン発生装置に関する。
【０００２】
【従来の技術】図５に従来の試験パターン発生装置を示
す。パターン発生器１１のタイミング部１２、パターン
部１３からそれぞれ、試験サイクルごとにタイミングデ
ータＴＳ、パターンデータＰＡＴがそれぞれ読出され
る。タイミングデータＴＳは例えば１０ビットで構成さ
れ、レート発生器１４と、タイミングメモリ１５1 〜１
５ 6 とに供給され、レート発生器１４からその入力され
たタイミングデータＴＳに応じた周期（周波数）の基準
タイミング信号が発生され、ゲート１６1 〜１６6を通
じて遅延回路１７1 〜１７6 へ供給される。またタイミ
ングメモリ１５1 〜１５6 はそれぞれタイミングデータ
ＴＳをアドレスとして遅延データが読出され、これらタ
イミングメモリ１５1 〜１５6 から読出された遅延デー
タはそれぞれ遅延回路１７1 〜１７6 に設定され、それ
ぞれ遅延回路１７1 〜１７6 の遅延量、つまり試験サイ
クル内のタイミングが決定される。
す。パターン発生器１１のタイミング部１２、パターン
部１３からそれぞれ、試験サイクルごとにタイミングデ
ータＴＳ、パターンデータＰＡＴがそれぞれ読出され
る。タイミングデータＴＳは例えば１０ビットで構成さ
れ、レート発生器１４と、タイミングメモリ１５1 〜１
５ 6 とに供給され、レート発生器１４からその入力され
たタイミングデータＴＳに応じた周期（周波数）の基準
タイミング信号が発生され、ゲート１６1 〜１６6を通
じて遅延回路１７1 〜１７6 へ供給される。またタイミ
ングメモリ１５1 〜１５6 はそれぞれタイミングデータ
ＴＳをアドレスとして遅延データが読出され、これらタ
イミングメモリ１５1 〜１５6 から読出された遅延デー
タはそれぞれ遅延回路１７1 〜１７6 に設定され、それ
ぞれ遅延回路１７1 〜１７6 の遅延量、つまり試験サイ
クル内のタイミングが決定される。
【０００３】これら遅延回路１７1 〜１７6 でそれぞれ
遅延された基準タイミング信号は第１〜第６クロックと
される。その第１クロックはアンド回路１８1 ，１８2
へ供給され、第２クロックはアンド回路１８3 ，１８4
へ供給され、第３クロックはアンド回路１８5 〜１８7
へ供給され、第４クロックはアンド回路１８8 へ供給さ
れる。
遅延された基準タイミング信号は第１〜第６クロックと
される。その第１クロックはアンド回路１８1 ，１８2
へ供給され、第２クロックはアンド回路１８3 ，１８4
へ供給され、第３クロックはアンド回路１８5 〜１８7
へ供給され、第４クロックはアンド回路１８8 へ供給さ
れる。
【０００４】読出されたパターンデータＰＡＴをアドレ
スとして波形メモリ１９が読出される。波形メモリ１９
は８ワードあり、これらのワードの指定はパターンデー
タＰＡＴの３ビットＡ，Ｂ，Ｃにより行われる。各ワー
ドの読出しごとに、ドライバ高レベル駆動第１データＴ
１Ｓと、ドライバ低レベル駆動第１データＴ１Ｒと、ド
ライバ高レベル駆動第２データＴ２Ｓと、ドライバ低レ
ベル駆動第２データＴ２Ｒと、ドライバ高レベル駆動第
３データＴ３Ｓと、ドライバ低レベル駆動第３データＴ
３Ｒと、ドライバイネーブルデータＴ３Ｌと、ドライバ
ディスイネーブルデータＴ４と、高レベル期待値データ
ＥＸＨと、低レベル期待値データＥＸＬとが読出され
る。
スとして波形メモリ１９が読出される。波形メモリ１９
は８ワードあり、これらのワードの指定はパターンデー
タＰＡＴの３ビットＡ，Ｂ，Ｃにより行われる。各ワー
ドの読出しごとに、ドライバ高レベル駆動第１データＴ
１Ｓと、ドライバ低レベル駆動第１データＴ１Ｒと、ド
ライバ高レベル駆動第２データＴ２Ｓと、ドライバ低レ
ベル駆動第２データＴ２Ｒと、ドライバ高レベル駆動第
３データＴ３Ｓと、ドライバ低レベル駆動第３データＴ
３Ｒと、ドライバイネーブルデータＴ３Ｌと、ドライバ
ディスイネーブルデータＴ４と、高レベル期待値データ
ＥＸＨと、低レベル期待値データＥＸＬとが読出され
る。
【０００５】波形メモリ１９の記憶内容は発生波形がノ
ンリターン波形ＮＲＺ、その反転波形／ＮＲＺ、リター
ン波形ＲＺ、その反転波形／ＲＺ、排他的論理和波形Ｘ
ＯＲ、その反転波形／ＸＯＲなどにより異なり、その記
憶内容に応じた種類の波形が形成される。アンド回路１
８1 ，１８3 ，１８5 の各出力はオア回路２１を通じて
第１フリップフロップ２２のセット端子Ｓへ供給され、
アンド回路１８2 ，１８4 ，１８ 6 の各出力がオア回路
２３を通じて第１フリップフロップ２２のリセット端子
Ｒへ供給される。第１フリップフロップ２２の出力はド
ライバ２４を通じ、試験装置の一つのピン端子２５i を
通じて被試験ＩＣ素子２６の１つの端子ピンに接続され
る。アンド回路１８7 の出力が第２フリップフロップ２
７のセット端子Ｓに供給され、アンド回路１８8 の出力
が第２フリップフロップ２７のリセット端子Ｒに供給さ
れる。第２フリップフロップ２７の出力はドライバー２
４のイネーブル制御端子へ供給される。
ンリターン波形ＮＲＺ、その反転波形／ＮＲＺ、リター
ン波形ＲＺ、その反転波形／ＲＺ、排他的論理和波形Ｘ
ＯＲ、その反転波形／ＸＯＲなどにより異なり、その記
憶内容に応じた種類の波形が形成される。アンド回路１
８1 ，１８3 ，１８5 の各出力はオア回路２１を通じて
第１フリップフロップ２２のセット端子Ｓへ供給され、
アンド回路１８2 ，１８4 ，１８ 6 の各出力がオア回路
２３を通じて第１フリップフロップ２２のリセット端子
Ｒへ供給される。第１フリップフロップ２２の出力はド
ライバ２４を通じ、試験装置の一つのピン端子２５i を
通じて被試験ＩＣ素子２６の１つの端子ピンに接続され
る。アンド回路１８7 の出力が第２フリップフロップ２
７のセット端子Ｓに供給され、アンド回路１８8 の出力
が第２フリップフロップ２７のリセット端子Ｒに供給さ
れる。第２フリップフロップ２７の出力はドライバー２
４のイネーブル制御端子へ供給される。
【０００６】ピン端子２５i は第１、第２コンパレータ
２７，２８の反転入力端、非反転入力端に接続され、被
試験ＩＣ素子２６の出力はそれぞれ高レベルしきい値Ｖ
H 、低レベルしきい値ＶL と比較される。これら比較結
果は遅延回路１７5 ，１７6からの各クロックのストロ
ーブによりそれぞれ第１、第２コンパレータ２７，２８
の比較結果がサンプリング保持されて出力される。第
１、第２コンパレータ２７，２８の各出力は波形メモリ
１９よりの高レベル期待値データＥＸＨ、低レベル期待
値データＥＸＬとの論理積がそれぞれアンド回路３１，
３２でとられ、また第１、第２コンパレータ２７，２８
の出力はオア回路３３へ供給され、そのオア回路３３の
出力と、高レベル期待値データＥＸＨ、低レベル期待値
データＥＸＬとの論理積がアンド回路３４でとられる。
アンド回路３１，３２，３４の各出力はオア回路３５へ
供給される。
２７，２８の反転入力端、非反転入力端に接続され、被
試験ＩＣ素子２６の出力はそれぞれ高レベルしきい値Ｖ
H 、低レベルしきい値ＶL と比較される。これら比較結
果は遅延回路１７5 ，１７6からの各クロックのストロ
ーブによりそれぞれ第１、第２コンパレータ２７，２８
の比較結果がサンプリング保持されて出力される。第
１、第２コンパレータ２７，２８の各出力は波形メモリ
１９よりの高レベル期待値データＥＸＨ、低レベル期待
値データＥＸＬとの論理積がそれぞれアンド回路３１，
３２でとられ、また第１、第２コンパレータ２７，２８
の出力はオア回路３３へ供給され、そのオア回路３３の
出力と、高レベル期待値データＥＸＨ、低レベル期待値
データＥＸＬとの論理積がアンド回路３４でとられる。
アンド回路３１，３２，３４の各出力はオア回路３５へ
供給される。
【０００７】被試験ＩＣ素子２６に試験信号をＲＺ波形
として供給する場合は波形メモリ１９内に例えば図４に
示すように、各データが設定入力される。パターン発生
器１１からのパターンデータの３ビット（ＰＡＴＡ、Ｐ
ＡＴＢ、ＰＡＣ）をアドレスとして波形メモリ１９を読
出すが、波形のデータの決定は主に最下位ビットのＰＡ
ＴＡで決め、波形データが論理“１”でＰＡＴＡを
“１”とし、論理“０”でＰＡＴＡを“０”としてい
る。入出力ピンに対する入出力の切替えをパターンデー
タ中の最上位ビットＰＡＴＣで行い、出力ピンとする場
合（比較サイクル）はＰＡＴＣを“１”とし、通常は
“０”とする。また比較サイクルで、ＰＡＴＡとＰＡＴ
Ｂとの２ビットで期待値を決め、ＰＡＴＡ“０”、ＰＡ
ＴＢ“０”で低レベルＬを、ＰＡＴＡ“１”、ＰＡＴＢ
“０”で高レベルＨを、ＰＡＴＡ“０”、ＰＡＴＢ
“１”で高インピーダンス出力“Ｚ”を、ＰＡＴＡ
“１”、ＰＡＴＢ“１”で比較結果無視Ｘをそれぞれ表
わす。
として供給する場合は波形メモリ１９内に例えば図４に
示すように、各データが設定入力される。パターン発生
器１１からのパターンデータの３ビット（ＰＡＴＡ、Ｐ
ＡＴＢ、ＰＡＣ）をアドレスとして波形メモリ１９を読
出すが、波形のデータの決定は主に最下位ビットのＰＡ
ＴＡで決め、波形データが論理“１”でＰＡＴＡを
“１”とし、論理“０”でＰＡＴＡを“０”としてい
る。入出力ピンに対する入出力の切替えをパターンデー
タ中の最上位ビットＰＡＴＣで行い、出力ピンとする場
合（比較サイクル）はＰＡＴＣを“１”とし、通常は
“０”とする。また比較サイクルで、ＰＡＴＡとＰＡＴ
Ｂとの２ビットで期待値を決め、ＰＡＴＡ“０”、ＰＡ
ＴＢ“０”で低レベルＬを、ＰＡＴＡ“１”、ＰＡＴＢ
“０”で高レベルＨを、ＰＡＴＡ“０”、ＰＡＴＢ
“１”で高インピーダンス出力“Ｚ”を、ＰＡＴＡ
“１”、ＰＡＴＢ“１”で比較結果無視Ｘをそれぞれ表
わす。
【０００８】図５で示した波形メモリ１９の記憶内容で
はパターンデータのＰＡＴＡが図６Ａに示すように
“１”、“０”であると、“１”でアドレス“１”の内
容が読出され、“０”でアドレス“０”の内容が読出さ
れ、何れの場合も波形メモリ１９から読出されたドライ
バイネーブルデータＴ３Ｌは“１”であって、第２フリ
ップフロップ２７が、遅延回路１７3 からのクロックの
タイミングで予めセットされ、ドライバ２４はイネーブ
ル状態にされ、ＰＡＴＡが“１”ではドライバ高レベル
駆動第１データＴ１Ｓ“１”が読出され、遅延回路１７
1 からクロック（例えば図６Ｂ）により第１フリップフ
ロップ２２がセットされ、またドライバ低レベル駆動第
２データＴ２Ｒ“１”が読出され、遅延回路１７3 から
クロック（例えば図６Ｃ）により第１フリップフロップ
２２がリセットされ、図６Ｄに示すＲＺ波形出力でドラ
イバ２４が駆動され、これが被試験ＩＣ素子２６の１つ
の端子ピンに印加される。ＰＡＴＡが“０”では読出さ
れるデータＴ１Ｓ、Ｔ２Ｒは何れも“０”であって、図
６Ｄに示すようにドライバ２４に対する駆動は低レベル
のままである。
はパターンデータのＰＡＴＡが図６Ａに示すように
“１”、“０”であると、“１”でアドレス“１”の内
容が読出され、“０”でアドレス“０”の内容が読出さ
れ、何れの場合も波形メモリ１９から読出されたドライ
バイネーブルデータＴ３Ｌは“１”であって、第２フリ
ップフロップ２７が、遅延回路１７3 からのクロックの
タイミングで予めセットされ、ドライバ２４はイネーブ
ル状態にされ、ＰＡＴＡが“１”ではドライバ高レベル
駆動第１データＴ１Ｓ“１”が読出され、遅延回路１７
1 からクロック（例えば図６Ｂ）により第１フリップフ
ロップ２２がセットされ、またドライバ低レベル駆動第
２データＴ２Ｒ“１”が読出され、遅延回路１７3 から
クロック（例えば図６Ｃ）により第１フリップフロップ
２２がリセットされ、図６Ｄに示すＲＺ波形出力でドラ
イバ２４が駆動され、これが被試験ＩＣ素子２６の１つ
の端子ピンに印加される。ＰＡＴＡが“０”では読出さ
れるデータＴ１Ｓ、Ｔ２Ｒは何れも“０”であって、図
６Ｄに示すようにドライバ２４に対する駆動は低レベル
のままである。
【０００９】被試験ＩＣ素子２６のＩ／Ｏピンが出力と
して用いられる場合は、第２フリップフロップ２７はリ
セット状態とされ、ドライバ２４はディスイネーブル状
態とされ、出力インピーダンスが無限大の状態となる。
この状態で被試験ＩＣ素子２６から出力された出力はピ
ン端子２５i に印加され、コンパレータ２７，２８で高
レベルしきい値ＶH 、低レベルしきい値ＶL とそれぞれ
比較される。ＶH ，Ｖ L は図６Ｅに示すように選定さ
れ、入力ＶがＶH 以上でコンパレータ２７の出力が低レ
ベル、コンパレータ２８の出力が高レベル、入力がＶH
より低いか、ＶL以上でコンパレータ２７の出力が高レ
ベル、コンパレータ２８の出力が高レベル入力がＶL 以
下でコンパレータ２７の出力が高レベル、コンパレータ
２８の出力が低レベルとなる。
して用いられる場合は、第２フリップフロップ２７はリ
セット状態とされ、ドライバ２４はディスイネーブル状
態とされ、出力インピーダンスが無限大の状態となる。
この状態で被試験ＩＣ素子２６から出力された出力はピ
ン端子２５i に印加され、コンパレータ２７，２８で高
レベルしきい値ＶH 、低レベルしきい値ＶL とそれぞれ
比較される。ＶH ，Ｖ L は図６Ｅに示すように選定さ
れ、入力ＶがＶH 以上でコンパレータ２７の出力が低レ
ベル、コンパレータ２８の出力が高レベル、入力がＶH
より低いか、ＶL以上でコンパレータ２７の出力が高レ
ベル、コンパレータ２８の出力が高レベル入力がＶL 以
下でコンパレータ２７の出力が高レベル、コンパレータ
２８の出力が低レベルとなる。
【００１０】コンパレータ２７，２８の比較結果は遅延
回路１７5 ，１７6 からの同一タイミングのストローブ
によりサンプル保持され、波形メモリ１９から読出され
た高レベル期待値データＥＸＨ、低レベル期待値データ
ＥＸＬとの論理積がアンド回路３１，３２でとられる。
期待値が低レベルＬの場合は、低レベル期待値データＥ
ＸＬが“１”とされ、期待値が高レベルＨの場合は高レ
ベル期待値データＥＸＨが“１”とされ、期待値が高イ
ンピーダンス出力Ｚの場合はＥＸＬとＥＸＨが共に
“１”とされ比較結果を無視する場合（Ｘ）ではＥＸ
Ｌ，ＥＸＨが共に“０”とされる。その結果、期待値が
高レベルＨで入力（メモリ２６の出力）Ｖがしきい値Ｖ
H 以下でアンド回路３１の出力が高レベルとなって不良
を出力し、期待値が低レベルＬで入力ＶがＶL 以上でア
ンド回路３２の出力が高レベルになって不良を出力し、
期待値がＺで、高インピーダンス状態でなければアンド
回路３４の出力が高レベルになって不良を出力し、全体
の不良の数がオア回路３５から出力される。
回路１７5 ，１７6 からの同一タイミングのストローブ
によりサンプル保持され、波形メモリ１９から読出され
た高レベル期待値データＥＸＨ、低レベル期待値データ
ＥＸＬとの論理積がアンド回路３１，３２でとられる。
期待値が低レベルＬの場合は、低レベル期待値データＥ
ＸＬが“１”とされ、期待値が高レベルＨの場合は高レ
ベル期待値データＥＸＨが“１”とされ、期待値が高イ
ンピーダンス出力Ｚの場合はＥＸＬとＥＸＨが共に
“１”とされ比較結果を無視する場合（Ｘ）ではＥＸ
Ｌ，ＥＸＨが共に“０”とされる。その結果、期待値が
高レベルＨで入力（メモリ２６の出力）Ｖがしきい値Ｖ
H 以下でアンド回路３１の出力が高レベルとなって不良
を出力し、期待値が低レベルＬで入力ＶがＶL 以上でア
ンド回路３２の出力が高レベルになって不良を出力し、
期待値がＺで、高インピーダンス状態でなければアンド
回路３４の出力が高レベルになって不良を出力し、全体
の不良の数がオア回路３５から出力される。
【００１１】以上のような試験パターン（信号）の被試
験ＩＣ素子２６への印加、被試験ＩＣ素子２６の出力の
良不良判定の構成が、試験装置のピン端子２５i ごとに
設けられ、これらピン端子２５i を被試験ＩＣ素子２６
の対応端子ピンに接続して試験を行う。
験ＩＣ素子２６への印加、被試験ＩＣ素子２６の出力の
良不良判定の構成が、試験装置のピン端子２５i ごとに
設けられ、これらピン端子２５i を被試験ＩＣ素子２６
の対応端子ピンに接続して試験を行う。
【００１２】
【発明が解決しようとする課題】従来の波形メモリを用
いた試験パターン信号発生装置においては、リアルタイ
ムで試験パターンとタイミングとを切り換えることがで
き、すこぶる便利であった。しかし、パターンデータと
して、従来の論理回路を用いて試験パターンを発生する
場合の制御データであるＰＡＴ．Ａ．Ｂ．Ｃの３ビット
を用いるのみであるため、これによって選択できる波形
の種類は限られていた。同様にタイミングデータＴＳも
比較的少なく、各種のタイミングを発生することができ
なかった。
いた試験パターン信号発生装置においては、リアルタイ
ムで試験パターンとタイミングとを切り換えることがで
き、すこぶる便利であった。しかし、パターンデータと
して、従来の論理回路を用いて試験パターンを発生する
場合の制御データであるＰＡＴ．Ａ．Ｂ．Ｃの３ビット
を用いるのみであるため、これによって選択できる波形
の種類は限られていた。同様にタイミングデータＴＳも
比較的少なく、各種のタイミングを発生することができ
なかった。
【００１３】この発明の目的はパターンの切替えを各種
に行うことができ、かつタイミングの発生も従来よりき
め細かに行うことができる試験パターン発生装置を提供
することにある。
に行うことができ、かつタイミングの発生も従来よりき
め細かに行うことができる試験パターン発生装置を提供
することにある。
【００１４】
【課題を解決するための手段】請求項１の発明によれ
ば、パターン発生器からのパターンデータとタイミング
データとの両方をアドレスとして波形メモリと複数のタ
イミングメモリとがそれぞれ読み出される。この読み出
された波形メモリからのパターン制御データによる処理
とタイミングメモリから読みだされた遅延データによる
遅延制御と前記読み出されたパターン制御データによる
その後の処理は従来と同様に行われる。このように波形
メモリもタイミングメモリもそのアドレスとしてパター
ンデータとタイミングデータとの両者が用いられたた
め、それぞれ従来に比べてパターンデータのビット数が
同一、タイミングデータのビット数が同一であっても多
くの種類のパターン制御データや遅延データを出力させ
ることができる。
ば、パターン発生器からのパターンデータとタイミング
データとの両方をアドレスとして波形メモリと複数のタ
イミングメモリとがそれぞれ読み出される。この読み出
された波形メモリからのパターン制御データによる処理
とタイミングメモリから読みだされた遅延データによる
遅延制御と前記読み出されたパターン制御データによる
その後の処理は従来と同様に行われる。このように波形
メモリもタイミングメモリもそのアドレスとしてパター
ンデータとタイミングデータとの両者が用いられたた
め、それぞれ従来に比べてパターンデータのビット数が
同一、タイミングデータのビット数が同一であっても多
くの種類のパターン制御データや遅延データを出力させ
ることができる。
【００１５】請求項２の発明によれば、請求項１の発明
において、その波形メモリのアドレス入力側にマルチプ
レクサが挿入され、このマルチプレクサによってパター
ンデータ及びタイミングデータと、パターンデータ及び
固定データとを切り換えて波形メモリに対するアドレス
として供給するようにされる。また、複数のタイミング
メモリのアドレス入力側に同様に第２のマルチプレクサ
が挿入され、この第２のマルチプレクサによってパター
ンデータ及びタイミングデータと、固定データ及びタイ
ミングデータとを切り換えてアドレスとしてタイミング
メモリへ供給するようにされる。
において、その波形メモリのアドレス入力側にマルチプ
レクサが挿入され、このマルチプレクサによってパター
ンデータ及びタイミングデータと、パターンデータ及び
固定データとを切り換えて波形メモリに対するアドレス
として供給するようにされる。また、複数のタイミング
メモリのアドレス入力側に同様に第２のマルチプレクサ
が挿入され、この第２のマルチプレクサによってパター
ンデータ及びタイミングデータと、固定データ及びタイ
ミングデータとを切り換えてアドレスとしてタイミング
メモリへ供給するようにされる。
【００１６】
【実施例】図１に請求項１の発明の実施例を示し、図５
と対応する部分に同一符号を付けてある。この発明にお
いては波形メモリ１９はパターンデータＰＡＴ、タイミ
ングデータＴＳとの両者をアドレスとして読み出され
る。この例では各タイミングデータＴＳに応じていずれ
かのメモリプレーンが選択され、選択されたメモリプレ
ーンについてパターンデータＰＡＴによって読み出され
る。つまりタイミングデータＴＳがパターンデータＰＡ
Ｔの上位アドレスとされている。また、タイミングメモ
リ１５1 乃至１５6 も同様にタイミングデータＴＳとパ
ターンデータＰＡＴとをアドレスとして読み出される。
と対応する部分に同一符号を付けてある。この発明にお
いては波形メモリ１９はパターンデータＰＡＴ、タイミ
ングデータＴＳとの両者をアドレスとして読み出され
る。この例では各タイミングデータＴＳに応じていずれ
かのメモリプレーンが選択され、選択されたメモリプレ
ーンについてパターンデータＰＡＴによって読み出され
る。つまりタイミングデータＴＳがパターンデータＰＡ
Ｔの上位アドレスとされている。また、タイミングメモ
リ１５1 乃至１５6 も同様にタイミングデータＴＳとパ
ターンデータＰＡＴとをアドレスとして読み出される。
【００１７】これらパターンデータＴＳ及びタイミング
データＰＡＴをアドレスとして読み出される波形メモリ
１９及びタイミングメモリの記憶例を図２に示す。この
例においては、タイミングデータＴＳを上位アドレスと
し、パターンデータＰＡＴを下位アドレスとし、全体と
してのメモリアドレスを図２の左端の欄に示す。左から
２番目の欄にタイミングデータＴＳの値を、その次の欄
にパターンデータの内容をそれぞれ示し、更にその次の
欄に波形メモリの記憶内容を、更にその次の欄、つまり
右端の欄にタイミングメモリの記憶内容を示す。波形メ
モリ１９の内容についてはドライバ駆動データＴ１Ｓ、
Ｔ１Ｒ、Ｔ２Ｓ、Ｔ２Ｒ、Ｔ３Ｓ、Ｔ３Ｒ、とドライバ
イネーブルデータＴ３Ｌとドライバディスイネーブルデ
ータＴ４Ｔとのみを表し、期待値データなどは省略して
ある。タイミングメモリは１５1、１５2 、１５3 、１
５4 のそれぞれの遅延データＴＥ１乃至ＴＥ４の内容を
示す。記憶内容中の１／０は“１”と“０”とのいずれ
でもよいことを示す。
データＰＡＴをアドレスとして読み出される波形メモリ
１９及びタイミングメモリの記憶例を図２に示す。この
例においては、タイミングデータＴＳを上位アドレスと
し、パターンデータＰＡＴを下位アドレスとし、全体と
してのメモリアドレスを図２の左端の欄に示す。左から
２番目の欄にタイミングデータＴＳの値を、その次の欄
にパターンデータの内容をそれぞれ示し、更にその次の
欄に波形メモリの記憶内容を、更にその次の欄、つまり
右端の欄にタイミングメモリの記憶内容を示す。波形メ
モリ１９の内容についてはドライバ駆動データＴ１Ｓ、
Ｔ１Ｒ、Ｔ２Ｓ、Ｔ２Ｒ、Ｔ３Ｓ、Ｔ３Ｒ、とドライバ
イネーブルデータＴ３Ｌとドライバディスイネーブルデ
ータＴ４Ｔとのみを表し、期待値データなどは省略して
ある。タイミングメモリは１５1、１５2 、１５3 、１
５4 のそれぞれの遅延データＴＥ１乃至ＴＥ４の内容を
示す。記憶内容中の１／０は“１”と“０”とのいずれ
でもよいことを示す。
【００１８】このような波形メモリ１９及びタイミング
メモリ１５1 乃至１５6 に対する記憶内容が設定されて
いる状態において、例えば図３に示すようにタイミング
アドレスＴＳとパターンデータＰＡＴとが与えられる
と、各試験周期Ｔが例えば１００ｎＳである場合におい
て、第１の試験サイクルにおいてはＴＳ＝１、ＰＡＴ＝
１であって、タイミングメモリ１５1 から遅延量２０ｎ
Ｓが読み出されてＴＥ１として設定され、さらに波形メ
モリ１９からドライバ高レベル駆動第１データＴ１Ｓが
“１”と読み出される。従ってアンド回路１８1 の出力
から２０ｎＳにパルスが出力され、オアゲート２１より
これを通じてフリップフロップ２２がセットされ、その
出力が立ち上がる。この状態においてはフリップフロッ
プ２７の出力が立ち上がっていてドライバ２４がイネー
ブル状態にあるから、ドライバ２４の出力が高レベルで
立ち上がる。
メモリ１５1 乃至１５6 に対する記憶内容が設定されて
いる状態において、例えば図３に示すようにタイミング
アドレスＴＳとパターンデータＰＡＴとが与えられる
と、各試験周期Ｔが例えば１００ｎＳである場合におい
て、第１の試験サイクルにおいてはＴＳ＝１、ＰＡＴ＝
１であって、タイミングメモリ１５1 から遅延量２０ｎ
Ｓが読み出されてＴＥ１として設定され、さらに波形メ
モリ１９からドライバ高レベル駆動第１データＴ１Ｓが
“１”と読み出される。従ってアンド回路１８1 の出力
から２０ｎＳにパルスが出力され、オアゲート２１より
これを通じてフリップフロップ２２がセットされ、その
出力が立ち上がる。この状態においてはフリップフロッ
プ２７の出力が立ち上がっていてドライバ２４がイネー
ブル状態にあるから、ドライバ２４の出力が高レベルで
立ち上がる。
【００１９】次の試験サイクルにおいてはＴＳ＝１、Ｐ
ＡＴ＝２となる。従って波形メモリ１９からドライバ低
レベル駆動第１データＴ１Ｒが“１”として出力され、
また、タイミングメモリ１５1 から２０ｎＳが読み出さ
れ、つまりＴＥ１が２０ｎＳに設定される。よってアン
ド回路１８2 の出力、オアゲート２３の出力に２０ｎＳ
後にパルスが生じフリップフロップ２２がリセットされ
て、ドライバ２４の出力が立ち下がる。
ＡＴ＝２となる。従って波形メモリ１９からドライバ低
レベル駆動第１データＴ１Ｒが“１”として出力され、
また、タイミングメモリ１５1 から２０ｎＳが読み出さ
れ、つまりＴＥ１が２０ｎＳに設定される。よってアン
ド回路１８2 の出力、オアゲート２３の出力に２０ｎＳ
後にパルスが生じフリップフロップ２２がリセットされ
て、ドライバ２４の出力が立ち下がる。
【００２０】次に試験サイクルではＴＳが１、ＰＡＴが
４の場合になり、波形メモリ１９からドライバ高レベル
駆動第１データＴ１Ｓが“１”として出力され、またド
ライバ低レベル駆動第２データＴ２Ｒが“１”として出
力される。さらにタイミングメモリ１５1 、１５2 より
それぞれ４０ｎＳ、８０ｎＳが読み出され、ＴＥ１、Ｔ
Ｅ２がそれぞれ４０ｎＳ、８０ｎＳとなり、よって４０
ｎＳ後にオアゲート２１の出力からパルスが生じてフリ
ップフロップ２２の出力が立ち上がり、８０ｎＳ後にオ
アゲート２３よりパルスが生じてフリップフロップ２２
が立ち下がる。以下同様に、図３に示すように動作して
各種の波形が、各種のタイミングで発生される。
４の場合になり、波形メモリ１９からドライバ高レベル
駆動第１データＴ１Ｓが“１”として出力され、またド
ライバ低レベル駆動第２データＴ２Ｒが“１”として出
力される。さらにタイミングメモリ１５1 、１５2 より
それぞれ４０ｎＳ、８０ｎＳが読み出され、ＴＥ１、Ｔ
Ｅ２がそれぞれ４０ｎＳ、８０ｎＳとなり、よって４０
ｎＳ後にオアゲート２１の出力からパルスが生じてフリ
ップフロップ２２の出力が立ち上がり、８０ｎＳ後にオ
アゲート２３よりパルスが生じてフリップフロップ２２
が立ち下がる。以下同様に、図３に示すように動作して
各種の波形が、各種のタイミングで発生される。
【００２１】図５に示した従来におけるパターンデータ
とタイミングデータとでそれぞれ独立に波形メモリ、タ
イミングメモリを読み出す場合と、前述した図１に示し
たパターンデータ及びタイミングデータの両者をアドレ
スとして波形メモリ、タイミングメモリを読み出す場合
とを切り換え使用することを可能とする例を示す。つま
りこの場合においては、タイミングメモリ１５1 乃至１
５5 のアドレス入力側にマルチプレクサ４１が挿入さ
れ、マルチプレクサ４１の入力ＡにはパターンデータＰ
ＡＴとタイミングデータＴＳとが入力され、また入力Ｂ
にはパターンデータＰＡＴと同一ビット数、つまり３ビ
ットの固定データ、例えば全て“０”と、タイミングデ
ータＴＳとが入力され、マルチプレクサ４１の選択制御
信号によって入力Ａ側かＢ側かが選択されて、タイミン
グメモリ１５1 乃至１５5 にアドレスとして供給され
る。波形メモリ１９のアドレス入力側にも同様にマルチ
プレクサ４２が設けられ、その入力Ａにはパターンデー
タＰＡＴとタイミングデータＴＳとが入力され、入力Ｂ
にはパターンデータＰＡＴと、タイミングデータＴＳと
同一ビット数の固定データ、例えばオール“０”が入力
される。マルチプレクサ４２に対する制御信号に応じ
て、その入力ＡとＢとのいずれかが選択されて、波形メ
モリ１９にアドレスとして供給される。
とタイミングデータとでそれぞれ独立に波形メモリ、タ
イミングメモリを読み出す場合と、前述した図１に示し
たパターンデータ及びタイミングデータの両者をアドレ
スとして波形メモリ、タイミングメモリを読み出す場合
とを切り換え使用することを可能とする例を示す。つま
りこの場合においては、タイミングメモリ１５1 乃至１
５5 のアドレス入力側にマルチプレクサ４１が挿入さ
れ、マルチプレクサ４１の入力ＡにはパターンデータＰ
ＡＴとタイミングデータＴＳとが入力され、また入力Ｂ
にはパターンデータＰＡＴと同一ビット数、つまり３ビ
ットの固定データ、例えば全て“０”と、タイミングデ
ータＴＳとが入力され、マルチプレクサ４１の選択制御
信号によって入力Ａ側かＢ側かが選択されて、タイミン
グメモリ１５1 乃至１５5 にアドレスとして供給され
る。波形メモリ１９のアドレス入力側にも同様にマルチ
プレクサ４２が設けられ、その入力Ａにはパターンデー
タＰＡＴとタイミングデータＴＳとが入力され、入力Ｂ
にはパターンデータＰＡＴと、タイミングデータＴＳと
同一ビット数の固定データ、例えばオール“０”が入力
される。マルチプレクサ４２に対する制御信号に応じ
て、その入力ＡとＢとのいずれかが選択されて、波形メ
モリ１９にアドレスとして供給される。
【００２２】このように構成されているため、マルチプ
レクサ４１、４２において、その各入力Ａ側を選択する
と図１に示した場合と同様にタイミングメモリ１５1 乃
至１５5 と波形メモリ１９とはパターンデータとタイミ
ングデータとの両者で決まるアドレスによって読み出さ
れる。しかし、マルチプレクサ４１、４２が入力Ｂ側を
選択されると、タイミングメモリ１５1 乃至１５5 にお
いては、その固定データによってのアドレスによって決
まる部分と、つまり図２においてパターンデータＰＡＴ
の各１番地中のいずれかが、タイミングデータＴＳの値
によって読み出される。一方、波形メモリ１９において
はタイミングデータＴＳが一定であるので、例えば第１
メモリプレーン、つまりその１番地だけに固定されて、
そのメモリプレーンにおいてパターンデータＰＡＴの入
力に応じた番地が読み出される。つまり、マルチプレク
サ４１、４２において入力Ｂ側を選択した場合はそれぞ
れタイミングメモリにおいてはタイミングデータＴＳに
よってのみ、また波形メモリにおいてはパターンデータ
ＰＡＴによってのみ読み出され、図５に示した従来の場
合と同様であり、即ち従来用いられていたパターン発生
プログラムを利用することができる。
レクサ４１、４２において、その各入力Ａ側を選択する
と図１に示した場合と同様にタイミングメモリ１５1 乃
至１５5 と波形メモリ１９とはパターンデータとタイミ
ングデータとの両者で決まるアドレスによって読み出さ
れる。しかし、マルチプレクサ４１、４２が入力Ｂ側を
選択されると、タイミングメモリ１５1 乃至１５5 にお
いては、その固定データによってのアドレスによって決
まる部分と、つまり図２においてパターンデータＰＡＴ
の各１番地中のいずれかが、タイミングデータＴＳの値
によって読み出される。一方、波形メモリ１９において
はタイミングデータＴＳが一定であるので、例えば第１
メモリプレーン、つまりその１番地だけに固定されて、
そのメモリプレーンにおいてパターンデータＰＡＴの入
力に応じた番地が読み出される。つまり、マルチプレク
サ４１、４２において入力Ｂ側を選択した場合はそれぞ
れタイミングメモリにおいてはタイミングデータＴＳに
よってのみ、また波形メモリにおいてはパターンデータ
ＰＡＴによってのみ読み出され、図５に示した従来の場
合と同様であり、即ち従来用いられていたパターン発生
プログラムを利用することができる。
【００２３】
【発明の効果】以上述べたようにこの発明によれば、パ
ターンデータとタイミングデータの両者を用いてタイミ
ングメモリと波形メモリとをアクセスすることができ、
それだけより従来よりも多くのタイミングを設定するこ
とができ、かつ、多くの波形を発生させることができ
る。また図４に示したように、マルチプレクサを設ける
ことによって従来に用いられているパターン発生プログ
ラムを利用することもできる。この場合、例えば波形メ
モリ１９において、そのタイミングデータの入力部分を
固定データとしておくことによって、例えば図２におい
て、そのタイミングデータＴＳについての１番地の部分
の波形メモリ領域にだけ従来の波形データによる読み出
しができるような内容を記憶しておけばよく、タイミン
グデータＴＳの２番地、３番地、４番地については何も
波形データによる読み出し内容を書き込んでおく必要が
ない。しかし、仮にこのようなマルチプレクサを設けな
い場合において従来の波形データのみによって読み出し
を可能にするためには、このタイミングデータの１番地
のみならず、２番地、３番地、４番地の各領域について
波形データの各番地にその読みだされるべき内容をそれ
ぞれ記憶しておく必要がある。これに対してこの発明は
そのような面倒なことがなく、また、そのように多くの
データを書く場合は誤って書き込みを行う恐れが出てく
る問題もない。
ターンデータとタイミングデータの両者を用いてタイミ
ングメモリと波形メモリとをアクセスすることができ、
それだけより従来よりも多くのタイミングを設定するこ
とができ、かつ、多くの波形を発生させることができ
る。また図４に示したように、マルチプレクサを設ける
ことによって従来に用いられているパターン発生プログ
ラムを利用することもできる。この場合、例えば波形メ
モリ１９において、そのタイミングデータの入力部分を
固定データとしておくことによって、例えば図２におい
て、そのタイミングデータＴＳについての１番地の部分
の波形メモリ領域にだけ従来の波形データによる読み出
しができるような内容を記憶しておけばよく、タイミン
グデータＴＳの２番地、３番地、４番地については何も
波形データによる読み出し内容を書き込んでおく必要が
ない。しかし、仮にこのようなマルチプレクサを設けな
い場合において従来の波形データのみによって読み出し
を可能にするためには、このタイミングデータの１番地
のみならず、２番地、３番地、４番地の各領域について
波形データの各番地にその読みだされるべき内容をそれ
ぞれ記憶しておく必要がある。これに対してこの発明は
そのような面倒なことがなく、また、そのように多くの
データを書く場合は誤って書き込みを行う恐れが出てく
る問題もない。
【図１】請求項１の発明の実施例を示すブロック図。
【図２】そのタイミングメモリ及び波形メモリの記憶内
容の例を示す図。
容の例を示す図。
【図３】各種タイミングデータ及びパターンデータに対
応して図２に示した記憶内容に基づく図１の動作例を示
すタイムチャート。
応して図２に示した記憶内容に基づく図１の動作例を示
すタイムチャート。
【図４】請求項２の発明の実施例を示すブロック図。
【図５】従来の試験パターン発生装置を示すブロック
図。
図。
【図６】Ａ〜Ｄは試験パターンとタイミングクロック
と、出力波形との関係例を示すタイムチャート、Ｅはコ
ンパレータ２７，２８のしきい値と正しいレベルの入力
信号との関係例を示す図である。
と、出力波形との関係例を示すタイムチャート、Ｅはコ
ンパレータ２７，２８のしきい値と正しいレベルの入力
信号との関係例を示す図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年６月２９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】試験パターンと、タイミングクロックと、出力
波形と、コンパレータ２７，２８のしきい値と、正しい
レベルの入力信号との関係例を示す図。
波形と、コンパレータ２７，２８のしきい値と、正しい
レベルの入力信号との関係例を示す図。
Claims (2)
- 【請求項１】 パターン発生器からのパターンデータと
タイミングデータとをアドレスとして読み出される波形
メモリと、 上記パターンデータと上記タイミングデータとをアドレ
スとして読み出される複数のタイミングメモリと、 上記タイミングデータより決まるレートの基準タイミン
グを発生するレート発生器と、 上記基準タイミングがそれぞれ供給され、上記複数のタ
イミングメモリから読み出された遅延データがそれぞれ
設定される複数の遅延回路と、 上記波形メモリから読み出されたパターン制御データ
と、上記複数の遅延回路から出力された各遅延タイミン
グとの論理積をとる複数のアンド回路と、 これらアンド回路の出力によりセット、リセットされ、
試験パターンを出力するフリップフロップと、 を具備する半導体試験装置の試験パターン発生装置。 - 【請求項２】 上記波形メモリのアドレス入力側に挿入
され、上記パターンデータ及びタイミングデータと、上
記パターンデータ及び固定データとを切り換えて、上記
波形メモリへアドレスとして供給する第１マルチプレク
サと、 上記複数のタイミングメモリのアドレス入力側に挿入さ
れ、上記パターンデータ及びタイミングデータと、上記
固定データ及び上記タイミングデータとを切り換えてア
ドレスとして上記複数のタイミングメモリへ供給する第
２マルチプレクサと、 を具備することを特徴とする請求項１記載の半導体試験
装置の試験パターン発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32003093A JP3458906B2 (ja) | 1993-12-20 | 1993-12-20 | 半導体試験装置の試験パターン発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32003093A JP3458906B2 (ja) | 1993-12-20 | 1993-12-20 | 半導体試験装置の試験パターン発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07174827A true JPH07174827A (ja) | 1995-07-14 |
| JP3458906B2 JP3458906B2 (ja) | 2003-10-20 |
Family
ID=18116970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32003093A Expired - Fee Related JP3458906B2 (ja) | 1993-12-20 | 1993-12-20 | 半導体試験装置の試験パターン発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3458906B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001289920A (ja) * | 2000-02-03 | 2001-10-19 | Advantest Corp | ドライバ制御信号生成回路・ｉｃ試験装置 |
| US7216281B2 (en) | 2004-09-29 | 2007-05-08 | Advantest Corp. | Format control circuit and semiconductor test device |
| CN115047307A (zh) * | 2022-08-17 | 2022-09-13 | 浙江杭可仪器有限公司 | 一种半导体器件老化测试箱 |
-
1993
- 1993-12-20 JP JP32003093A patent/JP3458906B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001289920A (ja) * | 2000-02-03 | 2001-10-19 | Advantest Corp | ドライバ制御信号生成回路・ｉｃ試験装置 |
| JP4495332B2 (ja) * | 2000-02-03 | 2010-07-07 | 株式会社アドバンテスト | ドライバ制御信号生成回路・ｉｃ試験装置 |
| US7216281B2 (en) | 2004-09-29 | 2007-05-08 | Advantest Corp. | Format control circuit and semiconductor test device |
| CN115047307A (zh) * | 2022-08-17 | 2022-09-13 | 浙江杭可仪器有限公司 | 一种半导体器件老化测试箱 |
| CN115047307B (zh) * | 2022-08-17 | 2022-11-25 | 浙江杭可仪器有限公司 | 一种半导体器件老化测试箱 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3458906B2 (ja) | 2003-10-20 |
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