KR19980052133A

KR19980052133A - 메모리 장치의 실패(fail)정보 저장회로

Info

Publication number: KR19980052133A
Application number: KR1019960071075A
Authority: KR
Inventors: 김성만
Original assignee: 구자홍; 엘지전자 주식회사
Priority date: 1996-12-24
Filing date: 1996-12-24
Publication date: 1998-09-25
Also published as: KR100247858B1

Abstract

본 발명은 메모리 테스트 실패시 실패정보 저장 메모리에 불량이 발생한 셀(Cell)의 행/열 어드레스를 저장하여 메모리 장치의 실패 종류를 분석할 수 있도록 한 메모리 장치의 실패정보 저장회로에 관한 것이다.

이러한 본 발명은 래치된 어드레스의 출력을 제어하기 위한 제 1 인에이블 신호(ENABLE-1)에 따라 행/열 어드레스(X/Y Address)를 래치하고 그 래치한 어드레스를 출력하는 제 1 래치(10)와; 실패 데이터의 출력을 제어하기 위한 제 2 인에이블 신호(ENABLE-2)에 따라 실패 데이터(Fail)를 래치시키는 제 2 래치(20)와; 제 2 래치(20)에 래치된 실패 데이터와 상기 제 2 인에이블 신호(ENABLE-2)를 논리연산하는 논리연산수단(30)과; 논리연산수단(30)의 출력신호(A[15..1])를 카운팅하는 카운터(40)와; 제 1 및 제 2 인에이블 신호(ENABLE-1, ENABLE-2) 및 제 2 래치(20)의 출력신호에 따라 메모리에 실패 데이터를 저장하기 위한 제어신호를 발생하는 메모리 제어수단(50)과; 메모리 제어수단(50)에서 출력되는 제어신호(XEN, YEN)에 따라 제 1 래치(10)에서 각각 출력되는 어드레스를 버퍼링하여 출력하는 버퍼링수단(60)과; 메모리 제어수단(50)에서 얻어지는 실패 데이터 지정 위치(A[0])에 카운터(40)에서 출력하는 신호에 따라 버퍼링수단(60)에서 얻어지는 어드레스를 실패 데이터로 저장하는 메모리(70)로 이루어짐을 특징으로 한 것이다.

Description

메모리 장치의 실패(FAIL)정보 저장회로

종래의 메모리 디바이스는 도 1에 도시된 바와 같이, 래치 인에이블 신호(ENABLE-1)에 따라 입력 어드레스를 래치시키는 제 1 래치(1)와, 실패 데이터를 인에이블 신호(ENABLE-2)에 따라 래치시키는 제 2 래치(2)와, 상기 제 2 래치(2)에서 래치된 실패 데이터를 제어신호(POE)에 따라 메모리(4)로 입출력하는 프로그래머블 어레이 로직부(3)와, 상기 제 1 래치(1)에서 래치된 어드레스에 따라 상기 프로그래머블 어레이 로직부(3)에서 얻어지는 실패 데이터를 저장하는 메모리(4)로 구성되었다.

상기에서, 프로그래머블 어레이 로직부(3)는 입력되는 클럭(CLOCK)에 동기되어 상기 메모리(4)의 출력 데이터를 래치시키는 플립플롭(3a)과, 상기 플립플롭(3a)의 출력신호와 상기 제 2 래치(2)에서 래치된 실패 데이터를 논리합하는 오아게이트(3b)와, 상기 오아게이트(3b)의 출력신호를 상기 제어신호(POE)에 따라 버러핑하여 출력하는 3상태버퍼(3c)로 구성되었다.

이와 같이 구성된 종래 메모리 디바이스의 동작을 첨부한 도면 도 1 내지 도 3에 의거 설명하면 다음과 같다.

먼저, 제 1 래치(1)는 도 3의 (A)와 같이 입력되는 어드레스를 도 3의 (C)와 같은 인에이블 신호(ENABLE-1)에 따라 도 3의 (E)와 같이 래치시키게 되며, 다음 인에이블 신호(ENABLE-1)가 입력될 때까지 그 래치된 값을 유지한다.

한편, 제 2 래치(2)는 도 3의 (B)와 같이 입력되는 실패 데이터(Fail Data)를 도 3의 (D)와 같은 인에이블 신호(ENABLE-2)에 따라 래치하여 도 3의 (F)와 같은 데이터로 출력시키게 되며, 그 래치된 실패 데이터를 입력받은 프로그래머블 어레이 로직부(3)는 메모리(4)로부터 출력되는 입력 데이터에 따라 이를 래치하여 출력시키게 된다.

즉, 프로그래머블 어레이 로직부(3)는 플립플롭(3a)에서 도 3의 (G)와 같이 입력되는 클럭(CLOCK)에 동기되어 상기 메모리(4)로부터 도 3의 (K)와 같이 출력되는 입출력 데이터(I/O)를 래치시켜 출력시키게 되고, 오아게이트(3b)는 그 플립플롭(3a)의 출력신호와 상기 제 2 래치(2)에서 래치된 실패 데이터를 논리합하여 그 결과 데이터를 3상태버퍼(3c)로 전달한다. 그러면 3상태버퍼(3c)는 상기 오아게이트(3b)의 출력신호를 도 3의 (H)와 같은 제어신호(POE)에 따라 버퍼링하여 상기한 메모리(4)로 출력시키게 된다.

그러면 메모리(4)는 상기한 제 1 래치(1)에서 래치된 어드레스에 따라 상기 프로그래머블 어레이 로직부(3)에서 얻어지는 실패 데이터를 저장하게 된다.

즉, 메모리(4)는 도 3의 (J)와 같은 기록신호(WE)에 의해 상기 프로그래머블 어레이 로직부(3)에서 출력되는 실패 데이터를 저장하고, 도 3의 (I)와 같은 출력신호(OE)에 의해 그 저장된 실패 데이터를 출력시키게 된다.

상기한 과정은 테스트가 종료될 때까지 불량이 발생한 어드레스에 데이터 H가 기록되며, 이와 같이 기록되는 H의 개수를 카운트하여 메인 프로세서에서 해당 메모리 디바이스의 양호/불량을 판별한다.

그러나 이러한 종래의 메모리 디바이스는 메모리 디바이스의 불량 유무만 판단할 수 있는 정보만 저장하므로 그 불량의 종류는 분석할 수 없는 단점이 있었다.

상기에서, 메모리 디바이스의 불량 종료 분석 정보는, 처음 생상되는 메모리 디바이스의 조기 안정화와 양품과 불량품의 기준 선정 및 차기 개발 제품의 참고자료에 중요한 정보로 활용된다.

따라서 본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위해서 제안된 것으로서;

본 발명의 목적은 메모리 테스트 실패시 저장 메모리에 불량이 발생한 셀(Cell)의 행/열 어드레스를 저정하여 메모리 장치의 실패 종류를 분석할 수 있도록 한 메모리 장치의 실패정보 저장회로를 제공하는데 있다.

이러한 본 발명의 목적을 달성하기 위한 기술적인 수단은;

래치된 어드레스의 출력을 제어하기 위한 제 1 인에이블 신호에 따라 행/열 어드레스를 래치하고 그 래치한 어드레스를 출력하는 제 1 래치와;

실패 데이터의 출력을 제어하기 위한 제 2 인에이블 신호에 따라 실패 데이터를 래치시키는 제 2 래치와;

상기 제 2 래치에 래치된 실패 데이터와 상기 제 2 인에이블 신호를 논리연산하는 논리연산수단과;

상기 논리연산수단의 출력신호를 카운팅하는 카운터와;

상기 제 1 및 제 2 인에이블 신호 및 상기 제 2 래치의 출력신호에 따라 메모리에 실패 데이터를 저장하기 위한 제어신호를 발생하는 메모리 제어수단과;

상기 메모리 제어수단에서 출력되는 제어신호에 따라 상기 제 1 래치에서 각각 출력되는 어드레스를 버퍼링하여 출력하는 버퍼링수단과;

상기 메모리 제어수단에서 얻어지는 실패 데이터 지정 위치에 상기 카운터에서 출력되는 신호에 따라 상기 버퍼링수단에서 얻어지는 어드레스를 실패 데이터로 저장하는 메모리로 이루어진다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

도 1은 종래 메모리 장치의 블록 구성도,

도 2는 도 1의 프로그래머블 어레이 로직부의 상세 구성도,

도 3은 도 1 및 도 2의 각부 입출력 타이밍도,

도 4는 본 발명에 의한 메모리 장치의 실패(FAIL)정보 저장회로 구성도,

도 5는 도 4의 각부 입출력 타이밍도,

도 6는 도 4의 메모리 콘트롤부 상세 회로도,

도 7은 도 6의 각부 입출력 타이밍도.

* 도면의 주요부분에 대한 부호의 설명 *

10 : 제 1 래치20 : 제 2 래치

30 : 앤드게이트40 : 카운터

50 : 메모리 제어부60 : 버퍼부

70 : 메모리

도 4는 본 발명에 의한 메모리 장치의 실패정보 저장회로 구성도이다.

도시된 바와 같이, 래치된 어드레스의 출력을 제어하기 위한 제 1 인에이블 신호(ENABLE-1)에 따라 행/열 어드레스(X/Y Address)를 래치하고 그 래치한 어드레스를 출력하는 제 1 래치(10)와, 실패 데이터의 출력을 제어하기 위한 제 2 인에이블 신호(ENABLE-2)에 따라 실패 데이터(Fail)를 래치시키는 제 2 래치(20)와, 상기 제 2 래치(20)에 래치된 실패 데이터와 상기 제 2 인에이블 신호(ENABLE-2)를 논리곱하는 앤드게이트(30)와, 상기 앤드게이트(30)의 출력신호(A[15..1])를 카운팅하는 카운터(40)와, 상기 제 1 및 제 2 인에이블 신호(ENABLE-1, ENABLE-2) 및 상기 제 2 래치(20)의 출력신호에 따라 메모리에 실패 데이터를 저장하기 위한 제어신호를 발생하는 메모리 제어부(50)와, 상기 메모리 제어부(50)에서 출력되는 제어신호(XEN, YEN)에 따라 상기 제 1 래치(10)에서 각각 출력되는 어드레스를 버퍼링하여 출력하는 버퍼링부(60)와, 상기 메모리 제어부(50)에서 얻어지는 실패 데이터 지정 위치(A[0])에 상기 카운터(40)의 출력되는 신호에 따라 상기 버퍼링수단(60)에서 얻어지는 어드레스를 실패 데이터로 저장하는 메모리(70)로 구성되었다.

상기 제 1 래치(10)는 래치한 행/열 어드레스를 행 어드레스(X[15..0])와 열 어드레스(Y[15..0])로 분리하여 출력시키는 것을 특징으로 한다.

또한, 메모리 제어부(50)는 상기 제 1 및 제 2 인에블 신호(ENABLE-1, ENABLE-2)에 따라 각 제어신호의 시작 위치를 결정하는 신호를 발생하는 플립플롭(51)과, 상기 플립플롭(51)의 출력신호와 상기 제 2 래치(20)의 출력신호를 논리곱하는 제 1 앤드게이트(52)와, 상기 제 1 앤드게이트(52)의 출력신호에 따라 클리어 되고 입력 클럭에 동기되어 입력 데이터를 카운팅하여 지정 위치(A[0])를 발생하는 카운터(53)와, 상기 카운터(53)의 소정 출력을 위상 반전시켜 상기 카운터(53)에 피이드백 시키는 인버터(54)와, 상기 제 1 앤드게이트(52)의 출력신호와 상기 지정 위치를 논리곱하여 그 결과치를 열 어드레스 버퍼링신호(YEN)로 발생하는 제 2 앤드게이트(55)와, 상기 지정 위치 신호의 반전된 신호와 상기 제 1 앤드게이트(52)의 출력신호를 논리곱하여 행 어드레스 버퍼링신호(XEN)를 발생하는 제 3 앤드게이트(56)와, 상기 카운터(53)의 제 1 출력단자(A)의 출력신호의 반전된 신호와 상기 카운터(53)의 제 2 출력단자(B)의 신호를 논리곱하고 그 결과치를 위상 반전시켜 기록신호(WE)로 출력하는 제 4 앤드게이트(57)로 구성되었다.

아울러 상기 버퍼부(60)는 상기 제 1 래치(10)에서 분리되어 출력된 열 어드레스(T[15..0])를 버퍼링하여 출력하는 제 1 삼상태버퍼(61)와, 상기 제 1 래치(10)에서 분리되어 출력된 행 어드레스(X[15..0])를 버퍼링하여 출력하는 제 2 삼상태버퍼(62)로 구성되었다.

이와 같이 구성된 본 발명에 의한 실패 정보 저장회로의 작용을 첨부한 도면 도 4 내지 도 7에 의거 설명하면 다음과 같다.

먼저, 제 1 래치(10)는 도 5의 (C)와 같이 입력되는 제 1 인에이블 신호(ENABLE-1)에 따라 도 5의 (A)(B)와 같이 입력되는 행/열 어드레스를 래치하고, 이를 도 5의 (D)(E)와 같이 행 어드레스(X[15..0])와 열 어드레스(Y[15..0])로 분리하여 출력시키게 된다.

아울러 제 2 래치(20)는 도 5의 (J)와 같은 제 2 인에이블 신호(ENABLE-2)에 따라 도 5의 (I)와 같이 입력되는 실패 데이터를 래치하여 출력시키게 된다.

그러면 앤드게이트(30)는 상기한 제 2 래치(20)에서 출력되는 도 5의 (K)와 같은 실패 데이터와 상기한 제 2 인에이블 신호(ENABLE-2)를 논리곱하여 그 결과치를 도 5의 (L)과 같은 데이터로 카운터(40)에 전달한다.

이에 따라 카운터(40)는 상기와 같이 전달되는 데이터가 입력되면 하이펄스에서 출력되는 카운팅값(A[15..0])을 1씩 증가시켜 도 5의 (M)과 같이 출력시켜 상기한 메모리(70)에 입력시킨다.

한편, 메모리 제어부(50)는 상기한 제 2 래치(20)의 출력신호와 상기 제 1 및 제 2 인에이블 신호(ENABLE-1, ENABLE-2)에 따라 메모리에 실패 데이터를 저장하기 위한 제어신호를 발생하게 된다.

즉, 메모리 제어부(50)는 플립플롭(51)에서 도 7의 (B)와 같은 제 2 인에이블 신호(ENABLE-2)가 로우일때부터 도 7의 (C)와 같은 제 1 인에이블 신호(ENABLE-1)가 로우 신호가 될 때까지 하이신호를 출력시키게 되고, 제 1 앤드게이트(52)에서 그 출력신호와 상기한 제 2 래치(20)에서 출력되는 도 7의 (A)와 같은 신호를 논리곱하여 그 결과치를 도 7의 (I)와 같이 출력시키게 된다.

이때 상기한 제 1 앤드게이트(52)의 출력신호가 로우인 동안 오프되었던 카운터(53)는 그 입력신호가 하이 신호가 되면 도 7의 (D)와 같이 입력되는 클럭(CLOCK)에 동기되어 카운팅하게 되고, 그 결과 출력신호 A, B, C를 발생하게 된다.

이렇게 발생되는 신호중 출력신호 C는 실패 데이터를 저장하기 위한 지정 위치 신호(A[0])로 메모리(70)에 전달되며, 아울러 상기한 지정 위치신호와 상기한 제 1 앤드게이트(52)의 출력신호는 제 2 앤드게이트(55)에서 논리곱되어 도 7의 (H)와 같은 열 어드레스 버퍼링신호(YEN)로 버퍼부(60)에 전달되며, 또한 상기한 지정위치신호의 반전된 신호와 상기 제 1 앤드게이트(52)의 출력신호는 제 3 앤드게이트(56)에서 논리곱되어 도 7의 (G)와 같은 행 어드레스 버퍼링신호(XEN)로 버퍼부(60)에 전달된다.

아울러 상기한 카운터(53)의 출력신호중 출력신호A의 반전된 신호와 상기 출력신호B는 제 4 앤드게이트(57)에서 논리곱된 후 다시 위상 반전되어 도 7의 (E)와 같은 타이밍의 기록신호(WE)로 상기한 메모리(70)에 전달된다.

다시말해 상기한 각 제어신호는 다음과 같은 조건으로 출력되어 진다.

WE=!A B,

A[0]=C,

XEN=!C ③,

YEN=C ③.

그리고 카운터(53)는 상기한 제 1 앤드게이트(52)의 출력신호에 의해 클리어에서 해제되면 카운트를 시작하고, 데이터(D)가 하이가 되면 NET가 로우가 되어 카운팅이 일시 중지된다.

다음으로, 버퍼부(60)는 상기와 같이 메모리 제어부(50)에서 각각 얻어지는 행/열 어드레스 버퍼링신호(XEN, YEN)에 따라 제 1 및 제 2 삼상태버퍼(61)(2)에서 각각 열/행 어드레스를 각각 버퍼링하여 상기한 메모리(70)에 전달된다.

그러면 메모리(70)는 상기한 메모리 제어부(50)에서 출력되는 지정신호(A[0])가 로우인 동안 행 어드레스가 입출력신호로 전달되면 실패 데이터로 저장하고, 상기한 지정 신호(A[0])가 하이인 동안 열 어드레스가 입출력신호로 전달되면 실패 데이터로 저장하게 되는 것이다.

여기서, 상기한 메모리 제어부(50)로부터 출력되는 기록 제어신호(WE)는 상기한 A[0]가 로우일 때 한번, 하이일 때 한 번 네가티브 펄스가 된다.

이상에서 상세히 설명한 바와 같이 본 발명은 실패 발생시 불량이 발생한 셀(CELL)의 행/열 어드레스를 저장함으로써 메모리 디바이스의 실패 종류를 분석할 수 있는 정보를 제공해주는 효과가 있다.

본 발명은 메모리 장치(Memory Device)의 실패(Fail)정보 저장에 관한 것으로, 특히 메모리 테스트 실패시 실패 저장 메모리에 불량이 발생한 셀(Cell)의 행/열 어드레스를 저장하여 메모리 장치의 실패 종류를 분석할 수 있도록 한 메모리 장치의 실패정보 저장회로에 관한 것이다.

Claims

래치된 어드레스의 출력을 제어하기 위한 제 1 인에이블 신호(ENABLE-1)에 따라 행/열 어드레스(X/Y Address)를 래치하고 그 래치한 어드레스를 출력하는 제 1 래치(10)와;

실패 데이터의 출력을 제어하기 위한 제 2 인에이블 신호(ENABLE-2)에 따라 실패 데이터(Fail)를 래치시키는 제 2 래치(20)와;

상기 제 2 래치(20)에 래치된 실패 데이터와 상기 제 2 인에이블 신호(ENABLE-2)를 논리연산하는 논리연산수단(30)과;

상기 논리연산수단(30)의 출력신호(A[15..1])를 카운팅하는 카운터(40)와;

상기 제 1 및 제 2 인에이블 신호(ENABLE-1, ENABLE-2) 및 상기 제 2 래치(20)의 출력신호에 따라 메모리에 실패 데이터를 저장하기 위한 제어신호를 발생하는 메모리 제어수단(50)과;

상기 메모리 제어수단(50)에서 출력되는 제어신호(XEN, YEN)에 따라 상기 제 1 래치(10)에서 각각 출력되는 어드레스를 버퍼링하여 출력하는 버퍼링수단(60)과;

상기 메모리 제어수단(50)에서 얻어지는 실패 데이터 지정 위치(A[0])에 상기 카운터(40)이 출력되는 신호에 따라 상기 버퍼링수단(60)에서 얻어지는 어드레스를 실패 데이터로 저장하는 메모리(70)를 포함하여 구성된 것을 특징으로 하는 메모리장치의 실패정보 저장회로.
제1항에 있어서,

상기 제 1 래치(10)는 래치한 행/열 어드레스를 행 어드레스(X[15..0])와 열 어드레스(Y[15..0])로 분리하여 출력시키는 것을 특징으로 하는 메모리장치의 실패정보 저장회로.
제1항 또는 제 2항에 있어서,

상기 메모리 제어수단(50)은 상기 제 1 및 제 2 인에블 신호(ENABLE-1, ENABLE-2)에 따라 각 제어신호의 시작 위치를 결정하는 신호를 발생하는 플립플롭(51)과, 상기 플립플롭(51)의 출력신호와 상기 제 2 래치(20)의 출력신호를 논리곱하는 제 1 앤드게이트(52)와, 상기 제 1 앤드게이트(52)의 출력신호에 따라 클리어 되고 입력 클럭에 동기되어 입력 데이터를 카운팅하여 지정 위치(A[0])를 발생하는 카운터(53)와, 상기 카운터(53)의 소정 출력을 위상 반전시켜 상기 카운터(53)에 피이드백 시키는 인버터(54)와, 상기 제 1 앤드게이트(52)의 출력신호와 상기 지정 위치를 논리곱하여 그 결과치를 열 어드레스 버퍼링신호(YEN)로 발생하는 제 2 앤드게이트(55)와, 상기 지정 위치 신호의 반전된 신호와 상기 제 1 앤드게이트(52)의 출력신호를 논리곱하여 행 어드레스 버퍼링신호(XEN)를 발생하는 제 3 앤드게이트(56)와, 상기 카운터(53)의 제 1 출력신호(A)의 반전된 신호와 상기 카운터(53)의 제 2 출력단자(B)의 신호를 논리곱하고 그 결과치를 위상 반전시켜 기록신호(WE)로 출력하는 제 4 앤드게이트(57)로 구성된 것을 특징으로 하는 메모리장치의 실패정보 저장회로.
제1항 또는 제2항에 있어서,

상기 버퍼링수단(60)은 상기 제 1 래치(10)에서 분리되어 출력된 열 어드레스(T[15..0])를 버퍼링하여 출력하는 제 1 삼상태버퍼(61)와, 상기 제 1 래치(10)에서 분리되어 출력된 행 어드레스(X[15..0])를 버퍼링하여 출력하는 제 2 삼상태버퍼(62)로 구성된 것을 특징으로 하는 메모리장치의 실패정보 저장회로.
제3항에 있어서,

상기 버퍼링수단(60)은 상기 제 1 래치(10)에서 분리되어 출력된 열 어드레스(Y[15..0])를 버퍼링하여 출력하는 제 1 삼상태버퍼(61)와, 상기 제 1 래치(10)에서 분리되어 출력된 행 어드레스(X[15..0])를 버퍼링하여 출력하는 제 2 삼상태버퍼(62)로 구성된 것을 특징으로 하는 메모리장치의 실패정보 저장회로.