JPH05107314A

JPH05107314A - Ｉｃ試験装置

Info

Publication number: JPH05107314A
Application number: JP3267689A
Authority: JP
Inventors: Shuji Kikuchi; 修司菊地; Fujio Onishi; 富士夫大西
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-10-16
Filing date: 1991-10-16
Publication date: 1993-04-27

Abstract

(57)【要約】【目的】低コスト・大容量のダイナミックＲＡＭをパ
ターンメモリとして用いＩＣを試験すること。【構成】ダイナミックＲＡＭ８から基本動作周期より
も短周期で試験・期待値パターン１２を読み出し、先入
れ先出しパターンデータ保持手段１３に保持せしめる一
方、その手段１３からは基本動作周期で試験・期待値パ
ターン１６を読み出すようにすれば、ＲＡＭ８でリフレ
ッシュを行っても、それまでに手段１３に蓄えられてい
る試験・期待値パターンが中断されることなく手段１３
より得られ、ＲＡＭ８をリフレッシュしつつ被試験ＩＣ
２１を試験し得るものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、いわゆるＩＣ全体とし
ての回路機能、即ち、入出力動作が正常に行われている
か否かを確認するためのＩＣ試験装置に係わり、特に、
被試験ＩＣにおける入出力ピンに適用される試験・期待
値パターンデータを予め格納するための手段としてのダ
イナミックＲＡＭを用い、ダイナミックＲＡＭから試験
・期待値パターンデータの読出に際しては、ダイナミッ
クＲＡＭからの試験・期待値パターンデータは、先入れ
先出しパターンデータ保持手段を介し連続的に読み出さ
れるようにしたＩＣ試験装置に関するものである。

【０００２】

【従来の技術】一般にＩＣの入出力動作を確認するため
の試験では、被試験ＩＣの入力ピンに所望の試験パター
ン（１や０のならび）を与える一方では、これに対する
応答として出力ピン得られる出力は期待パターンと比較
されることによって行われるようになっている。一口に
ＩＣの入出力ピンといっても、クロック入力ピン、デー
タ入力／出力ピン、あるいはストローブ入力ピンなどの
種類があり、実際に被試験ＩＣ対し各種の入出力動作試
験を行うに際しては、その設計仕様で定められたタイミ
ングで試験パターンを被試験ＩＣに入力ピンを介し与え
るとともに、出力ピンからの応答出力に対する比較判定
も仕様に従ったタイミングで行われる必要があるものと
なっている。また、ディジタルＩＣ一般では、入力およ
び出力の各々についてＨレベルとＬレベルの許容電圧レ
ベル範囲が定められているが、ＩＣ試験装置では、被試
験ＩＣの入力ピンに直接試験パターン波形を与えるドラ
イバのＨおよびＬの電圧レベルが可変設定可とされてい
る一方では、被試験ＩＣの出力ピンからの電圧レベルが
所望のＨおよびＬの許容電圧範囲に入っているか否かを
確認すべくコンパレータでの比較基準電圧が可変設定さ
れるようになっている。

【０００３】ここで、従来技術に係わるＩＣ試験装置に
ついて説明すれば、図７はその一例での概略構成を示し
たものである。これによる場合、クロック原振１からの
基本クロック２はタイミング発生回路５で分周された
り、さらに遅延処理されるなどして、そのＩＣ試験装置
の動作周期としての動作クロック１５や波形出力タイミ
ング信号、（比較）判定信号が生成されるようになって
いる。さて、被試験ＩＣ（図示せず）の入力ピンに与え
られる試験パターンや、その出力ピンからの応答出力と
比較される期待値パターンはパターンメモリ２５に予め
格納されている必要があるが、このような試験・期待値
パターンのパターンメモリ２５への格納や、格納タイミ
ング指定データの設定は通常、そのＩＣ試験装置全体を
制御するコンピュータ（図示せず）から実際のＩＣ試験
に先立って行われるものとなっている。試験・期待値パ
ターンがパターンメモリ２５に格納されている状態で
は、タイミング発生回路５からの動作クロック１５はパ
ターン発生制御回路６に入力されることで、パターン発
生制御回路６からはパターンメモリ２５への読出アドレ
ス７が与えられ、その応答としてパターンメモリ２５か
らは試験・期待値パターン１６がそれぞれ波形生成回路
１７、ディジタルコンパレータ１８に対し出力されるよ
うになっている。このうち、波形生成回路１７では動作
クロック１５、試験パターンおよび波形出力タイミング
信号とから実際の試験波形が生成されるが、これがドラ
イバ１９を介し被試験ＩＣの入力ピンに印加されるもの
となっている。その際、ドライバ１９では波形生成回路
１７からの波形は所定の電圧レベルに変換されているも
のである。一方、ディジタルコンパレータ１８ではコン
パレータ２０からの論理値（論理１、または論理０の
値）と期待値パターンとが判定タイミング信号のタイミ
ングで比較され、その論理値が期待値パターンに一致す
るか否かが比較判定されるものとなっている。コンパレ
ータ２０では被試験ＩＣの出力ピンからの出力電圧波形
が所定の基準電圧レベルと比較され、その出力電圧が論
理１、または論理０の論理値として得られているが、こ
れがディジタルコンパレータ１８で期待値パターンと比
較されているものである。ディジタルコンパレータ１８
での比較判定結果から、その被試験ＩＣの良否が判断さ
れ得るものである。

【０００４】以上のように、これまでのＩＣ試験装置で
は被試験ＩＣの最高動作速度で試験を実施するため、動
作クロック１５のサイクル毎に試験・期待値パターンの
読出を行う必要があることから、これまでにあっては、
パターンメモリ２５にはもっぱらスタティックＲＡＭ
（以下、ＳＲＡＭと称す）が用いられているのが実情で
ある。これは、パターンメモリにダイナミックＲＡＭ
（以下、ＤＲＡＭと称す）を使用するとすれば、リフレ
ッシュサイクル時には試験・期待値パターンの読出が行
い得ないことから、ダミーサイクルとなってしまい、結
果として試験性能が著しく損われてしまうからである。
叙上の理由からして、これまでにあっては、パターンメ
モリとしてＳＲＡＭが用いられており、パターンメモリ
にＤＲＡＭを適用することは一般に困難と考えられてい
たのが実情である。

【０００５】因みに、ＳＲＡＭによりテストパターンメ
モリを構成した従来例としては、アイ・イー・イー・イ
ー、インターナショナル・テスト・コンファレンス１
９８７、プロシーディングス第２０６頁から第２１３
頁（ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＴｅｓｔ
Ｃｏｎｆｅｒｅｎｃｅ１９８７Ｐｒｏｃｅｅｄｉ
ｎｇｓ、Ｐ．２０６−Ｐ．２１３）に亘る論文「“アル
チメイト”ア５００メガヘルツＶＬＳＩテストシ
ステムウイズハイタイミングアキュラシー」（”
ＵＬＴＩＭＡＴＥ”：Ａ５００ＭＨｚＶＬＳＩＴ
ｅｓｔＳｙｓｔｅｍｗｉｔｈＨｉｇｈＴｉｍｉ
ｎｇＡｃｃｕｒａｃｙ）等が挙げられる。

【０００６】

【発明が解決しようとする課題】以上のように、従来技
術ではＩＣ試験装置の動作クロックが直接にパターン発
生制御回路に入力されているため、パターンメモリをＤ
ＲＡＭで構成する場合を想定すれば、リフレッシュを行
っている間、パターンの読出を行えずダミーサイクルを
発生してしまい、その結果として試験性能が著しく損わ
れていたものである。今後、被試験ＩＣの集積度向上に
伴いより膨大な試験・期待値パターンが必要となること
は想像するに難くないが、その際、試験・期待値パター
ン格納用としてＳＲＡＭを採用することには、速度と制
御の容易さにおいてそれなりのメリットがあるが、これ
に対し容量とコストの点ではＤＲＡＭがパターンメモリ
として有利となっている。このように、容量とコストの
観点からすれば、ＤＲＡＭがパターンメモリとして有利
であるが、パターンメモリにＤＲＡＭを採用する場合、
ＩＣ試験装置の動作周期が長く（低速に）なった場合に
パターンメモリの動作周期もそのまま長くなり、リフレ
ッシュし得ないという問題がある。本発明の目的は、動
作周期可変として、パターンメモリにＤＲＡＭを採用し
その動作周期が長くなった場合でも、試験性能を損うこ
となく正常にＤＲＡＭをリフレッシュしつつ、被試験Ｉ
Ｃの入出力動作を試験し得るＩＣ試験装置を供するにあ
る。

【０００７】

【課題を解決するための手段】上記目的は、本発明によ
るＩＣ試験装置を構成する要素として、被試験ＩＣにお
ける入出力ピンに適用される試験・期待値パターンデー
タを、更新可として、かつリフレッシュ可として予め格
納するための手段としてのＤＲＡＭと、該ＲＡＭに対す
るリフレッシュと該ＲＡＭからの試験・期待値パターン
データの読み出しを制御するパターンデータリフレッシ
ュ・読出制御手段と、上記ＤＲＡＭリフレッシュ時以外
に、上記ＤＲＡＭから読み出される試験・期待値パター
ンデータを先入れ先出し可として、一時的に複数個保持
するパターンデータ保持手段と、該保持手段から連続的
に読み出される試験パターンデータを処理した上、被試
験ＩＣにおける入力ピンに印加する試験パターンデータ
印加手段と、試験パターン印加時に該試験パターンに対
する、出力ピンからの応答出力を上記パターンデータ保
持手段からの期待値パターンデータと比較・判定するパ
ターンデータ比較判定手段とを、少なくとも具備せしめ
ることで達成される。

【０００８】

【作用】ＤＲＡＭからＩＣ試験装置の動作周期よりも短
い周期で試験・期待値パターンを読み出した上、先入れ
先出しパターンデータ保持手段に保持せしめる一方、そ
のパターンデータ保持手段からはＩＣ試験装置の動作周
期で試験・期待値パターンを読み出すようにしたもので
ある。この結果として、ＤＲＡＭでリフレッシュを行っ
ても、それまでに先入れ先出しパターンデータ保持手段
に蓄えられている試験・期待値パターンが中断されるこ
となくその先入れ先出しパターンデータ保持手段より得
られることから、パターンメモリにＤＲＡＭを採用しそ
の動作周期が長くなった場合でも、試験性能を損うこと
なく正常にＤＲＡＭをリフレッシュしつつ、被試験ＩＣ
の入出力動作を試験し得るものである。

【０００９】

【実施例】以下、本発明を図１から図６により説明す
る。先ず本発明によるＩＣ試験装置の概要構成について
説明すれば、図１はその一例での全体構成を被試験ＩＣ
とともに示したものである。これによる場合、クロック
原振１からの基本クロック２はタイミング発生回路５で
分周、遅延されることによって、ＩＣ試験装置の基本動
作周期としての動作クロック１５や波形出力タイミング
信号、判定タイミング信号が生成されるものとなってい
る。さて、被試験ＩＣ２１の入力ピンに与えられる試験
パターンや、その出力ピンからの出力と比較される期待
パターンは試験に先立ってＤＲＡＭ８に予め格納されて
いる必要があるが、ＤＲＡＭ８への試験・期待値パター
ンの格納や、その際でのタイミング指定データの設定
は、ＩＣ試験装置全体の制御を行う制御用コンピュータ
２２によって行われるものとなっている。制御用コンピ
ュータ２２からのバス信号２４がインタフェイス回路２
３を介しＩＣ試験装置に設定されているものであるが、
制御用コンピュータ２２にはディスクドライブやテープ
ドライブなどの周辺機器（図示せず）が収容されている
ことから、試験・期待値パターンデータの作成・記憶
や、それら試験・期待値パターンデータのＤＲＡＭ８へ
の格納は容易に行われるものとなっている。一方、クロ
ック原振１からの基本クロック２はまたタイミング発生
回路５とは別に分周回路３で分周されており、その結果
として動作クロック１５よりも周期が小とされた動作ク
ロック４が生成された上、パターン発生制御回路６に与
えられるようになっている。その動作クロック４にもと
づきパターン発生制御回路６からはＤＲＡＭ８をアクセ
スするのに必要とされるアドレス７および制御信号９が
得られているものである。動作クロック４の周期が動作
クロック１５のそれよりも小とされているのは、これ
は、先入れ・先出しメモリ１３への書込を動作クロック
１５よりも短い周期で行う必要があるからである。パタ
ーン発生制御回路６によるアクセス制御下に、ＤＲＡＭ
パターンメモリ８から読み出されたデータ１０は、パタ
ーン発生制御回路６を介しライトクロック１１により試
験・期待値パターン１２として先入れ・先出しメモリ１
３に一時的に書き込まれ保持されるものとなっている。
このようにして試験・期待値パターン１２が書込、保持
されている先入れ・先出しメモリ１３ではまた、その試
験・期待値パターン１２の書込・保持に並行して、動作
クロック１５によりそれまでに保持されているデータが
試験・期待値パターン１６として読み出されるものとな
っている。このようにして読み出された試験・期待値パ
ターンのうち、試験パターンは波形生成回路１７に、ま
た、期待値パターンはディジタルコンパレータ１８に与
えられるものである。この結果として、波形生成回路１
７からは動作クロック１５、試験パターンおよび波形出
力タイミングとから実際の波形が生成されるが、これが
ドライバ１９を介し被試験ＩＣ２１の入力ピンに印加さ
れるものである。ドライバ１９では波形生成回路１７か
らの波形が所定の電圧レベルに変換されているわけであ
る。一方、コンパレータ２０では被試験ＩＣ２１の出力
ピンからの出力電圧波形が所定の電圧レベルと比較され
ることによって、その出力電圧波形は論理１、または論
理０の論理データとしてディジタルコンパレータ１８に
与えられるが、ディジタルコンパレータ１８ではその論
理データと期待値パターン１６との比較判定を判定タイ
ミングで行うことによって、その被試験ＩＣ２１の回路
動作機能としての良否が判断されているものである。

【００１０】ところで、パターン発生制御回路６では、
先入れ・先出しメモリ１３における試験・期待値パター
ンの格納状況を常時監視しているが、監視の結果として
オーバフローする可能性がある場合には、先入れ・先出
しメモリ１３へのライトクロックを一時的に停止するこ
とによって、オーバフローを防止する必要があるものと
なっている。本実施例では先入れ・先出しメモリ１３の
容量のその半分が試験・期待値パターンの格納によって
満杯になったことを示すハーフフル信号１４によって、
試験・期待値パターンの先入れ・先出しメモリ１３への
書込が停止される構成となっている。これは、本実施例
では、その信号により直接書込動作が停止されていな
く、ＤＲＡＭ８へのアクセスが停止される構成になって
いるため、ハーフフル信号１４のパターン発生制御回路
６への入力時点から、書込が実際に停止されるるまでに
時間遅れがあることによる。尤も、ハーフフル信号１４
により直接書込動作を停止するように回路構成する場合
は、ハーフフルではなく先入れ・先出しメモリ１３での
格納領域が満杯になったことを示すフル信号でもよい。
何れの方式を採用するかは単なる回路の設計上の問題で
あり、本発明の本質とは関係がない。

【００１１】ここで、ＤＲＡＭ８に対するリフレッシュ
について説明すれば、パターン発生制御回路６への動作
クロック４は固定周期を持つため、パターン発生制御回
路６内でこれを計数することによって、ＤＲＡＭ８のリ
フレッシュタイミングを制御すればよい。例えば、パタ
ーン発生制御回路６の動作クロック４の周期が２０ナノ
秒である場合に、１５マイクロ秒に１回の割合でＤＲＡ
Ｍ８のリフレッシュを行うには、動作クロック４を７５
０個計数する度に、１回リフレッシュ動作を起動すれば
よいものである。

【００１２】以上、本発明によるＩＣ試験装置の概要構
成について説明したが、図２はパターン発生制御回路６
とその周辺回路の詳細な構成を示したものである。一般
にＤＲＡＭ８の動作速度はＳＲＡＭのそれに比し遅いこ
とから、本実施例では８個のＤＲＡＭ（８−１〜８−
８）をインタリーブ動作させることで、その遅れが補償
されるようになっている。出力回路６ー６では８個のＤ
ＲＡＭ（８−１〜８−８）からの確定出力を順次取り込
んだ上、先入れ・先出しメモリ１３に書き込むが、その
際、制御回路６ー５からはＤＲＡＭ（８−１〜８−８）
各々にアドレス信号４０、ＲＡＳ（ロウアドレスストロ
ーブ）信号４１、ＣＡＳ（カラムアドレスストローブ）
信号４２、ＷＥ（ライトエネーブル）信号４３等を個別
に与えられることによって、試験・期待値パターンデー
タの読出制御が行なわれるものとなっている。

【００１３】次に、ＤＲＡＭ（８−１〜８−８）に対す
るリフレッシュについて説明すれば、リフレッシュ要求
回路６ー１では動作クロック４を７５０個計数する度
に、１回の割合でリフレッシュ要求信号２６が制御回路
６ー５に与えられるようになっている。また、リフレッ
シュアドレス発生回路６ー２は基本的にカウンタとして
構成されており、制御回路６ー５から更新信号２８があ
った場合での動作クロック４でカウントアップされるも
のとなっている。この更新信号２８はリフレッシュ要求
信号２６を数サイクル（９サイクル以上）分遅延させて
作成するか、あるいは８個のＤＲＡＭ（８−１〜８−
８）の全てにおいてリフレッシュが完了したことを検出
して作成してもよい。リフレッシュアドレス発生回路６
ー２からのリフレッシュアドレス２７は、制御回路６ー
５にリフレッシュ要求信号２６が入力された場合にリフ
レッシュアドレスとして使用されるが、本実施例ではＲ
ＡＳオンリリフレッシュによりＤＲＡＭのリフレッシュ
を行うため、このリフレッシュアドレス２７はロウアド
レスに相当するビット幅を持っている。

【００１４】読出しアドレス発生回路６ー３ではまた、
ＤＲＡＭ（８−１〜８−８）からの試験・期待値パター
ンの読出を行うためのリードアドレス２９が発生される
が、この読出しアドレス発生回路６ー３の基本的な機能
は、制御回路６ー５より更新信号３０がある度に動作ク
ロック４に同期して更新後のリードアドレス２９を発生
することにある。読出しアドレス発生回路６ー３の具体
的構成は、簡単なものでは単なるカウンタから、複雑な
ものではマイクロプログラム制御回路を利用した複雑な
アドレス発生シーケンスを備えたものまで種々のものが
考えられるが、これはシステムの設計上の問題であり、
発明の本質とは関係がない。単なるカウンタとして構成
されている場合、更新信号３０はＤＲＡＭ８ー８におい
てリードサイクルが開始されたことを検出して作成すれ
ばよいが、マイクロプログラム制御回路を利用し毎サイ
クルアドレスを更新する場合は、８個のＤＲＡＭ（８−
１〜８−８）各々でリードサイクルが開始したことを示
す信号の論理和をとって作成されるようになっている。
本実施例では単にカウンタとして扱っている。リードア
ドレス２９はＤＲＡＭのロウアドレスとカラムアドレス
を合わせたビット幅を持っている。

【００１５】因みに、ＣＰＵアドレスレジスタ６ー４や
インタフェイス回路２３、更にはマルチプレクサ６ー７
およびレジスタ６ー８は、図１に示した制御用コンピュ
ータ２２からＤＲＡＭ（８−１〜８−８）にアクセスす
るために用意した回路である。制御用コンピュータ２２
からバス信号２４を介しインタフェイス回路２３にＤＲ
ＡＭ（８−１〜８−８）へのアクセス指示があった場
合、インタフェイス回路２３ではＤＲＡＭ（８−１〜８
−８）に対するＣＰＵのアクセスアドレスをＣＰＵアド
レス３１として出力するとともに、ＣＰＵアドレススト
ローブ３２を出力することによって、ＣＰＵアドレスレ
ジスタ６ー４にはＣＰＵアドレス３３が格納されるよう
になっている。一方、制御回路６ー５に対しては制御信
号３５を与え、ＣＰＵからのアクセスであることが通知
されるようになっている。これにより制御回路６ー５か
らは該当するＤＲＡＭに対し、アドレス４０、ＲＡＳ４
１、ＣＡＳ４２、ＷＥ４３等が与えられるものである。
ＣＰＵからのＤＲＡＭに対するアクセスが書込（ライ
ト）であれば、ライトデータ３７が該当するＤＲＡＭに
書き込まれるものである。また、ＣＰＵからのアクセス
が読出（リード）である場合には、ＤＲＡＭ（８−１〜
８−８）から読み出されたデータ（１０ー１〜１０ー
８）の何れかが、ＣＰＵアドレスレジスタ６ー４からの
選択制御信号３４による制御下にマルチプレクサ６ー７
によって選択出力され、その選択出力が制御回路６ー５
から出力されるリード終了信号３６によってレジスタ６
ー８に取り込まれた上、インタフェイス回路２３を介し
バス信号２４として制御用コンピュータに取り込まれる
ものである。既述したように、ＣＰＵからのアクセスに
使用するインタフェイス回路２３やＣＰＵアドレスレジ
スタ６ー４は、ＩＣ試験装置の動作に先立って使用され
るものであり、本発明の目的であるＤＲＡＭからの試験
・期待値パターンの読出とリフレッシュを両立させるこ
ととは本質的な関係はないため、これ以上の詳細な説明
は行わない。

【００１６】以下、更に制御回路６ー５と出力回路６ー
６の詳細な動作と構成について説明すれば、以下のよう
である。即ち、図３（Ａ）は既述の制御回路６ー５がＤ
ＲＡＭ（８ー１）に与えるアドレス４０、ＲＡＳ４１、
ＣＡＳ４２、ＷＥ４３、および制御回路６ー５から出力
回路６ー６に与えるデータバリッド３９ー１の制御タイ
ミングを、図３（Ｂ）はまた、その制御タイミングの状
態遷移示したものである。制御回路６ー５は基本的に順
序回路であり、図示のように、状態０から状態８までの
遷移を繰り返すことによって、ＤＲＡＭ（８ー１）への
読出サイクルが実現されるものとなっている。制御回路
６ー５の具体的構成は図４，図５に示されているが、制
御回路６ー５は８個のＤＲＡＭ（８ー１〜８ー８）対応
に設けられるようになっている。ここでは、ＤＲＡＭ
（８ー１）対応のものを示すが、残りのＤＲＡＭ（８ー
２〜８ー８）対応のものも同一構成のものとして設けら
れている。

【００１７】さて、図４はＤＲＡＭ（８ー１）に与えら
れるアドレスの流れに関係する回路部分を、図５はま
た、その他の制御信号発生回路部分を示している。先ず
図４に示すアドレスの流れについて説明する。図４に示
すように、リードアドレス２９はロウアドレスおよびカ
ラムアドレスから構成されているが、リフレッシュ時に
はロウアドレスにリフレッシュアドレスを与えるべく、
マルチプレクサ４４ではリフレッシュ要求信号２６があ
った場合には、マルチプレクサ４４からはリフレッシュ
アドレス２７が選択出力されるものとなっている。ロウ
アドレスレジスタ４５、カラムアドレスレジスタ４６各
々にはＤＲＡＭ（８ー１）をアクセスしている間、一時
的にロウアドレス、カラムアドレスが記憶されるが、こ
れら両レジスタ４５，４６にはアドレスロードイネーブ
ル信号４８が入力されている時に限り、クロック４９に
同期して取り込まれるが、アドレスロードイネーブル信
号４８が不活性状態にある間は、直前の記憶状態がその
まま保持されるものとなっている。それら両レジスタ４
５，４６各々からのアドレスはマルチプレクサ４７で何
れかが選択出力されるが、何れが選択出力されるかはロ
ウアドレスセレクト信号５０によっている。ロウアドレ
スセレクト信号５０が活性状態にある場合は、ロウアド
レスレジスタ４５からの出力５１としてのロウアドレス
が選択出力される一方、ロウアドレスセレクト信号５０
が不活性状態にある場合には、カラムアドレスレジスタ
４６からの出力５２としてのカラムアドレスが選択出力
された上、ＤＲＡＭ（８ー１）に与えられるものとなっ
ている。

【００１８】図５はまた、図３（Ａ）に示した状態０か
ら状態８を実現するための回路を示したものである。Ｄ
フリップフロップ５３〜５７での状態値の組合せによっ
て、図３（Ｂ）に示す９通りの状態（ステート０〜８）
が決定されるものとなっている。即ち、図３（Ｂ）での
ビット０〜４はそれぞれＤフリップフロップ５３〜５７
の状態値に対応するものである。Ｄフリップフロップ５
３〜５７はリフレッシュ要求信号２６、あるいはリード
要求１信号（６１ー１）がなければ何れもその状態値は
０とされ状態０にとどまっているが、状態０にある場合
に２ビット構成のレジスタ６０にアドレスロードイネー
ブル信号４８が与えられれば、レジスタ６０には動作ク
ロック４に同期して２ビット入力が取り込まれるが、レ
ジスタ６０への２ビット入力はそれぞれリフレッシュサ
イクル、通常のリードサイクルに対応したものとなって
いる。図示のように、回路の構成はリードサイクルより
もリフレッシュサイクルを優先させた構成となってい
る。レジスタ６０への２ビット入力のうち、少なくとも
何れか一方が１になると同時に、Ｄフリップフロップ５
３〜５７は状態遷移を開始し状態１に進むが、状態１か
ら状態８までの間、レジスタ６０へのアドレスロードイ
ネーブル信号４８は不活性状態となることから、レジス
タ６０での記憶はそのまま保持されるものである。図４
に示したロウアドレスレジスタ４５およびカラムアドレ
スレジスタ４６に与えられるアドレスロードイネーブル
信号４８も、同様に状態１から状態８までの間は不活性
状態となることから、両レジスタ４５，４６での記憶も
そのまま保持されるものである。以降は、Ｄフリップフ
ロップ５３〜５７における状態値の遷移に伴い、図３
（Ａ）に示したタイミングで各種信号が出力されるもの
である。状態１から状態２にかけてはロウアドレスセレ
クト信号５０が出力される結果、図４に示したＤＲＡＭ
（８ー１）へのアドレス信号４０としてはロウアドレス
が出力されるものである。また、状態２から状態６にか
けてはＲＡＳ信号４１が出力されるが、ＣＡＳ信号４２
はリフレッシュサイクルでない場合に限り状態４から状
態７にかけて出力されるものである。更に、通常のリー
ドサイクルの場合に限り状態６の時にデータバリッド１
信号３９ー１が出力され、データバリッド１信号３９ー
１はリフレッシュサイクルでは出力されないものとなっ
ている。

【００１９】既述したように、レジスタ６０に入力が取
り込まれるのは、Ｄフリップフロップ５３〜５７での状
態遷移が状態０にあるときだけである。したがって、リ
ードサイクル、あるいはリフレッシュサイクルの途中で
リフレッシュ要求やリード要求が入力されてもレジスタ
６０には取り込まれず、Ｄフリップフロップ５８，５９
各々にそれら要求は保持されて処理を待たされるもので
ある。しかしながら、実行中のサイクルを終了し再びＤ
フリップフロップ５３〜５７が状態０に戻ると、レジス
タ６０は再びロード可能状態におかれることから、Ｄフ
リップフロップ５８，５９各々に保持されていた要求信
号はレジスタ６０に取り込まれるものとなっている。そ
の際、Ｄフリップフロップ５８に保持され、処理を待た
されていたリフレッシュ要求信号がレジスタ６０に取り
込まれた場合には、同時にリード要求があったか否かに
拘らず即にＤフリップフロップ５８はリセットされるも
のとなっている。これは、リフレッシュを優先するよう
に回路を構成しているためである。リフレッシュの要求
がなく、通常のリード要求だけの場合は、状態１におい
てＤフリップフロップ５９のＤ入力には１がセットアッ
プされた上、次の動作クロック４でＤフリップフロップ
５９は０に戻される。この場合、状態１ではリード要求
２信号（６１ー２）が出力されるが、このリード要求２
信号（６１ー２）は次のＤＲＡＭ（８ー２）に対応した
同様の制御回路にリード要求として入力されるものとな
っている。このようにして、８個のＤＲＡＭ（８ー１〜
８ー８）の何れかでリードサイクルが開始されると、次
のＤＲＡＭへリード要求が伝達される、といった形で次
々とリードサイクルが開始されていくものである。した
がって、ＤＲＡＭ（８ー１）に対するリード要求１信号
（６１ー１）は、これは、とりもなおさずＤＲＡＭ（８
ー８）においてリードサイクルを開始した時に出力され
るリード要求信号である。しかしながら、初期状態にお
いては、リード要求信号は何れのＤＲＡＭ制御回路にも
入力されていないため、ＩＣ試験装置の起動に際して、
制御用コンピュータ２２からの指示に従ってインタフェ
ース回路２３から出力される制御信号３５の中の１つと
して、図５に示すスタート信号６２を用意しておき、Ｄ
ＲＡＭ（８ー１）に対応した制御回路にだけ与えるよう
にすればよい。なお、先入れ・先出しメモリ１３からハ
ーフフル信号１４があった場合には、リード要求１信号
６１ー１があってもレジスタ６０には受け付けられず、
Ｄフリップフロップ５９に一旦保持された上、ハーフフ
ル信号１４が解除されるまで処理を待たされる。ハーフ
フル信号１４は予め動作クロック４で同期しておく。

【００２０】図６は図２における出力回路６ー６の詳細
な内部構成を示したものである。ＤＲＡＭ（８ー１〜８
ー８）各々からは試験・期待値パターンとしてのデータ
（１０ー１〜１０ー８）と、そのデータが確定している
ことを示すデータバリッド信号（３９ー１〜３９ー８）
が制御回路６ー５より得られるが、出力回路６ー６では
それらのデータ（１０ー１〜１０ー８）およびデータバ
リッド信号（３９ー１〜３９ー８）は各々レジスタ（６
４ー１〜６４ー８）およびＤフリップフロップ（６３ー
１〜６３ー８）に対として取り込まれるものとなってい
る。取込されたデータ（１０ー１〜１０ー８）はマルチ
プレクサ６５を介し順次選択的に出力された上、先入れ
・先出しメモリ１３に格納されるわけであるが、その際
でのマルチプレクサ６５の選択先はカウンタ６７でのカ
ウント値によって制御されるものとなっている。初期状
態においてはカウンタ６７の値は０であり、したがっ
て、マルチプレクサ６５ではＤＲＡＭ（８ー１）対応の
レジスタ６４ー１、Ｄフリップフロップ６３ー１各々か
らの出力を選択している。このような状態で、データバ
リッド１（３９ー１）が制御回路６ー５からあった場合
にはＤフリップフロップ６３ー１の値が１になる結果、
マルチプレクサ６５を介しカウンタ６７にはカウントイ
ネーブル（ＣＥ）信号が入力されカウントアップモード
になる。同時に、３入力８出力のデコーダ６８にもイネ
ーブル信号が与えられ、デコード信号６９ー１が０の状
態になる。続く動作クロック４でＤフリップフロップ６
３ー１の値は０に戻り、カウンタ６７でのカウント値は
カウントアップにより１になる。これにより、マルチプ
レクサ６５は次のＤＲＡＭ（８ー２）に係る出力を選択
する状態におかれるものである。これと同時に、レジス
タ６６には先のＤＲＡＭ（８ー１）からのデータ１（１
０ー１）が取り込まれ試験・パターン１２として出力さ
れるとともに、ライトクロック１１が出力されるもので
ある。この場合でのライトクロック１１は、若干遅延さ
れた動作クロック４とデータバリッド１（３９ー１）と
の論理積結果として得られるものである。さて、カウン
タ６７では次のＤＲＡＭ（８ー２）に係るデータバリッ
ド信号が得られるまで、そのカウントアップ動作が停止
されることから、マルチプレクサ６５における選択順序
が入れ違うことなく、所定順に確定した試験・期待値パ
ターンを先入れ・先出しメモリ１３に格納し得るもので
ある。因みに、ＤＲＡＭでリフレッシュが行なわれてい
る場合には、制御回路６ー５よりデータバリッド信号が
出力されることはなく、誤って不確定データを選択され
ることはない。

【００２１】ここで、ＤＲＡＭでリフレッシュを行って
いてもダミーサイクルを発生することなく、連続して試
験パターンによる波形生成や期待値パターンとの比較を
行なえる理由について考察すれば、既述のように、本実
施例では動作クロック４の周期は２０ナノ秒とされ、ま
た、ＤＲＡＭの動作サイクルを図３（Ａ）に示したよう
に９クロック分で構成したことから、ＤＲＡＭ各々にお
ける動作周期は１８０ナノ秒となる。図２に示した制御
回路６ー５では８個のＤＲＡＭに対し順次リードサイク
ルを起動をする。したがって、１８０ナノ秒の間に８つ
のデータが順次読み出される。平均すれば、２２．５ナ
ノ秒の周期で１つのデータが読み出されていることにな
る。ところが、リフレッシュ要求回路６ー１が動作クロ
ック４を計数し７５０個毎に１回ずつ（１５マイクロ秒
に１回）リフレッシュを要求してくる。１回のリフレッ
シュにも、やはり１８０ナノ秒要されるのでこれを考慮
すると、１５マイクロ秒の間に実質動作しているのは１
５マイクロ秒から１８０ナノ秒を引いた時間であるか
ら、平均およそ２２．７７ナノ秒の周期で先入れ・先出
しメモリに試験・期待値パターンを書き込んでいること
になる。以上より、本実施例では、ＩＣ試験装置の動作
が２３ナノ秒、あるいはそれよりも長い周期であれば、
ＤＲＡＭでリフレッシュを行っていてもダミーサイクル
を発生することなく、連続して試験パターンによる波形
生成や期待値パターンとの比較を行ない得るものであ
る。

【００２２】なお、本実施例ではタイミング発生回路５
と分周回路３では同一のクロック原振１から基本クロッ
ク２を用いているが、これに限定されることはない。本
実施例のように、同一のクロック原振を用いれば、クロ
ック原振そのものの誤差を考慮にいれる必要がなくその
分設計が簡単になるが、要は先入れ・先出しメモリ１３
が空にならないような周期でＤＲＡＭを動作させ得るこ
とが可能であればよいのであって、タイミング発生回路
５と分周回路３で別のクロック原振からのクロックを用
いてもよいものである。ただし、各々のクロック原振の
ばらつきを考慮した上で、なおかつ先入れ・先出しメモ
リ１３が空にならないようにマージンを持たせる必要が
ある。また、本実施例では動作クロック４を作成するの
に分周回路３を用いたが、これに限ることなく、ＰＬＬ
回路等を使用してより細かい周期の制御を行ってもよ
い。更に、本実施例では動作クロック４を計数すること
によりＤＲＡＭのリフレッシュ周期が管理されていた
が、これに限らず別の非同期のクロックでリフレッシュ
周期を管理してもよい。要はＤＲＡＭでの記憶が失われ
ないようにすればよいのである。更にまた、本実施例で
の先入れ・先出しメモリ１３は標準的に市販されている
ＦＩＦＯメモリを用いてもよいし、または複数個のレジ
スタで構成してもよい。

【００２３】ところで、本実施例ではＩＣ試験装置の代
表として、ディジタルＩＣの試験装置を想定して具体的
な説明を行ったが、これに限らず波形生成回路１７をＤ
／Ａ変換器に、また、コンパレータ２０をＡ／Ｄ変換器
に置換すれば、アナログＩＣを試験する場合にも適用可
能である。その場合には、ＤＲＡＭ８にはアナログ量を
表すデータが格納されることになる。

【００２４】

【発明の効果】以上、説明したように、本発明によれ
ば、動作周期可変として、パターンメモリにＤＲＡＭを
採用しその動作周期が長くなった場合でも、試験性能を
損うことなく正常にＤＲＡＭをリフレッシュしつつ、被
試験ＩＣの入出力動作を試験し得ることになる。

【図面の簡単な説明】

【図１】図１は、本発明によるＩＣ試験装置の一例での
概略構成を示す図

【図２】図２は、本発明に係るパターン発生制御回路と
その周辺の一例での構成を示す図

【図３】図３（Ａ），（Ｂ）は、それぞれ本発明に係る
一例でのＤＲＡＭ制御タイミングと、その制御タイミン
グの状態遷移を説明するための図

【図４】図４は、本発明に係るパターン発生制御回路で
のＤＲＡＭのアドレス制御部分の詳細を示す図

【図５】図５は、本発明に係るパターン発生制御回路で
の一部詳細を示す図

【図６】図６は、本発明に係る一例でのＤＲＡＭ出力制
御回路の詳細を示す図

【図７】図７は、従来技術に係るＩＣ試験装置の概略構
成例を示す図

【符号の説明】

１…クロック原振、２…基本クロック、３…分周回路、
５…タイミング発生回路、６…パターン発生制御回路、
８…ＤＲＡＭ、１３…先入れ・先出しメモリ、１７…波
形生成回路、１８…ディジタルコンパレータ、１９…ド
ライバ、２０…コンパレータ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ１１Ｃ 11/406 8320−5ＬＧ１１Ｃ 11/34 ３６３Ｎ

Claims

【特許請求の範囲】

【請求項１】ＩＣの動作を試験するためのＩＣ試験装
置であって、被試験ＩＣにおける入出力ピンに適用され
る試験・期待値パターンデータを、更新可として、かつ
リフレッシュ可として予め格納するための手段としての
ダイナミックＲＡＭと、該ＲＡＭに対するリフレッシュ
と該ＲＡＭからの試験・期待値パターンデータの読み出
しを制御するパターンデータリフレッシュ・読出制御手
段と、上記ダイナミックＲＡＭリフレッシュ時以外に、
上記ダイナミックＲＡＭから読み出される試験・期待値
パターンデータを先入れ先出し可として、一時的に複数
個保持するパターンデータ保持手段と、該保持手段から
連続的に読み出される試験パターンデータを処理した
上、被試験ＩＣにおける入力ピンに印加する試験パター
ンデータ印加手段と、試験パターン印加時に該試験パタ
ーンに対する、出力ピンからの応答出力を上記パターン
データ保持手段からの期待値パターンデータと比較・判
定するパターンデータ比較判定手段とを、少なくとも具
備してなる構成のＩＣ試験装置。
【請求項２】ＩＣの動作を試験するためのＩＣ試験装
置であって、被試験ＩＣにおける入出力ピンに適用され
る試験・期待値パターンデータを、更新可として、かつ
リフレッシュ可として予め格納するための手段としての
ダイナミックＲＡＭと、該ＲＡＭに対するリフレッシュ
と該ＲＡＭからの試験・期待値パターンデータの読み出
しを制御するパターンデータリフレッシュ・読出制御手
段と、上記ダイナミックＲＡＭリフレッシュ時以外に、
上記ダイナミックＲＡＭから読み出される試験・期待値
パターンデータを先入れ先出し可として、一時的に複数
個保持するパターンデータ保持手段としての先入れ先出
しメモリと、該保持手段から連続的に読み出される試験
パターンデータを処理した上、被試験ＩＣにおける入力
ピンに印加する試験パターンデータ印加手段と、試験パ
ターン印加時に該試験パターンに対する、出力ピンから
の応答出力を上記パターンデータ保持手段からの期待値
パターンデータと比較・判定するパターンデータ比較判
定手段とを、少なくとも具備してなる構成のＩＣ試験装
置。
【請求項３】ＩＣの動作を試験するためのＩＣ試験装
置であって、被試験ＩＣにおける入出力ピンに適用され
る試験・期待値パターンデータとしての、被試験ＩＣの
ピンの論理値、あるいは被試験ＩＣのピンに適用される
波形の種類を表すデータを、更新可として、かつリフレ
ッシュ可として予め格納するための手段としてのダイナ
ミックＲＡＭと、該ＲＡＭに対するリフレッシュと該Ｒ
ＡＭからの試験・期待値パターンデータの読み出しを制
御するパターンデータリフレッシュ・読出制御手段と、
上記ダイナミックＲＡＭリフレッシュ時以外に、上記ダ
イナミックＲＡＭから読み出される試験・期待値パター
ンデータを先入れ先出し可として、一時的に複数個保持
するパターンデータ保持手段と、該保持手段から連続的
に読み出される試験パターンデータを処理した上、被試
験ＩＣにおける入力ピンに印加する試験パターンデータ
印加手段と、試験パターン印加時に該試験パターンに対
する、出力ピンからの応答出力を上記パターンデータ保
持手段からの期待値パターンデータと比較・判定するパ
ターンデータ比較判定手段とを、少なくとも具備してな
る構成のＩＣ試験装置。
【請求項４】ＩＣの動作を試験するためのＩＣ試験装
置であって、被試験ＩＣにおける入出力ピンに適用され
る試験・期待値パターンデータとしての、アナログ値を
表すデータを、更新可として、かつリフレッシュ可とし
て予め格納するための手段としてのダイナミックＲＡＭ
と、該ＲＡＭに対するリフレッシュと該ＲＡＭからの試
験・期待値パターンデータの読み出しを制御するパター
ンデータリフレッシュ・読出制御手段と、上記ダイナミ
ックＲＡＭリフレッシュ時以外に、上記ダイナミックＲ
ＡＭから読み出される試験・期待値パターンデータを先
入れ先出し可として、一時的に複数個保持するパターン
データ保持手段と、該保持手段から連続的に読み出され
る試験パターンデータを処理した上、被試験ＩＣにおけ
る入力ピンに印加する試験パターンデータ印加手段と、
試験パターン印加時に該試験パターンに対する、出力ピ
ンからの応答出力を上記パターンデータ保持手段からの
期待値パターンデータと比較・判定するパターンデータ
比較判定手段とを、少なくとも具備してなる構成のＩＣ
試験装置。
【請求項５】ＩＣの動作を試験するためのＩＣ試験装
置であって、被試験ＩＣにおける入出力ピンに適用され
る試験・期待値パターンデータを、更新可として、かつ
リフレッシュ可として予め格納するための手段としての
ダイナミックＲＡＭと、該ＲＡＭに対するリフレッシュ
と該ＲＡＭからの試験・期待値パターンデータの読み出
しを制御するパターンデータリフレッシュ・読出制御手
段と、上記ダイナミックＲＡＭリフレッシュ時以外に、
上記ダイナミックＲＡＭから読み出される試験・期待値
パターンデータを先入れ先出し可として、一時的に複数
個保持するパターンデータ保持手段と、該保持手段から
連続的に読み出される試験パターンデータを処理した
上、被試験ＩＣにおける入力ピンに印加する試験パター
ンデータ印加手段と、試験パターン印加時に該試験パタ
ーンに対する、出力ピンからの応答出力を上記パターン
データ保持手段からの期待値パターンデータと比較・判
定するパターンデータ比較判定手段とを、上記パターン
データ保持手段に現に保持されている試験・期待値パタ
ーンデータ量を監視・検出するパターンデータ保持量監
視手段とを少なくとも具備してなり、パターンデータ保
持量監視手段からのパターンデータ量監視検出結果にも
とづき、パターンデータリフレッシュ・読出制御手段で
の、ＲＡＭからの読出停止を含む試験・期待値パターン
データ読出制御が行なわれるべくなした構成のＩＣ試験
装置。
【請求項６】ＩＣの動作を試験するためのＩＣ試験装
置であって、被試験ＩＣにおける入出力ピンに適用され
る試験・期待値パターンデータを、更新可として、かつ
リフレッシュ可として予め格納するための手段としての
ダイナミックＲＡＭと、該ＲＡＭに対するリフレッシュ
と該ＲＡＭからの試験・期待値パターンデータの読み出
しを制御するパターンデータリフレッシュ・読出制御手
段と、上記ダイナミックＲＡＭリフレッシュ時以外に、
上記ダイナミックＲＡＭから読み出される試験・期待値
パターンデータを先入れ先出し可として、一時的に複数
個保持するパターンデータ保持手段と、該保持手段から
連続的に読み出される試験パターンデータを処理した
上、被試験ＩＣにおける入力ピンに印加する試験パター
ンデータ印加手段と、試験パターン印加時に該試験パタ
ーンに対する、出力ピンからの応答出力を上記パターン
データ保持手段からの期待値パターンデータと比較・判
定するパターンデータ比較判定手段とを少なくとも具備
してなり、パターンデータ保持手段への試験・期待値パ
ターンデータの格納周期に比し、該保持手段からの試験
・期待値パターンデータの読出周期は大とされた構成の
ＩＣ試験装置。
【請求項７】ＩＣの動作を試験するためのＩＣ試験装
置であって、被試験ＩＣにおける入出力ピンに適用され
る試験・期待値パターンデータを、更新可として、かつ
リフレッシュ可として予め格納するための手段としての
ダイナミックＲＡＭと、該ＲＡＭに対するリフレッシュ
と該ＲＡＭからの試験・期待値パターンデータの読み出
しを制御するパターンデータリフレッシュ・読出制御手
段と、上記ダイナミックＲＡＭリフレッシュ時以外に、
上記ダイナミックＲＡＭから読み出される試験・期待値
パターンデータを先入れ先出し可として、一時的に複数
個保持するパターンデータ保持手段と、該保持手段から
連続的に読み出される試験パターンデータを処理した
上、被試験ＩＣにおける入力ピンに印加する試験パター
ンデータ印加手段と、試験パターン印加時に該試験パタ
ーンに対する、出力ピンからの応答出力を上記パターン
データ保持手段からの期待値パターンデータと比較・判
定するパターンデータ比較判定手段とを少なくとも具備
してなり、パターンデータリフレッシュ・読出制御手段
には、ダイナミックＲＡＭに与えるリフレッシュアドレ
スを順次発生する手段と、該ＲＡＭにおいてリフレッシ
ュが必要な場合にリフレッシュ要求信号を発生する手段
と、該要求信号が発生されている場合に、該ＲＡＭへの
アドレスを上記リフレッシュアドレスに切り替えるとと
もに、リフレッシュに必要な制御信号を出力する手段と
が備えられているる構成のＩＣ試験装置。