JP2010032503A - Jtagテスト・データ・レジスタを用いる非同期通信装置 - Google Patents
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Abstract
【解決手段】 IEEE1149.1 Joint Test Action Group(JTAG)インターフェース標準によって定義されるテスト・データ・レジスタ(TDR)構造を適合させて、デバッグ・パスを提供する。既存のマルチコア・プロセッサ・ソリューションがカバーされるが、より一般的なソリューションのために拡張される。一般に、本装置は、テスト回路をバイパスして機能回路と双方向に通信するための非同期プロトコルを提供するようにIEEE1149.1 JTAG標準を拡張するものである。本装置は、機能レジスタとJTAG標準TDRとを有する集積回路を含む。JTAG標準TDRと機能レジスタとの間でデータの直接転送を制御するようにデジタル論理が構成される。
【選択図】 図1
Description
Claims (20)
- テスト回路をバイパスして機能回路と双方向に通信するための非同期プロトコルを提供するようにIEEE1149.1 Joint Test Action Group標準を拡張する装置であって、
少なくとも1つの機能レジスタと少なくとも1つのJoint Test Action Group標準テスト・データ・レジスタとを有する集積回路と、
前記少なくとも1つのJoint Test Action Group標準テスト・データ・レジスタと前記少なくとも1つの機能レジスタとの間でデータの直接転送を制御するように構成されたデジタル論理と、
を含む装置。 - 前記少なくとも1つのJoint Test Action Group標準テスト・データ・レジスタは、前記少なくとも1つの機能レジスタに書き込まれるか又はそこから読み出されるデータを表すためのデータ・ビットを含む、請求項1に記載の装置。
- 前記少なくとも1つのJoint Test Action Group標準テスト・データ・レジスタは、データ・フローの方向を示すためのREAD/WRITEビットを含む、請求項2に記載の装置。
- 前記データ・ビットによって表されるデータが安定していることを保証するのに十分なタイミング遅延を有するDATA GOOD信号をさらに含む、請求項2に記載の装置。
- 前記少なくとも1つのJoint Test Action Group標準テスト・データ・レジスタは、前記少なくとも1つの機能レジスタをアドレス指定するためのアドレス・ビットを含む、請求項1に記載の装置。
- 前記少なくとも1つのJoint Test Action Group標準テスト・データ・レジスタの前記アドレス・ビットによって保持される値の正当性を示すためのADDRESS VALIDビットをさらに含む、請求項5に記載の装置。
- 前記少なくとも1つのJoint Test Action Group標準テスト・データ・レジスタは、直列にロード可能となるように構成される、請求項1に記載の装置。
- 直列にロード可能な前記少なくとも1つのJoint Test Action Group標準テスト・データ・レジスタと通信を行う少なくとも1つの並列Joint Test Action Group標準テスト・データ・レジスタをさらに含む、請求項7に記載の装置。
- テスト回路をバイパスして機能回路と双方向に通信するための非同期プロトコルを提供するように、拡張可能なIEEE1149.1 Joint Test Action Group標準インターフェースを用いる方法であって、
少なくとも1つの機能レジスタと、複数の直列テスト・データ・レジスタを有するJoint Test Action Group標準テスト・データ・レジスタ・リング、並びに、データ・ビット、アドレス・ビット及びADDRESS VALIDビットを含む対応する並列テスト・データ・レジスタと、を有する集積回路を提供するステップと、
前記Joint Test Action Group標準テスト・データ・レジスタ・リングと前記少なくとも1つの機能レジスタとの間でデータの直接転送を制御するように構成されたデジタル論理を提供するステップであって、前記デジタル論理はDATA GOOD信号を含む、ステップと、
を含む方法。 - 前記少なくとも1つの機能レジスタからデータを読み出すための方法ステップであって、
前記テスト・データ・レジスタ・リングから所望の直列テスト・データ・レジスタを選択するためにJoint Test Action Group命令を発行するステップと、
読み出し可能データのアドレスを前記選択された直列テスト・データ・レジスタにシフトするステップと、
前記読み出し可能データの前記アドレスを、前記選択された直列テスト・データ・レジスタから、前記選択された直列テスト・データ・レジスタと対応する並列テスト・データ・レジスタにロードするステップと、
アドレスのローディングが完了した時点で、対応するADDRESS VALIDビットを設定するステップと、
前記読み出し可能データを前記少なくとも1つの機能レジスタから前記直列テスト・データ・レジスタにロードするステップと、
前記直列テスト・データ・レジスタ内の前記読み出し可能データが有効となるまで、前記対応するDATA GOOD信号をテストするステップと、
前記データを前記選択された直列テスト・データ・レジスタからシフトするステップと、
を含む方法ステップをさらに含む、請求項9に記載の方法。 - 前記DATA GOOD信号及び前記アドレス・ビットが消去された後に、前記ADDRESS VALIDビットを消去するステップと、
前記ADDRESS VALIDビットが消去された後に、前記DATA GOOD信号を停止させるステップと、
をさらに含む、請求項10に記載の方法。 - 前記少なくとも1つの機能レジスタにデータを書き込むための方法ステップであって、
前記テスト・データ・レジスタ・リングから所望の直列テスト・データ・レジスタを選択するためにJoint Test Action Group命令を発行するステップと、
書き込み可能データのアドレスを前記選択された直列テスト・データ・レジスタにシフトするステップと、
前記書き込み可能データを前記選択された直列テスト・データ・レジスタにシフトするステップと、
アドレス及びデータのローディングが完了した時点で、対応するADDRESS VALIDビットをシフトするステップと、
前記書き込み可能データの前記アドレスを、前記選択された直列テスト・データ・レジスタから、前記選択された直列テスト・データ・レジスタと対応する並列テスト・データ・レジスタにロードするステップと、
前記書き込み可能データを前記選択された直列テスト・データ・レジスタから前記並列テスト・データ・レジスタにロードするステップと、
前記ADDRESS VALIDビットをロードするステップと、
前記書き込み可能データを前記少なくとも1つの機能レジスタにロードするステップと、
前記並列テスト・データ・レジスタ内の前記書き込み可能データが有効となるまで、前記対応するDATA GOOD信号をテストするステップと、
を含む方法ステップをさらに含む、請求項9に記載の方法。 - テスト回路をバイパスして機能回路と双方向に通信するための非同期プロトコルを提供するようにIEEE1149.1 Joint Test Action Group標準を拡張する装置であって、
少なくとも1つの機能レジスタと少なくとも1つのJoint Test Action Group標準テスト・データ・レジスタとを有する集積回路であって、前記少なくとも1つのJoint Test Action Group標準テスト・データ・レジスタは、前記少なくとも1つの機能レジスタに書き込まれるか又はそこから読み出されるデータを表すためのデータ・ビットを含む、集積回路と、
前記少なくとも1つのJoint Test Action Group標準テスト・データ・レジスタと前記少なくとも1つの機能レジスタとの間でデータの直接転送を制御するように構成されたデジタル論理と、
を含む装置。 - 前記少なくとも1つのJoint Test Action Group標準テスト・データ・レジスタは、データ・フローの方向を示すためのREAD/WRITEビットを含む、請求項13に記載の装置。
- 前記データ・ビットによって表されるデータが安定していることを保証するのに十分なタイミング遅延を有するDATA GOOD信号をさらに含む、請求項13に記載の装置。
- DATA GOODフラグ・ビットを有する読み出しデータ・レジスタをさらに含む、請求項13に記載の装置。
- 前記少なくとも1つのJoint Test Action Group標準テスト・データ・レジスタは、前記少なくとも1つの機能レジスタをアドレス指定するためのアドレス・ビットを含む、請求項13に記載の装置。
- 前記少なくとも1つのJoint Test Action Group標準テスト・データ・レジスタの前記アドレス・ビットによって保持される値の正当性を示すためのADDRESS VALIDビットをさらに含む、請求項17に記載の装置。
- 前記少なくとも1つのJoint Test Action Group標準テスト・データ・レジスタは、直列にロード可能となるように構成される、請求項13に記載の装置。
- 直列にロード可能な前記少なくとも1つのJoint Test Action Group標準テスト・データ・レジスタと通信を行う少なくとも1つの並列Joint Test Action Group標準テスト・データ・レジスタをさらに含む、請求項19に記載の装置。
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