JP5623035B2 - 集積回路の機能回路と通信するようにＩＥＥＥ１１４９．１ＪｏｉｎｔＴｅｓｔＡｃｔｉｏｎＧｒｏｕｐ標準を拡張するための装置、及びその方法 - Google Patents

Description

本発明は、一般に、ＩＥＥＥ１１４９．１ Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ（ＪＴＡＧ）標準に関し、より具体的には、ＪＴＡＧ標準を用いて回路コンポーネント間の通信を容易にすることに関する。

ＩＥＥＥ１１４９．１ ＪＴＡＧインターフェースは、集積回路デバイスへの外部アクセスを容易にするために開発された。ＪＴＡＧに対応した集積回路デバイスは、典型的には、標準化されたテスト・アクセス・ポート（ＴＡＰ）を含み、これにより、デバイスのＴＡＰポートを介して外部ＴＡＰコントローラによってバウンダリ・スキャン操作を実行することができるようになる。全てのテスト結果出力は、同じＴＡＰポートを介して返信することができる。

標準化されたＴＡＰインターフェースは、元々、プリント回路基板をテストするために用いられていたものであり、後に個々の集積回路をテストすることに用いられるようになった。しかしながら、その複雑さのため、コアベースの集積回路設計は、トランジスタ数の増加割合が入力／出力（Ｉ／Ｏ）ピンより多いという点で新たな複雑さが生じてきた。そこで、集積回路上に直接成長させることができる標準的なテスト・データ・レジスタ（ＴＤＲ）セルが開発されている。従って、セルベースのＴＤＲは、一般に、それらが必要とされる集積回路の機能回路境界におけるその境界に沿った場所のいずれにも配置することができる。この開示の目的で、回路設計者は、多数の所定のセルを互いに接続することによって集積回路設計をレイアウトするセルベースの集積回路設計を実装することができる。各々のセルは、一つに統合されて所定の機能を実行する複数のトランジスタを含むものとすることができる。セルは、ライブラリとして保持することができ、その結果、設計者は、各々のトランジスタを個々にレイアウトするのではなく、トランジスタのセルを組み立てて一つにすることによって、簡単に設計を構築できることが多い。

従来の設計は、通信に必要なデバッグ論理を扱うための固有のプロトコルを有する完全なＳｃａｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎ（走査通信）バス（ＳＣｏｍ）を実装するものである。しかしながら、同様なレジスタ・アドレス指定構造を有するこのＳＣｏｍによるソリューションは、クロック待ち時間のレベルが大きくなる問題と、同様なグローバル配線及びエリアの輻輳問題とを有する。

結果として、ユーザが典型的にはチップ・システムの速度で固有の内部レジスタ・アドレス指定プロトコルを実装することを可能にし、データをＪＴＡＧインターフェースの速度でＪＴＡＧコントローラとの間で非同期的に転送することを可能にする、非同期通信機構が必要である。

本発明は、ＪＴＡＧ標準バウンダリ・セル・アーキテクチャを再使用することによって機能回路と通信するようにＩＥＥＥ１１４９．１ ＪＴＡＧ標準を拡張するための、コンピュータにより実装される改善された方法及び装置を提供するものであり、前記装置は、集積回路の機能回路と関連する複数の機能レジスタを有する、該集積回路と、該集積回路の機能回路の境界周囲に配置される直列通信チェーンの形態で並べられた複数のＩ／Ｏユニットと、を含む。各々のＩ／Ｏユニットは、隣接するＩ／Ｏユニットと直列に通信を行う少なくとも１つのＪＴＡＧ標準直列ＴＤＲと、該少なくとも１つのＪＴＡＧ標準直列ＴＤＲと関連し、それと並列に通信を行う、少なくとも１つのＪＴＡＧ標準並列ＴＤＲと、該少なくとも１つのＪＴＡＧ標準並列ＴＤＲと複数の機能レジスタのうちの対応する１つとの間でデータの直接転送を制御するように構成されたデジタル論理と、を含む。

本発明と合致する実施形態は、関連する機能レジスタに書き込まれるか又はそこから読み出されるデータを表すためのデータ・ビットを含むＪＴＡＧ標準並列ＴＤＲを含むものとすることができる。ＪＴＡＧ標準並列ＴＤＲは、データ・フローの方向を示すためのＲＥＡＤ／ＷＲＩＴＥビットを含むことができる。データ・ビットによって表されるデータが安定していることを保証するのに十分なタイミング遅延を有するＤＡＴＡ ＧＯＯＤ信号を含むこともできる。

本発明の態様は、関連する機能レジスタをアドレス指定するためのアドレス・ビットを含むＪＴＡＧ標準並列ＴＤＲを含むものとすることができる。本発明と合致する実施形態は、少なくとも１つのＪＴＡＧ標準並列ＴＤＲのアドレス・ビットによって保持される値の正当性を示すためのＡＤＤＲＥＳＳ ＶＡＬＩＤビットを含むものとすることができる。拡張機能命令の実行時に、ＩＥＥＥ１１４９．１との適合性を維持するためのＪＴＡＧ標準命令の実行時には非アクティブである拡張バウンダリ・スキャン信号をアクティブにすることができる。拡張バウンダリ・スキャン信号は、標準バウンダリ・スキャン命令の論理和の反転（inversion of logical OR）とすることができる。

本発明の別の態様によれば、ＪＴＡＧ標準バウンダリ・セル・アーキテクチャを再使用することによって機能回路と通信するようにＩＥＥＥ１１４９．１ ＪＴＡＧ標準を拡張するための方法であって、集積回路の機能回路と関連する複数の機能レジスタを有する該集積回路を提供するステップと、該集積回路の機能回路の境界周囲に配置される直列通信チェーンの形態で並べられた複数のＩ／Ｏユニットを提供するステップとを含む方法が開示される。各々のＩ／Ｏユニットは、隣接するＩ／Ｏユニットと直列に通信を行う少なくとも１つのＪＴＡＧ標準直列ＴＤＲと、該少なくとも１つのＪＴＡＧ標準直列ＴＤＲと関連し、それと並列に通信を行う、少なくとも１つのＪＴＡＧ標準並列ＴＤＲと、該少なくとも１つのＪＴＡＧ標準並列ＴＤＲと複数の機能レジスタのうちの対応する１つとの間でデータの直接転送を制御するように構成されたデジタル論理インターフェースと、を含むことができる。

本発明の実施形態と合致するプロセスは、複数の機能レジスタのうちの選択された１つからデータを読み出すための方法ステップであって、複数のＩ／Ｏユニットのうちの望ましい１つを選択するためにＪＴＡＧ命令を発行するステップと、読み出し可能データのアドレスを、選択されたＩ／Ｏユニットの少なくとも１つのＪＴＡＧ標準バウンダリ・スキャン直列ＴＤＲにシフトするステップと、読み出し可能データのアドレスを、少なくとも１つのＪＴＡＧ標準バウンダリ・スキャン直列ＴＤＲから、少なくとも１つのＪＴＡＧ標準バウンダリ・スキャン並列データ・レジスタにロードするステップと、アドレスのローディングが完了した時点で、対応するＡＤＤＲＥＳＳ ＶＡＬＩＤビットを設定するステップと、読み出し可能データを、少なくとも１つの機能レジスタから、デジタル論理インターフェースを介してインターフェース接続されたＪＴＡＧ標準バウンダリ・スキャン直列ＴＤＲにロードするステップと、データを複数のＩ／Ｏユニットからシフトするステップと、直列ＴＤＲ内の読み出し可能データが有効となるまで対応するＤＡＴＡ ＧＯＯＤ信号をテストするステップとを含む方法をさらに含む。

本発明の態様によれば、ＤＡＴＡ ＧＯＯＤ信号及びアドレス・ビットが消去された後にＡＤＤＲＥＳＳ ＶＡＬＩＤビットを消去し、ＡＤＤＲＥＳＳ ＶＡＬＩＤビットが消去された後にＤＡＴＡ ＧＯＯＤ信号を停止させることができる。本発明と合致する他のプロセスは、複数のＩ／Ｏユニットのうちの望ましい１つを選択するためにＪＴＡＧ命令を発行し、書き込み可能データのアドレスを、選択されたＩ／Ｏユニットの少なくとも１つのＪＴＡＧ標準直列ＴＤＲにシフトし、書き込み可能データを、選択されたＩ／Ｏユニットの少なくとも１つのＪＴＡＧ標準直列ＴＤＲにシフトし、書き込み可能データのアドレスを、少なくとも１つのＪＴＡＧ標準直列ＴＤＲから、少なくとも１つのＪＴＡＧ標準並列データ・レジスタにロードし、アドレスのローディングが完了した時点で、対応するＡＤＤＲＥＳＳ ＶＡＬＩＤビットを設定し、書き込み可能データを、少なくとも１つのＪＴＡＧ標準直列ＴＤＲから少なくとも１つのＪＴＡＧ標準並列データ・レジスタにロードし、ＪＴＡＧ標準並列ＴＤＲ内の書き込み可能データが有効となるまで、対応するＤＡＴＡ ＧＯＯＤ信号をテストし、書き込み可能データを、第２のデジタル論理インターフェースを介して、ＪＴＡＧ標準並列ＴＤＲから少なくとも１つの機能レジスタにロードすることを含むものとすることができる。本発明を合致する実施形態は、通信プロセス全体を調整するＪＴＡＧマクロを提供するステップをさらに含むものとすることができる。

本発明の別の態様は、ＪＴＡＧ標準バウンダリ・セル・アーキテクチャを再使用することによって機能回路と通信するようにＩＥＥＥ１１４９．１ ＪＴＡＧ標準を拡張するための装置に関するものとすることができる。装置は、集積回路の機能回路と関連する複数の機能レジスタを有する、該集積回路と、該集積回路の機能回路の境界周囲に配置される直列通信チェーンの形態で並べられた複数のＩ／Ｏユニットと、を含むものとすることができる。各々のＩ／Ｏユニットは、隣接するＩ／Ｏユニットと直列に通信を行う少なくとも１つのＪＴＡＧ標準直列ＴＤＲと、複数の機能レジスタのうちの関連する１つに書き込まれるか又はそこから読み出されるデータを表すためのデータ・ビットを有する少なくとも１つのＪＴＡＧ標準並列ＴＤＲであって、少なくとも１つのＪＴＡＧ標準直列ＴＤＲと関連し、それと並列に通信を行う、少なくとも１つのＪＴＡＧ標準並列ＴＤＲと、該少なくとも１つのＪＴＡＧ標準並列ＴＤＲと複数の機能レジスタのうちの対応する１つとの間でデータの直接転送を制御するように構成されたデジタル論理とを含むことができる。

本発明と合致する実施形態は、データ・フローの方向を示すためのＲＥＡＤ／ＷＲＩＴＥビットを含むＪＴＡＧ標準並列ＴＤＲを含むものとすることができる。データ・ビットによって表されるデータが安定していることを保証するのに十分なタイミング遅延を有するＤＡＴＡ ＧＯＯＤ信号を含むこともできる。ＪＴＡＧ標準並列ＴＤＲは、関連する機能レジスタをアドレス指定するためのアドレス・ビットを含むことができる。少なくとも１つのＪＴＡＧ標準並列ＴＤＲのアドレス・ビットによって保持される値の正当性を示すためのＡＤＤＲＥＳＳ ＶＡＬＩＤビットを含むこともできる。

本発明の態様は、ＩＥＥＥ１１４９．１との適合性を維持するためのＪＴＡＧ標準命令の実行時に非アクティブであり、拡張機能命令の実行時にアクティブである、拡張バウンダリ・スキャン信号を含むものとすることができる。拡張バウンダリ・スキャン信号は、標準バウンダリ・スキャン命令の論理和の反転とすることができる。

本発明を特徴付けるこれらの及び他の利点及び特徴は、本明細書に添付され、本明細書の別の部分を成す特許請求の範囲に示されている。しかしながら、本発明、及び、本発明を用いることによって達成される利点及び目的をより良く理解するために、図面及び本発明の例示的な実施形態が説明されている説明事項を参照されたい。

本発明の原理と合致するバウンダリ・セル・アーキテクチャのブロック図を示す。 本発明の基礎となる原理による、機能回路との通信を可能にするための改善されたバウンダリ・スキャン・アーキテクチャを示す。 本発明の基礎となる原理による、通信ハンドシェーキングを用いた読み出しデータ・シーケンスのための、図２のアーキテクチャによって実行されるステップを示すフローチャートである。 本発明の基礎となる原理による、通信ハンドシェーキングを用いた書き込みデータ・シーケンスのための、図２のアーキテクチャによって実行されるステップを示すフローチャートである。 本発明の基礎となる原理による、通信ハンドシェーキングを用いない読み出しデータ・シーケンスのための、図２のアーキテクチャによって実行されるステップを示すフローチャートである。 本発明の基礎となる原理による、通信ハンドシェーキングを用いない書き込みデータ・シーケンスのための、図２のアーキテクチャによって実行されるステップを示すフローチャートである。 本発明に従って修正された簡単なバウンダリ・スキャン構造である。

本発明と合致する実施形態は、標準的なＪＴＡＧ機能を変更することなく、標準的なＪＴＡＧインターフェースを介した汎用的なＩ／Ｏ通信を可能にする。特に、本発明の態様は、ＪＴＡＧマクロと顧客の集積回路の通信論理との間における非同期通信を提供する。

本発明と合致する実施形態は、ＪＴＡＧインターフェース標準によって定義される標準バウンダリ・セル・アーキテクチャを、ＪＴＡＧ標準ＴＤＲ及びインターフェースを再使用することによる機能回路へのパスを提供するように適合させる。既存のマルチコア・プロセッサ・ソリューションを含むことができ、より一般的なソリューションのための拡張機能を提供することができる。一般に、複数のＩ／Ｏユニットと共に複数の機能レジスタを持つ集積回路が提供される。Ｉ／Ｏユニットは、集積回路の機能回路の境界周囲に配置される直列通信チェーンの形態で並べられる。Ｉ／Ｏユニットの各々は、隣接するＩ／Ｏユニットと直列に通信を行うＪＴＡＧ標準直列ＴＤＲを含むことができる。さらに、各々のＩ／Ｏユニットは、Ｉ／ＯユニットのＪＴＡＧ標準直列ＴＤＲと関連し、それと並列に通信を行う、ＪＴＡＧ標準並列ＴＤＲを含む。

さらに、デジタル論理インターフェースが、ＪＴＡＧ標準並列ＴＤＲと複数の機能レジスタのうちの対応する１つとの間で、データの直接転送を制御するように構成される。既存のバウンダリ・スキャン・アーキテクチャの再使用の結果として、配線の混雑の大幅な低減が実現される。従って、集積回路の貴重な面積（real estate）を犠牲にすることなく、非同期通信が提供される。

より具体的には、本発明と合致する実施形態は、ＩＥＥＥ１１４９．１ ＪＴＡＧインターフェース標準によって定義されるＴＤＲ構造を、デバッグ・パスを提供するように適合させる。本発明の態様は、既存のマルチコア・プロセッサ・ソリューションを含むものとすることができるが、より一般的なソリューションのために拡張され、さらにエリア及び配線の混雑を低減させるために既存のバウンダリ・スキャンＴＤＲ論理を再使用するように拡張された。

本発明の実施形態は、非同期プロトコルを可能にするＩＥＥＥ１１４９．１ ＪＴＡＧ標準を拡張したインターフェースを、ユーザの（すなわち顧客の）既存の論理に提供する。この新しいインターフェースは、顧客のコア論理内の顧客アドレス指定レジスタと通信する幾つかのＴＤＲを追加することによって、実装することができる。特に、標準的なＪＴＡＧ機能を変更しない拡張可能なインターフェースを提供するために、追加の同期化論理と共にＩＥＥＥ１１４９．１ ＪＴＡＧ ＴＡＰコントローラを用いる。

本発明と合致する実施形態は、１つ又は複数の適合する並列ＴＤＲと共に、新たな直列ＴＤＲを導入する。直列ＴＤＲは直列にデータをロードすることができ、並列ＴＤＲは並列にデータをロードすることができる。顧客論理への全てのアドレス及びデータ・フローは、これらのＴＤＲを通って、通信プロセス全体を調整するＪＴＡＧマクロに戻ることができる。

提供されるＡＤＤＲＥＳＳ並列ＴＤＲは、ＲＥＡＤ／ＷＲＩＴＥ制御及びＡＤＤＲＥＳＳ ＶＡＬＩＤビットのための２つのビットを確保することができる。データ書き込みシーケンス中に顧客論理に書き込まれるデータを保持するために、ＤＡＴＡ並列ＴＤＲを提供することができる。必要に応じて、これらの２つのＴＤＲを組み合わせて１つのより大きなレジスタにすることができる。顧客論理内の第３のレジスタを用いて、顧客論理からの読み出しデータを保持することができる。この第３のレジスタの追加ビットが、ＤＡＴＡ ＧＯＯＤフラグとして機能する。ＤＡＴＡ ＧＯＯＤインジケータは、読み出しデータが安定し、従って正しいことを保証するのに十分なタイミング遅延を含む。顧客の集積回路コア上の顧客論理は、典型的には、ＪＴＡＧインターフェースとは異なるクロック速度で動作する。従って、あらゆる外部ＴＤＲコンテンツを正しくキャプチャするために注意を払う必要がある。アドレス、読み出し／書き込みビット、及び（データ書き込みシーケンス中の）データは、予め設定されているため、ＡＤＤＲＥＳＳ ＶＡＬＩＤビットのみを顧客のコア・クロックに同期させることができる。

本発明の実施形態によれば、典型的なデータ書き込み動作中に通信ハンドシェーキングを含む以下のステップが行われる。最初に、ＴＡＰコントローラのＵＰＤＡＴＥ−ＤＲ状態中にＲＥＡＤ／ＷＲＩＴＥビットを論理０に設定することに加えて、データをＷＲＩＴＥ ＤＡＴＡレジスタ、ＡＤＤＲＥＳＳレジスタにロードすることができる。第２に、ＲＵＮ−ＴＥＳＴ−ＩＤＬＥ状態に入ってから１ＴＣＫサイクル後に、ＡＤＤＲＥＳＳ ＶＡＬＩＤビットが論理１に設定される。第３に、ＡＤＤＲＥＳＳ ＶＡＬＩＤビットは、ＴＡＰコントローラがＲＵＮ−ＴＥＳＴ−ＩＤＬＥ状態を終了するまでアクティブのまま維持され、後のＴＣＫサイクル前に顧客論理にキャプチャされなければならない。多くの場合、ＴＣＫは、顧客のコアの機能クロックより遅いため、ＲＵＮ−ＴＥＳＴ−ＩＤＬＥ状態におけるルーピングは、設定を大幅に長くすることができる。ＴＤＲのＤＡＴＡレジスタ、ＡＤＤＲＥＳＳレジスタ及びＲＥＡＤ／ＷＲＩＴＥビットは、新しい命令がロードされるまでそのまま維持されることがあるが、ＡＤＤＲＥＳＳ ＶＡＬＩＤビットが消えたときに無効とみなされる。第４に、ＡＤＤＲＥＳＳ ＶＡＬＩＤビットが論理において同期的にキャプチャされると、顧客の集積回路内の適切なレジスタへの書き込みが開始される。

本発明の実施形態によれば、典型的なデータ読み出し動作中に通信ハンドシェーキングを含む以下のステップが行われる。最初に、ＴＡＰコントローラのＵＰＤＡＴＥ−ＤＲ状態中にＲＥＡＤ／ＷＲＩＴＥビットを論理１に設定するのに加えて、読み出される顧客のレジスタのアドレスがＡＤＤＲＥＳＳレジスタにロードされる。第２に、ＲＵＮ−ＴＥＳＴ−ＩＤＬＥ状態に入ってから１ＴＣＫサイクル後に、ＡＤＤＲＥＳＳ ＶＡＬＩＤビットが論理１に設定される。第３に、ＡＤＤＲＥＳＳ ＶＡＬＩＤビットは、ＴＡＰコントローラがＲＵＮ−ＴＥＳＴ−ＩＤＬＥ状態を終了するまでアクティブのまま維持され、後のＴＣＫサイクル前に顧客論理にキャプチャされなければならない。多くの場合、ＴＣＫは、顧客のコアの機能クロックより遅いため、ＲＵＮ−ＴＥＳＴ−ＩＤＬＥ状態におけるルーピングは、設定を大幅に長くすることができる。ＴＤＲのＤＡＴＡレジスタ、ＡＤＤＲＥＳＳレジスタ及びＲＥＡＤ／ＷＲＩＴＥビットは、新しい命令がロードされるまでそのまま維持されることがあるが、ＡＤＤＲＥＳＳ ＶＡＬＩＤビットが消えたときに無効とみなされる。第４に、ＡＤＤＲＥＳＳ ＶＡＬＩＤビットが論理において同期的にキャプチャされると、読み出しが開始される。顧客の集積回路内のアドレス指定レジスタは、ＲＥＡＤデータを提示することもできる。第５に、ＣＡＰＴＵＲＥ−ＤＲ状態中に、ＲＥＡＤ ＤＡＴＡをＴＤＲにロードすることができる。ＤＡＴＡ ＧＯＯＤビットが論理１に設定されていない場合には、それが論理１に設定されるまでＣＡＰＴＵＲＥ−ＤＲを通じて繰り返しループを行うことができる。ＤＡＴＡ ＧＯＯＤが設定されると、ＡＤＤＲＥＳＳ ＶＡＬＩＤビット（及び、必要に応じてＡＤＤＲＥＳＳレジスタ）は消去することができる。

通信ハンドシェーキングの設計及びシーケンスの変化形は、限定されるものではないが、以下のステップを含むものとすることができる。第１に、ＷＲＩＴＥ ＤＡＴＡ及びＡＤＤＲＥＳＳは、２つの別々の動作でロードすることができるが、ＷＲＩＴＥ ＤＡＴＡが最初にロードされるものとする。第２に、ＷＲＩＴＥ ＤＡＴＡ及びＡＤＤＲＥＳＳは、顧客の集積回路（すなわちチップ・ドメイン）にキャプチャされて、後に所望の位置に書き込まれる。このプロセスは、ＴＣＫへの依存性のほとんどを取り除くことができる。第３に、ＡＤＤＲＥＳＳ ＶＡＬＩＤビットは、ＡＤＤＲＥＳＳと同時にロードすることができるが、ＡＤＤＲＥＳＳ及びＷＲＩＴＥ ＤＡＴＡの有効なキャプチャを保証するのに十分長く（少なくとも、最長のＡＤＤＲＥＳＳ及びＷＲＩＴＥ ＤＡＴＡ遅延パスと同じくらい長く）、顧客の集積回路論理によって遅延させられるものとする。

上述のＴＤＲスキームは、標準バウンダリ・アーキテクチャ・セルに実装することができる。機能モードにおいては（顧客の論理がミッション・モードの状態）、バウンダリ・セルが、主にパススルー・デバイスとして動作する。すなわち、直列パス及び並列パスのラッチ（それぞれ、キャプチャ・ラッチ及び更新ラッチ）は、機能モード時にはアクティブではない。集積回路設計の全体にわたって追加の制御信号を繰り返して、サンプル点及びドライブ点を一部に限定することができる。他の既存のバウンダリ・スキャン構成のほとんどにも、同様の構造を容易に追加することができる。

システム・モードにおいては、機能データの入力をデータ出力パスに選択し、入力／出力パッド・ドライバに送る。同様に、受信データは、読み込みデータ入力から、システムの端末に送る読み込みデータ出力に選択することができる。テスト・モード論理は、システム機能時にはアクティブではない。（ＤＳ直列及びＤＰ並列）ラッチが利用可能であり、新たなＴＤＲレジスタの一部として安全に用いることができる。このように、入力／出力チップ動作は、誤りを起こすことはない。直列レジスタ（ＤＳ及びＥＳ）上のテスト・データ入力（ＴＤＩ）パス及びテスト・データ出力（ＴＤＯ）パスは、ＴＤＲ直列スキャン・パスとして用いることができる。並列レジスタ（ＤＰ及びＥＳ）は、ＡＤＤＲＥＳＳレジスタ及びＷＲＩＴＥ ＤＡＴＡレジスタとしても使用可能である。上述されたものと同じ読み出し動作及び書き込み動作は、ここでは依然として有効であるが、クロック・ゲーティングを用いて、この機能及び標準的なバウンダリ・スキャン外部テスト機能をサポートするように変更した。

バウンダリ・スキャン動作に関するＪＴＡＧ標準命令時に、新たなバウンダリ・スキャン制御信号：ＭＯＤＥ＿Ｅをアクティブにすることができる。こうしたＪＴＡＧ標準命令は、限定されるものではないが、ＥＸＴＥＳＴ、ＳＡＭＰＬＥ、及びＰＲＥＬＯＡＤを含む。さらに、ＩＥＥＥ１１４９．１との適合性を維持しながら、この新たな信号によって新たなプライベート命令が可能になるか、又は、この新たな命令は他の全てのバウンダリ・スキャン命令の論理和の反転とすることができる。

バウンダリ・スキャン・リングにおいて多数のラッチが利用可能であり、並列ラッチの幾つかを用いて、書き込みデータを永続的に保持することができる。影響を受けやすいシステム制御ビット（ＰＬＬ制御設定、クロック・ゲートなど）を保持するこれらのラッチに障害を与えることを避けるように配慮することができる。このモードにおいては、全ての並列バウンダリ・ラッチが応答しなければならないため、クロッキングは固有である。各々が、この新たなＴＤＲモードのための固有のＴＤＲアドレスを含むことができる。次に、更新クロック（ＵｐｄＣｌｋ）信号をブロックすることができ、このレジスタは、バウンダリ・スキャンの他の部分が新たなＴＤＲデータで更新されているときでも、ＴＤＲデータを保持する。更新クロック及びキャプチャ・クロックはいずれも、それらのゲーティングにおいて少なくともＭＯＤＥ＿Ｅを含むことができる。

読み出し動作及び書き込み動作は、典型的には、上述のようなシーケンスで行われる。しかしながら、より長い直列ＴＤＲを用いて実施形態を実現することができる。こうしたＴＤＲは、各々が個々にアドレス指定可能な複数の並列ＴＤＲを含むものとすることができる。

ＴＤＲについてバウンダリ・スキャンを再使用することには、多くの利点がある。１つの利点は、バウンダリ・スキャン論理が既に存在しており、典型的には最初のチップ検査以外には利用されないため、貴重なチップ面積が節約されることである。さらに、バウンダリ・スキャン構造は、チップ上で共通である。バウンダリ・スキャンの遍在性の結果として、ほとんどのＴＤＲ要件に対応するために利用できる以上の十分なラッチが存在する。これらの構造の配置は、通常は集積回路全体で均一であるため、設計者は、読み出し及び書き込みを行う論理と物理的にごく接近させてバウンダリ・スキャン構造を用いることも可能になる。このことによって、全体的なルーティングを大幅に節減することが可能になる。さらにまた、この論理には、既にＴＣＫベースのクロックが供給されており、この新たな設計を実装するためにごくわずかなゲーティングの変更が必要となるだけである。従って、開発中の集積回路は、ネットリストをごくわずかに変更した本発明の実施形態によってもたらされる全体面積の節約を利用することができる。本発明と合致する実施形態によって、ＩＥＥＥ１１４９．１ ＪＴＡＧ標準との適合性を維持しながら、これらの拡張及び改善がもたらされる。

ここで図面を参照するが、図面では、幾つかの図全体を通して同じ番号が同じ要素を示す。図１は、集積回路上に配置されたバウンダリ・スキャン・アーキテクチャ１０を示す。複数の機能レジスタ１２及びマイクロチップ論理２０が、集積回路の機能回路を含むマイクロチップ・ドメインに含まれる。複数のＩ／Ｏ（入力／出力）ユニット１４が、集積回路の機能回路の境界周辺に配置される直列通信チェーンの形態で並べられる。セルのライブラリに格納された拡張ＪＴＡＧセル（enhanced JTAG cell）を用いて、集積回路の基板上に複数のＩ／Ｏユニット１４をレイアウトすることができる。

図２において最も良く示されるように、Ｉ／Ｏユニット１４の各々は、隣接するＩ／Ｏユニット１４と直列に通信を行うＪＴＡＧ標準直列ＴＤＲ１６と、ＪＴＡＧ標準並列ＴＤＲ１８とを含むことができ、ＪＴＡＧ標準並列ＴＤＲ１８は、ＪＴＡＧ標準直列ＴＤＲ１６と関連し、それと並列に通信を行う。

デジタル論理インターフェース２０は、ＪＴＡＧ標準並列ＴＤＲ１８と複数の機能レジスタ１２のうちの対応する１つとの間で、データの直接転送を制御するように構成することができる。さらに、ＪＴＡＧ標準並列ＴＤＲ１８は、関連する機能レジスタ１２に書き込まれるか又はそこから読み出されるデータを表すためのデータ・ビット２２を含む。ＪＴＡＧ標準並列ＴＤＲ１８は、関連する機能レジスタ１２をアドレス指定するためのアドレス・ビット２４も含む。

データ・フローの方向を示すためのＲＥＡＤ／ＷＲＩＴＥビット２６も、ＪＴＡＧ標準並列ＴＤＲ１８に含まれる。さらにまた、アドレス・ビット２４によって保持されるアドレスの正当性を確認するためのＡＤＤＲＥＳＳ ＶＡＬＩＤビット２８も含まれる。さらに、ＤＡＴＡ ＧＯＯＤ信号３０は、読み出しデータが安定し、従って正しいことを保証するのに十分なタイミング遅延を有するインジケータである。

ここで、図３−図６を参照すると、本発明の実施形態と合致するプロセスが示されている。より具体的には、図３は、本発明の基礎となる原理による、集積回路の機能レジスタからデータを読み出すのに用いられる典型的なデータ読み出しシーケンス３２を示す。

図３のフローチャート３２に示されるデータ読み出しシーケンスは、本発明の実施形態と合致する通信ハンドシェーキング・プロセスを含む。ブロック３４において、ＴＤＲリングと関連する複数のＩ／Ｏユニットのうちの望ましい１つを選択するために、ＪＴＡＧ命令を発行することができる。ブロック３６において、システム１０は、読み出し可能データのアドレスを、選択されたＩ／ＯユニットのＪＴＡＧ標準直列ＴＤＲ１６にシフトすることによって、続行される。ブロック３８において、読み出し可能データのアドレスをＪＴＡＧ標準直列ＴＤＲ１６からＪＴＡＧ標準並列データ・レジスタ１８にロードすることができる。

ＴＡＰを通るループがラン・テスト・アイドルを示し、シフトＤＲは、データが直列ＴＲＤ１６に読み出され、ＤＡＴＡ ＧＯＯＤをチェックするためにシフトされる間、維持される。これらのプロセスは、必要に応じてリトライされる場合がある。次いでブロック４０において、アドレス・ローディングが完了すると、その状態は、対応するＡＤＤＲＥＳＳ ＶＡＬＩＤビットの設定で終わる。ブロック４２において、読み出し可能データは、機能レジスタ１２から、図１に示されるデジタル論理インターフェースを介してインターフェース接続されたＪＴＡＧ標準直列ＴＤＲ１６にロードすることができる。

プロセスはブロック４４に続き、ここではデータは有効であり、読み出される。システム１０は、読み出し可能データが有効となるまで、対応するＤＡＴＡ ＧＯＯＤ信号をテストすることができる。読み出し可能データは、複数のＩ／Ｏユニットからシフトすることができる。

通信ハンドシェーキングは、ブロック４６及びブロック４８で完了することになる。より具体的には、ブロック４６において、システム１０は、ＤＡＴＡ ＧＯＯＤインジケータ及びアドレス・ビットが消去された後に、ＡＤＤＲＥＳＳ ＶＡＬＩＤビットを消すことができる。システム１０は、ブロック４８において、ＡＤＤＲＥＳＳ ＶＡＬＩＤビットが消去されたことを確認した後、ＤＡＴＡ ＧＯＯＤ信号を停止することができる。

図４のフローチャート５０に示されるように、書き込みデータ・シーケンスは、通信ハンドシェーキング・プロセスを含む。ブロック５２において、ＪＴＡＧ命令が、ＴＤＲリングと関連する複数のＩ／Ｏユニットのうちの望ましい１つを選択することができる。ブロック５４において、システム１０は、書き込み可能データのアドレスを、選択されたＩ／ＯユニットのＪＴＡＧ標準直列ＴＤＲ１６にシフトすることによって、続行される。ブロック５６において、書き込み可能データのアドレスをＪＴＡＧ標準直列ＴＤＲ１６からＪＴＡＧ標準並列データ・レジスタ１８にロードすることができる。

アドレス・ローディングが完了すると、ブロック５８において、対応するＡＤＤＲＥＳＳ ＶＡＬＩＤビットが設定されるまで、ラン・テスト・アイドル状態を維持することができる。ブロック６０において、書き込み可能データは、ＪＴＡＧ標準並列ＴＤＲ１８から、図１に示されるデジタル論理インターフェースを介してインターフェース接続された機能レジスタ１２にロードすることができる。

ブロック６４において、データの書き込みが完了するまで、対応するＤＡＴＡ ＧＯＯＤ信号をテストすることができる。

通信ハンドシェーキングは、図４のブロック６６及び６８で完了する。より具体的には
、ブロック６６を参照すると、システム１０は、ＤＡＴＡ ＧＯＯＤインジケータ及びアドレス・ビットが消去された後に、ＡＤＤＲＥＳＳ ＶＡＬＩＤビットを消すことができる。最後に、ＡＤＤＲＥＳＳ ＶＡＬＩＤビットが消去されたことを確認した後、ＤＡＴＡ ＧＯＯＤ信号を停止することができる。

図５のフローチャート７０は、本発明の基礎となる原理による通信ハンドシェーキングを含む。ブロック７２において、ＴＤＲリングと関連する複数のＩ／Ｏユニットのうちの望ましい１つを選択するために、ＪＴＡＧ命令を発行することができる。ブロック７４において、システム１０は、読み出し可能データのアドレスを、選択されたＩ／ＯユニットのＪＴＡＧ標準直列ＴＤＲ１６にシフトすることによって、続行される。ブロック７６において、読み出し可能データのアドレスをＪＴＡＧ標準直列ＴＤＲ１６からＪＴＡＧ標準並列ＴＤＲ１８にシフトすることができる。

アドレス・ローディングが完了すると、ブロック７８において、対応するＡＤＤＲＥＳＳ ＶＡＬＩＤビットが設定されるまで、ラン・テスト・アイドル状態を維持することができる。ブロック８０において、システム１０は、読み出し可能データを、機能レジスタ１２から、図１に示されるようにデジタル論理インターフェースを介してインターフェース接続されたＪＴＡＧ標準直列ＴＤＲ１６にロードすることによって、続行される。並列ＴＤＲ１８内の読み出し可能データが有効となるまで、対応するＤＡＴＡ ＧＯＯＤ信号をテストすることができる。読み出し可能データは、複数のＩ／Ｏユニットからシフトすることができる。

図６は、本発明の基礎となる原理による、通信ハンドシェーキングなしの書き込みデータ・シーケンスを示すフローチャート８６である。ブロック８８において、ＴＤＲリングと関連する望ましいＩ／Ｏユニットを選択するために、ＪＴＡＧ命令を発行することができる。ブロック９０において、システム１０は、書き込み可能データのアドレスを、選択されたＩ／ＯユニットのＪＴＡＧ標準直列ＴＤＲ１６にシフトすることができる。ブロック９２において、書き込み可能データのアドレスをＪＴＡＧ標準直列ＴＤＲ１６からＪＴＡＧ標準並列ＴＤＲ１８にロードすることができる。

アドレス・ローディングが完了すると、ブロック９４において、対応するＡＤＤＲＥＳＳ ＶＡＬＩＤビットが設定されるまで、ラン・テスト・アイドル状態を維持することができる。機能レジスタからの書き込み可能データは、図１に示されるデジタル論理インターフェースを介してインターフェース接続されたＪＴＡＧ標準並列ＴＤＲ１８にロードすることができる。ＪＴＡＧ標準並列ＴＤＲ１８からの書き込み可能データは、ＪＴＡＧ標準直列ＴＤＲ１６にロードすることができる。

図７は、入出力能力を有する簡略化された標準バウンダリ・スキャン構造１００を表す。Ｒ１０２はレシーバを表し、Ｄ１０４はドライバを表す。ＥＳ１０６及びＥＰ１０８は、ＥＮＡＢＬＥ ＳＥＲＩＡＬラッチ及びＥＮＡＢＬＥ ＰＡＲＡＬＬＥＬラッチを表す。直列ドライブ・ラッチＤＳ１１０の後には、並列ドライブ・ラッチＤＰ１１２が続く。バウンダリ・テスト／スキャン・モードにおいては、データは、キャプチャＣＬＫ信号でＤＳ１１０などの直列ラッチに直列にシフトされ、次いで、アップデートＣＬＫでＤＰ１１２などの並列ラッチにロードされる。このデータは、ドライバＤ１０４で用いるか、又は、レシーバＲ１０２に戻すことができる。機能モードの間、（レシーバＲ１０２及びドライバＤ１０４の両方について）機能データ・パスを用いることができ、それにより、バウンダリ・スキャン構造全体をバイパスする。

チップ・ドメイン回路と共に動作するようにバウンダリ・スキャン構造を変更するために、最小数の論理１１４、１１６、１１８、及び必要に応じて１２０が追加される。論理１１４、１１６、及び１１８は、論理ゲートの組み合わせによって構築され、受信データと図２に示される新たなＲＥＡＤ ＤＡＴＡ／ＤＡＴＡ ＧＯＯＤ信号とを多重化するために直列ラッチ１１０の前に配置される。

次いで、図７においてＭＯＤＥ Ｅとして示される新たなモード又はプライベート命令を用いて、動作のそのモードを選択する。そのモードの間の適切な動作を保証するために、この新たなＭＯＤＥ Ｅを用いてキャプチャＣＬＫ及びアップデートＣＬＫを生成することができる。ここで、ＤＰラッチからの新たなＷＲＩＴＥ ＤＡＴＡ／ＡＤＤＲＥＳＳ ＶＡＬＩＤパスは、機能モードの際にマルチプレクサからアクセス可能であり、それにより、いつでもそのデータにアクセスすることが可能になる。このように、バウンダリ・スキャン構造の標準的な動作のいずれも阻害しないように配慮されている。さらに、この構造は、ＪＴＡＧ標準を用いる回路要素間の通信を容易にすることができるように強化されている。

本発明は種々の実施形態の説明によって示され、これらの実施形態は極めて詳細に説明されたが、特許請求の範囲をこうした詳細に制限するか又は多少なりとも限定することは、本出願人の意図するところではない。このように、幅広い態様における本発明は、示され説明された特定の詳細、代表的な装置及び方法、並びに例示に限定されるものではない。従って、出願者の一般的な発明概念の趣旨又は範囲から逸脱することなく、こうした詳細から離れることができる。

Claims (20)

1. ＩＥＥＥ１１４９．１ Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準において、集積回路の機能回路と通信するための装置であって、
   前記機能回路に関連付けられた複数の機能レジスタを有する前記集積回路と、
   前記機能回路の境界周囲に配置される直列通信チェーンの形態で並べられた複数の入力／出力ユニットであって、各々の入力／出力ユニットは、
   （１）隣接する入力／出力ユニットと直列に通信を行う少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準直列テスト・データ・レジスタと、
   （２）前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準直列テスト・データ・レジスタに関連付けられた少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準並列テスト・データ・レジスタであって、前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準直列テスト・データ・レジスタと並列に通信を行う前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準並列テスト・データ・レジスタと、
   （３）前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準並列テスト・データ・レジスタと前記複数の機能レジスタのうちの対応する１つとの間でデータの直接転送を制御するように構成されたデジタル論理インターフェースと
   を含む、複数の入力／出力ユニットと
   を含む、前記装置。
2. 前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準並列テスト・データ・レジスタは、関連する機能レジスタに書き込まれるか又はそこから読み出されるデータを表すためのデータ・ビットを含む、請求項１に記載の装置。
3. 前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準並列テスト・データ・レジスタは、データ・フローの方向を示すためのＲＥＡＤ／ＷＲＩＴＥビットを含む、請求項２に記載の装置。
4. 前記データ・ビットによって表されるデータが安定していることを保証するのに十分なタイミング遅延を有するＤＡＴＡ ＧＯＯＤ信号をさらに含む、請求項２に記載の装置。
5. 前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準並列テスト・データ・レジスタは、関連する機能レジスタをアドレス指定するためのアドレス・ビットを含む、請求項１に記載の装置。
6. 前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準並列テスト・データ・レジスタの前記アドレス・ビットによって保持される値の正当性を示すためのＡＤＤＲＥＳＳ ＶＡＬＩＤビットをさらに含む、請求項５に記載の装置。
7. ＩＥＥＥ１１４９．１との適合性を維持するためのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準命令の実行時には非アクティブであり、拡張機能命令の実行時にはアクティブである、拡張バウンダリ・スキャン信号をさらに含む、請求項１に記載の装置。
8. 前記拡張バウンダリ・スキャン信号は、標準バウンダリ・スキャン命令の論理和の反転である、請求項７に記載の装置。
9. ＩＥＥＥ１１４９．１ Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準において、集積回路の機能回路と通信するための方法であって、
   前記機能回路に関連付けられた複数の機能レジスタを有する前記集積回路を提供するステップと、
   前記機能回路の境界周囲に配置される直列通信チェーンの形態で並べられた複数の入力／出力ユニットを提供するステップであって、各々のＩ／Ｏユニットは、
   （１）隣接する入力／出力ユニットと直列に通信を行う少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準直列テスト・データ・レジスタと、
   （２）前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準直列テスト・データ・レジスタに関連付けられた少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準並列テスト・データ・レジスタであって、前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準直列テスト・データ・レジスタと並列に通信を行う前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準並列テスト・データ・レジスタと、
   （３）前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準並列テスト・データ・レジスタと前記複数の機能レジスタのうちの対応する１つとの間でデータの直接転送を制御するように構成されたデジタル論理インターフェースと
   を含む、前記提供するステップと
   を含む、前記方法。
10. 前記複数の機能レジスタのうちの選択された１つからデータを読み出すステップをさらに含み、当該読み出すステップは、
    前記複数の入力／出力ユニットのうちの望ましい１つを選択するためにＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ命令を発行するステップと、
    読み出し可能データのアドレスを、前記選択された入力／出力ユニットの前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準直列テスト・データ・レジスタにシフトするステップと、
    前記読み出し可能データの前記アドレスを、前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準直列テスト・データ・レジスタから、前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準並列テスト・データ・レジスタにロードするステップと、
    アドレスのローディングが完了した時点で、対応するＡＤＤＲＥＳＳ ＶＡＬＩＤビットを設定するステップと、
    前記読み出し可能データを、少なくとも１つの機能レジスタから、前記デジタル論理インターフェースを介してインターフェース接続された前記Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準直列テスト・データ・レジスタにロードするステップと、
    前記直列テスト・データ・レジスタ内の前記読み出し可能データが有効となるまで、対応するＤＡＴＡ ＧＯＯＤ信号をテストするステップと、
    前記データを前記複数の入力／出力ユニットからシフトするステップと
    をさらに含む、請求項９に記載の方法。
11. 前記ＤＡＴＡ ＧＯＯＤ信号及びアドレス・ビットが消去された後に、前記ＡＤＤＲＥＳＳ ＶＡＬＩＤビットを消去するステップと、
    前記ＡＤＤＲＥＳＳ ＶＡＬＩＤビットが消去された後に、前記ＤＡＴＡ ＧＯＯＤ信号を停止させるステップと
    をさらに含む、請求項１０に記載の方法。
    
12. 少なくとも１つの機能レジスタにデータを書き込むステップをさらに含み、当該書き込むステップは、
    前記複数の入力／出力ユニットのうちの望ましい１つを選択するためにＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ命令を発行するステップと、
    書き込み可能データのアドレスを、前記選択された入力／出力ユニットの前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準直列テスト・データ・レジスタにシフトするステップと、
    前記書き込み可能データを、前記選択された入力／出力ユニットの前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準直列テスト・データ・レジスタにシフトするステップと、
    前記書き込み可能データの前記アドレスを、前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ直列テスト・データ・レジスタから、前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ並列テスト・データ・レジスタにロードするステップと、
    前記書き込み可能データを、前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ直列テスト・データ・レジスタから、前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ並列テスト・データ・レジスタにロードするステップと、
    アドレスのローディングが完了した時点で、対応するＡＤＤＲＥＳＳ ＶＡＬＩＤビットを設定するステップと、
    前記Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準並列テスト・データ・レジスタ内の前記書き込み可能データが有効となるまで、対応するＤＡＴＡ ＧＯＯＤ信号をテストするステップと、
    前記書き込み可能データを、第２のデジタル論理インターフェースを介して、前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ並列テスト・データ・レジスタから、前記少なくとも１つの機能レジスタにロードするステップと
    をさらに含む、請求項９に記載の方法。
13. 通信プロセス全体を調整するＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐマクロを提供するステップをさらに含む、請求項９に記載の方法。
14. ＩＥＥＥ１１４９．１ Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準において、集積回路の機能回路と通信するための装置であって、
    前記機能回路に関連付けられた複数の機能レジスタを有する前記集積回路と、
    前記機能回路の境界周囲に配置される直列通信チェーンの形態で並べられた複数の入力／出力ユニットであって、各々の入力／出力ユニットは、
    （１）隣接する入力／出力ユニットと直列に通信を行う少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準直列テスト・データ・レジスタと、
    （２）前記複数の機能レジスタのうちの関連する１つに書き込まれるか又はそこから読み出されるデータを表すためのデータ・ビットを有する少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準並列テスト・データ・レジスタであって、前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準直列テスト・データ・レジスタに関連付けられており、前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準直列テスト・データ・レジスタと並列に通信を行う、前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準並列テスト・データ・レジスタと、
    （３）前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準並列テスト・データ・レジスタと前記複数の機能レジスタのうちの対応する１つとの間でデータの直接転送を制御するように構成されたデジタル論理インターフェースと
    を含む、前記複数の入力／出力ユニットと
    を含む、前記装置。
    
15. 前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準並列テスト・データ・レジスタは、データ・フローの方向を示すためのＲＥＡＤ／ＷＲＩＴＥビットを含む、請求項１４に記載の装置。
16. 前記データ・ビットによって表されるデータが安定していることを保証するのに十分なタイミング遅延を有するＤＡＴＡ ＧＯＯＤ信号をさらに含む、請求項１４に記載の装置。
17. 前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準並列テスト・データ・レジスタは、関連する機能レジスタをアドレス指定するためのアドレス・ビットを含む、請求項１４に記載の装置。
18. 前記少なくとも１つのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準並列テスト・データ・レジスタの前記アドレス・ビットによって保持される値の正当性を示すためのＡＤＤＲＥＳＳ ＶＡＬＩＤビットをさらに含む、請求項１７に記載の装置。
19. ＩＥＥＥ１１４９．１との適合性を維持するためのＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ標準命令の実行時に非アクティブであり、拡張機能命令の実行時にアクティブである、拡張バウンダリ・スキャン信号をさらに含む、請求項１４に記載の装置。
20. 前記拡張バウンダリ・スキャン信号は、標準バウンダリ・スキャン命令の論理和の反転である、請求項１９に記載の装置。

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