JPH1183949A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 スキャン回路のためのＬＳＩスキャンピンの
増大及びＬＳＩスキャンピンを装置またはパッケージの
エッジピンに引き出した際に生じる装置またはパッケー
ジ上の配線パターン量の増大を軽減すること。 【解決手段】 ＪＴＡＧ回路が搭載されたＬＳＩ回路に
おいて、スキャンイン／スキャンアウト制御を行うスキ
ャンイン／スキャンアウト回路に対し、ＪＴＡＧ回路の
追加機能としてスキャンイン／スキャンアウト回路の状
態制御を行うスキャンコントロールレジスタを追加し、
スキャンコントロールレジスタをＪＴＡＧ回路が標準的
に持つＪＴＡＧ回路制御エッジピンにより制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、診断可能に構成さ
れている半導体集積回路装置（以下、ＬＳＩ回路とい
う）に係り、特に、ＪＴＡＧ（Ｊoint Ｔest Ａction
Ｇroup）規格に準拠したＪＴＡＧ回路が搭載され、か
つ、診断可能に構成された半導体集積回路装置に関す
る。

【０００２】

【従来の技術】従来から広く採用されているＬＳＩ回路
の不良解析方法に関する従来技術として、スキャンイン
／スキャンアウト制御方式が知られている。

【０００３】図８は従来技術によるスキャンイン／スキ
ャンアウト制御方式の回路構成を有するＬＳＩ回路の例
を示すブロック図であり、以下、図８を参照し従来技術
によるＬＳＩ回路の不良解析方法を説明する。図８にお
いて、１はＬＳＩ回路、２〜７はスキャンイン／スキャ
ンアウト制御用のエッジピン、８はデコーダ、９はセレ
クタ、１０はスキャンイン／アウト対象のフリップフロ
ップ群、１１ａ〜１１ｄはフリップフロップ、１２ａ〜
１２ｆはＡＮＤゲート、１３はＮＯＴゲートである。

【０００４】図８に示す従来技術によるＬＳＩ回路１
は、スキャンイン／スキャンアウト制御のために、フリ
ップフロップ１１ａ〜１１ｄによるスキャンイン／アウ
ト対象のフリップフロップ群１０と、デコーダ８と、セ
レクタ９と、ＡＮＤゲート１２ａ〜１２ｆと、ＮＯＴゲ
ート１３とが内部に組み込まれて構成されている。そし
て、このＬＳＩ回路１は、前記のように構成されるＬＳ
Ｉ回路１のフリップフロップ１１ａ〜１１ｄにスキャン
イン／スキャンアウトを行うために、ＬＳＩスキャンピ
ンが一般のＬＳＩエッジピンとは独立に設けられてい
る。

【０００５】通常、ＬＳＩスキャンエッジピンとして
は、スキャン回路のスイッチとなるスキャンイネーブル
ピン６、スキャンイン／スキャンアウト対象フリップフ
ロップ１０に固有のアドレスを与えるスキャンアドレス
エッジピン３、該当フリップフロップをセット／リセッ
トするためのデータを与えるスキャンインデータエッジ
ピン２、スキャンインデータを該当するフリップフロッ
プに書き込むクロックとして使用するスキャンクロック
エッジピン５、該当するフリップフロップの内容を出力
するスキャンアウトデータエッジピン７、及び、スキャ
ンイン／スキャンアウト動作を切り分けるスキャンコン
トロールエッジピン４等がある。

【０００６】前述した構成を持つＬＳＩ回路の不良解析
は、必要となるスキャン対象のフリップフロップに対
し、予めスキャン対象のフリップフロップに割り当てら
れたアドレスをスキャンアドレスエッジピン３から送出
して、デコーダ８を介して該当フリップフロップを指定
し、その該当するフリップフロップをスキャンインデー
タエッジピン２より、セット／リセットの書き込み（ス
キャンイン）、または、該当フリップフロップの内容を
セレクタ９により選択し、スキャンアウトデータエッジ
ピン７に読み出し（スキャンアウト）を行うことにより
行われている。

【０００７】

【発明が解決しようとする課題】前述した従来技術によ
るＬＳＩ回路は、スキャンイン／スキャンアウトによる
不良解析のために、ＬＳＩスキャンピンを一般のＬＳＩ
エッジピンとは独立に設ける必要があるため、ＬＳＩ回
路におけるエッジピンを多く用意する必要があるという
問題点を有している。

【０００８】また、前述した従来技術によるＬＳＩ回路
は、装置またはパッケージにＬＳＩ回路を搭載後、ＬＳ
Ｉ回路内部のスキャン回路を使用して不良解析を行う場
合、ＬＳＩスキャンピンを装置またはパッケージのエッ
ジピンに引き出す必要があり、装置またはパッケージ上
の配線パターン量を増大させてしまうという問題点を有
している。

【０００９】本発明の目的は、前記従来技術の問題点を
解決し、スキャン回路のＬＳＩスキャンピンによるＬＳ
Ｉエッジピンの増大、及び、装置またはパッケージにス
キャン回路内臓のＬＳＩを搭載後のＬＳＩスキャンピン
を装置またはパッケージのエッジピンに引き出す際に生
じる装置またはパッケージ上の配線パターン量の増大を
軽減することができる診断回路を備えたＬＳＩ回路を提
供することにある。

【００１０】

【課題を解決するための手段】本発明によれば前記目的
は、ＪＴＡＧ回路が搭載されたＬＳＩ回路装置におい
て、スキャンイン及びスキャンアウト制御を行うスキャ
ンイン／スキャンアウト制御回路と、該スキャンイン／
スキャンアウト制御回路の状態制御を行うＪＴＡＧ回路
の一機能回路としてのスキャンコントロールレジスタと
を備え、前記スキャンコントロール回路を介して前記ス
キャンイン／スキャンアウト制御回路をＪＴＡＧ回路制
御エッジピンにより制御することにより、スキャンイン
及びスキャンアウト制御を行うことにより達成される。

【００１１】

【発明の実施の形態】以下、本発明によるＬＳＩ回路の
一実施形態を図面により詳細に説明する。

【００１２】図１は本発明の一実施形態による診断回路
を備えたＬＳＩ回路の構成を示すブロック図、図２はＪ
ＴＡＧ規格に準拠したＴＡＰ Ｃontroller（テストアク
セスポート コントローラ）の状態と本発明によるＬＳ
Ｉ回路のＪＴＡＧ回路制御によるスキャンイン・スキャ
ンアウト制御動作状態（以下、間接アドレススキャンと
称す）とについて説明する図、図３はスキャンイン／ス
キャンアウト制御回路の構成を示すブロック図、図４は
Ｓcan Ｃontrol Ｒegisterの回路構成を示すブロック
図、図５はＪＴＡＧ規格におけるＴＣＫとクロックＣ１
及びＣ２との関係を示すタイムチャート、図６、図７は
スキャン対象フリップフロップの回路構成例を示す図で
ある。図１〜図７において、１４はテストデータ入力
（ＴＤＩ）ピン、１５はテストモードセレクト（ＴＭ
Ｓ）ピン、１６はテストクロック（ＴＣＫ）ピン、１７
はテストリセット（ＴＲＳＴ）、１８はテストアクセス
ポートコントローラ（ＴＡＰ Ｃontroller）、２０はテ
ストデータレジスタ(Ｔest ＤataＲegister）群、２１
はスキャンコントロールレジスタ(Ｓcan Ｃontrol Ｒeg
ister）、２２はバウンダリスキャンレジスタ(Ｂoundar
y Ｓcan Ｒegister）、２３はＩＤレジスタ（ＩＤ Ｒeg
ister）、２４はバイパスレジスタ(Ｂypass Ｒegiste
r）、２５、２６はセレクタ、２７はインストラクショ
ンデコード（Ｉnstruction Ｄecode）、２８はインスト
ラクションレジスタ（Ｉnstruction Ｒegister）、２９
はテストデータ出力（ＴＤＯ）ピンであり、他の符号は
図８の場合と同一である。

【００１３】本発明の一実施形態は、スキャン対象フリ
ップフロップ群１０に対してＪＴＡＧ回路を使用してス
キャンイン／スキャンアウトを行うことを可能にしたも
のであり、図１に示すように、ＬＳＩ１内に組み込まれ
ているＴＡＰ Ｃontroller１８、Ｔest Ｄata Ｒegiste
r２０群、Ｉnstruction Ｄecode２７、ＩnstructionＲe
gister２８によるＪＴＡＧ回路に、本発明のために、そ
のＴest Ｄata Ｒegister２０群の１つのＲegisterとし
て、Ｓcan Ｃontrol Ｒegister２１を設け、また、スキ
ャン対象フリップフロップ群１０と、Ｓcan Ｃontrol
Ｒegister２１との間にスキャンイン／スキャンアウト
制御回路１９を設けて構成される。

【００１４】なお、Ｔest Ｄata Ｒegister２０群内の
Ｂoundary Ｓcan Ｒegister２２、ＩＤ Ｒegister２
３、Ｂypass Ｒegister２４は、ＪＴＡＧ回路に使用さ
れるレジスタとして公知のものである。

【００１５】図１に示す本発明の一実施形態におけるＬ
ＳＩ１において、スキャン対象フリップフロップ群に１
０対するスキャンイン／スキャンアウトは、ＪＴＡＧ規
格に準拠したＬＳＩエッジピンのＴＭＳピン１５、ＴＣ
Ｋピン１６、ＴＲＳＴピン１７により、ＴＡＰ Ｃontro
ller１８を制御し、Ｉnstruction Ｒegister（以下、Ｉ
Ｒという）２８にＬＳＩエッジピンであるＴＤＩピン１
４よりデータをセットし、Ｉnstruction Ｄecode２７を
介してＳcan Ｃontrol Ｒegister２１、Ｂoundary Ｓca
n Ｒegister２２、ＩＤ Ｒegister２３、Ｂypass Ｒegi
ster２４等により構成されるＴest Ｄata Ｒegister群
２０よりＳcan Ｃontrol Ｒegister２１を選択し、ＴＤ
Ｉピン１４からシフトレジスタにより構成されるＳcan
ＣontrolＲegister２１にデータをセットすることによ
り開始される。

【００１６】スキャン対象フリップフロップに対するス
キャンイン及びスキャンアウトは、Ｓcan Ｃontrol Ｒe
gister２１にセットされたデータにより行われる。スキ
ャンインは、ＴＤＩピン１４からスキャンイン制御条件
データをＳcan Ｃontrol Ｒegister２１にセットし、Ｓ
can Ｃontrol Ｒegister２１からスキャンイン／スキャ
ンアウト制御回路１９に制御データを送出し、スキャン
イン／スキャンアウト制御回路１９が、スキャン対象フ
リップフロップ群１０のスキャンイン対象フリップフロ
ップに対してスキャンインを行うことにより行われる。

【００１７】また、スキャンアウトは、ＴＤＩピン１４
からスキャンアウト制御条件データをＳcan Ｃontrol
Ｒegister２１にセットし、Ｓcan Ｃontrol Ｒegister
２１からスキャンイン／スキャンアウト制御回路１９に
制御データを送出し、スキャンイン／スキャンアウト制
御回路１９が、スキャン対象フリップフロップ群１０の
スキャンアウト対象フリップフロップをスキャンアウト
制御することにより、スキャンアウト対象フリップフロ
ップからスキャンアウトデータを読み出して、Ｓcan Ｃ
ontrol Ｒegister２１にセットすることにより行われ
る。このＳcan Ｃontrol Ｒegister２１にセットされた
スキャンアウトデータは、セレクタ２５、２６を経由し
てＴＤＯピン２９に出力される。

【００１８】次に、図２を参照して、ＪＴＡＧ規格に準
拠したＴＡＰ Ｃontroller１８の状態と本発明の実施形
態によるＬＳＩ回路のＪＴＡＧ回路制御によるスキャン
イン・スキャンアウト制御動作状態（以降、間接アドレ
ススキャンと称す）について説明する。

【００１９】ＪＴＡＧ回路制御によるスキャンイン・ス
キャンアウトは、ＪＴＡＧ規格のＴＡＰ Ｃontroller１
８の動作状態において、スキャンイン／スキャンアウト
を行うものである。そして、図２の左側に示すＴＡＰ
Ｃontroller１８の状態と遷移とを示す部分は、ＪＴＡ
Ｇ回路におけるＴＡＰ Ｃontrollerの動作として周知の
ものであるのでその説明を省略し、以下では、スキャン
イン／スキャンアウトの動作についてのみ説明する。

【００２０】まず初めに、ＩＲ２８に対して本発明によ
り設定されるスキャンイン／スキャンアウトのための命
令コードを設定する。すなわち、ＴＡＰ Ｃontroller１
８の状態３０において、ＩＲ２８に間接アドレススキャ
ンコードの設定を行い、間接アドレススキャン動作可能
状態とする。スキャンイン／スキャンアウトの動作例と
して、４つのケースが考えられ、以下、これらのそれぞ
れについて説明する。

【００２１】ケース１は、Ｃapture−ＤＲ３１において
スキャンアウトを行い、Ｓhift−ＤＲ３２においてＳca
n Ｃontrol Ｒegister２１の設定及び回収を行い、Ｕpd
ate−ＤＲ３３においてスキャンインをうものである。
ケース２は、Ｃapture−ＤＲ３１においてスキャンイン
を行い、Ｓhift−ＤＲ３２においてＳcan ＣontrolＲeg
isterの設定及び回収を行い、Ｕpdate−ＤＲ３３におい
てスキャンアウトを行うものである。また、ケース３
は、Ｃapture−ＤＲ３１においてスキャンイン／スキャ
ンアウトを行い、Ｓhift−ＤＲ３２においてＳcan Ｃon
trol Ｒegisterの設定及び回収を行うものである。ケー
ス４は、Ｓhift−ＤＲ３２においてＳcan Ｃontrol Ｒe
gisterの設定及び回収を行い、Ｕpdate−ＤＲ３３にお
いてスキャンイン／スキャンアウトを行うものである。

【００２２】次に、図３を参照してスキャンイン／スキ
ャンアウト制御回路１９の回路構成と動作を説明する。

【００２３】スキャンイン／スキャンアウト制御回路１
９は、図１により説明したように、Ｓcan Ｃontrol Ｒe
gister２１とスキャン対象フリップフロップ群１０との
間に設けられ、ＴＡＰ Ｃontroller１８の制御の下で、
Ｓcan Ｃontrol Ｒegister２１内に制御データが設定さ
れ、そのデータに基づいてスキャン対象フリップフロッ
プ群１０に対してスキャンイン／スキャンアウトの制御
を行うものであり、スキャン対象フリップフロップに対
するアドレスをデコードするデコーダ３８と選択された
フリップフロップにスキャンインデータを格納するＡＮ
Ｄゲート群３９ａ〜３９ｄと、選択されたフリップフロ
ップからのデータを選択してスキャンアウトデータとし
て読み出すセレクタ４１とにより構成されている。

【００２４】Ｓcan Ｃontrol Ｒegister２１は、シフト
レジスタにより構成され、Ｓcan Ｃontrolフィールド３
４、Ｓcan Ａddressフィールド３５、Ｓcan Ｉn Ｄata
フィールド３６及びＳcan Ｏut Ｄataフィールド３７に
より構成されている。そして、Ｓcan Ｃontrolフィール
ド３４は、スキャンイン及びスキャンアウトの切り替え
制御を行うデータが格納されるフィールドであり、１ま
たは複数のビット（１〜ｎビット）で構成され、Ｓcan
Ａddressフィールド３５は、スキャンイン／スキャンア
ウト対象フリップフロップ群１０に対して、スキャンイ
ンまたはスキャンアウトを行うフリップフロップを選択
するアドレスが格納されるフィールドであり、１または
複数のビット（１〜ｎビット）で構成される。また、Ｓ
can ＩnＤataフィールド３６は、スキャンインデータが
格納されるフィールドであり、１または複数のビット
（１〜ｎビット）で構成され、Ｓcan Ｏut Ｄataフィー
ル３７ドは、スキャンアウト対象フリップフロップから
スキャンアウトされたデータが読み込まれるフィールド
であり、複数のビット（１〜ｎビット）で構成されてい
る。

【００２５】ＴＡＰ Ｃontroller１８内に設けられてい
る微分回路４６は、ＪＴＡＧ規格に準拠したものであ
り、ＴＣＫピン１６から入力されるクロックから図５に
Ｃ１、Ｃ２として示すような２相のクロックを生成す
る。

【００２６】スキャンインを行う場合、図２に示した間
接アドレススキャン動作状態に従い、図３に示すＴＡＰ
Ｃontroller１８を制御し、図２に示したＣaputure−
ＤＲ３１またはＵpdate−ＤＲ３３の状態においてスキ
ャンイン動作を行う。この場合、ＴＡＰ Ｃontrollerの
状態信号４４は、Ｕpdate−ＤＲ３３またはＵpdate−Ｄ
Ｒ３２の状態信号であり、Ｓcan Ｃontrolフィールド３
４がスキャンイン状態とされる。そして、Ｓcan Ａddre
ssフィールド３５内のスキャンイン対象のフリップフロ
ップのアドレスデータがデコーダ３８によりデコードさ
れ、ＡＮＤゲート群３９ａ〜３９ｄを介してスキャン対
象フリップフロップ群１０よりスキャン対象のフリップ
フロップが選択され、Ｓcan Ｉn Ｄataフィールドのデ
ータがスキャンイン対象として選択されたフリップフロ
ップに対してスキャンインされる。

【００２７】スキャンアウトを行う場合、図２に示した
間接アドレススキャン動作状態に従い、図３に示すＴＡ
Ｐ Ｃontroller１８を制御し、図２に示したＣaputure
−ＤＲ３１またはＵpdate−ＤＲ３３の状態においてス
キャンアウト動作を行う。この場合、Ｓcan Ｃontrolフ
ィールド３４がスキャンアウト状態とされ、Ｓcan Ａdd
ressフィールド３５にスキャンアウト対象のフリップフ
ロップのアドレスデータがセットされ、スキャン対象フ
リップフロップ群１０からＳcan Ａddressフィールド３
５に示されるスキャンアウト対象フリップフロップのデ
ータがセレクタ４１により選択されて、Ｓcan Ｏut Ｄa
taフィールド３７にスキャンアウトデータとしてセット
される。

【００２８】次に、図４を参照して、Ｓcan Ｃontrol
Ｒegister２１の回路構成とその動作を説明する。

【００２９】Ｓcan Ｃontrol Ｒegister２１は、図４に
示すように、フリップフロップにより構成されるレジス
タ４７ａ〜４７ｊにより、全体がシフトレジスタとして
機能するように構成されている。レジスタ４７ａは、図
３に示したＳcan Ｃontrolフィールド３４に相当するレ
ジスタであり、ここでは１ビット構成の場合を示してい
る。レジスタ４７ｂ〜４７ｄにより構成されるシフトレ
ジスタ６６は、図３に示したＳcan Ａddressフィールド
３５に相当するシフトレジスタであり、複数ビットで構
成されている。レジスタ４７ｅ〜４７ｇにより構成され
るシフトレジスタ６７は、図３に示したＳcan Ｉn Ｄat
aフィールド３６に相当するシフトレジスタであり、複
数ビットで構成されている。また、レジスタ４７ｈ〜４
７ｊにより構成されるシフトレジスタ６８は、図３に示
したＳcan Ｏut Ｄataフィールド３７に相当するシフト
レジスタであり、複数ビットで構成されている。

【００３０】図４に示すＳcan Ｃontrol Ｒegister２１
へのスキャンイン／スキャンアウト制御条件データのセ
ットは、５５、５６として示すクロックＣ１、Ｃ２によ
り、ＴＤＩピン１４から印加されるスキャンイン／スキ
ャンアウト制御条件データ５２をレジスタ４７ａ〜４７
ｊによるシフトレジスタにデータシフトすることにより
行われる。その際、５５として示すクロックＣ１は、Ａ
ＮＤゲート４９において、間接アドレススキャン状態信
号５３と図２により説明したＳhift−ＤＲ３２の状態を
示すＴＡＰ Ｃontroller Ｓhift−ＤＲ状態信号５４と
により制御されて、スキャンイン／スキャンアウト制御
条件データ５２のシフトインを制御する。

【００３１】そして、スキャンコントロール信号６２
は、レジスタ４７ａから出力され、スキャンアドレス信
号６３は、Ｓcan Ａddressフィールドを構成するシフト
レジスタ６６より出力され、スキャンインデータ信号６
４は、Ｓcan Ｉn Ｄataフィールドを構成するシフトレ
ジスタ６７より出力される。

【００３２】スキャン対象フリップフロップ群１０から
のスキャンアウトデータ信号５７は、スキャンインアウ
ト状態信号６１により制御されるセレクタ４８ａ〜４８
ｄにより選択され、６０として示すクロックＣ１により
Ｓcan Ｏut Ｄataフィールドを構成するシフトレジスタ
６８に取り込まれる。その際、６０として示すクロック
Ｃ１は、５０のＡＮＤゲートにおいて、間接アドレスス
キャン状態信号５８とスキャンアウト状態信号５９とに
より制御されて、スキャンアウトデータ信号５７をシフ
トレジスタ６８への取り込みを制御する。

【００３３】次に、図６、図７を参照して、スキャン対
象フリップフロップ４０ａ〜４０ｄの回路構成例を説明
する。

【００３４】図６に示すフリップフロップの例は、スキ
ャンインを行う場合、セレクタ７４が、ユーザ論理信号
６９と図３に示したＡＮＤゲート３９ａ〜３９ｄの出力
信号に相当するスキャンインデータ信号７０とから、Ｔ
ＡＰ Ｃontroller状態信号７３に基づいてスキャンイン
データ信号７０を選択し、また、セレクタ７５が、シス
テムクロック７１とＣ１／Ｃ２のクロック７２とから、
ＴＡＰ Ｃontroller状態信号７３に基づいて、Ｃ１／Ｃ
２のクロック７２を選択し、Ｃ１／Ｃ２のクロック７２
によりスキャンイン対象のフリップフロップ７６にスキ
ャンインデータ７０を取り込むようにした例である。

【００３５】前述において、ＴＡＰ Ｃontroller状態信
号７３とＣ１／Ｃ２のクロック７２とは、スキャンイン
を行う際のＴＡＰ Ｃontrollerの状態により使い分けら
れている。すなわち、図２に示したＣapture−ＤＲ３１
でスキャンインする場合、ＴＡＰ Ｃontroller状態信号
７３はＣapture−ＤＲ状態信号であり、Ｃ１／Ｃ２のク
ロック７２はクロックＣ１が使用される。また、図２に
示したＵpdate−ＤＲ３３でスキャンインする場合、Ｔ
ＡＰ Ｃontroller状態信号７３はＵpdate−ＤＲ状態信
号であり、Ｃ１／Ｃ２のクロック７２はクロックＣ２が
使用される。

【００３６】図７に示すフリップフロップの例は、スキ
ャンインを行う際に、図３の４５として示したクロック
Ｃ１またはＣ２を使用せずに、図７に示すシステムクロ
ック８０を使用してスキャンインする場合の例である。
図７において、セレクタ８１は、ユーザ論理信号７７と
スキャンインデータ信号７８とからＴＡＰ Ｃontroller
状態信号７９により、スキャンインデータ信号７８を選
択する。スキャンインデータ７８は、システムクロック
８０によりスキャンイン対象フリップフロップに８２取
り込まれる。

【００３７】前述において、ＴＡＰ Ｃontroller状態信
号７９は、スキャンインを行う際のＴＡＰ Ｃontroller
の状態により使い分けられている。すなわち、図２に示
したＣapture−ＤＲ３１でスキャンインする場合、ＴＡ
Ｐ Ｃontroller状態信号７９はＣapture−ＤＲ状態信号
であり、Ｕpdate−ＤＲ３３でスキャンインする場合、
ＴＡＰ Ｃontroller状態信号７９はＵpdate−ＤＲ状態
信号である。

【００３８】前述した本発明の一実施形態によるＬＳＩ
によれば、ＪＴＡＧ回路が搭載されているＬＳＩのＪＴ
ＡＧ回路に対する追加機能として、Ｓcan Ｃontrol Ｒe
gisterによる間接アドレススキャン機能を追加すること
により、ＪＴＡＧ規格のＪＴＡＧ回路制御ＬＳＩエッジ
ピン（ＴＭＳ、ＴＣＫ、ＴＤＩ、ＴＤＯ、ＴＲＳＴ）を
使用してＬＳＩに搭載されたフリップフロップへのスキ
ャンイン／スキャンアウトを行わせることが可能とな
り、ＬＳＩスキャンピンを一般のＬＳＩエッジピンとは
独立に設けることによるＬＳＩ回路におけるエッジピン
数の増加を軽減し、さらに、装置及びパッケージにスキ
ャン回路内臓のＬＳＩを搭載後、ＬＳＩ内部のスキャン
回路を使用し不良解析を行うためのＬＳＩスキャンピン
を装置またはパッケージのエッジピンへ引き出すことに
よる装置またはパッケージ上の配線パターン量の増大を
も軽減することができる。

【００３９】

【発明の効果】以上説明したように本発明によれば、ス
キャン回路用のＬＳＩスキャンピンによるＬＳＩエッジ
ピンの増大、及び、装置またはパッケージにスキャン回
路内臓のＬＳＩを搭載後のＬＳＩスキャンピンを装置ま
たはパッケージのエッジピンに引き出す際に生じる装置
またはパッケージ上の配線パターン量の増大を軽減する
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施形態による診断回路を備えたＬ
ＳＩ回路の構成を示すブロック図である。

【図２】ＪＴＡＧ規格に準拠したＴＡＰ Ｃontrollerの
状態と本発明によるＬＳＩ回路のＪＴＡＧ回路制御によ
るスキャンイン・スキャンアウト制御動作状態とについ
て説明する図である。

【図３】スキャンイン／スキャンアウト制御回路の構成
を示すブロック図である。

【図４】Ｓcan Ｃontrol Ｒegisterの回路構成を示すブ
ロック図である。

【図５】ＪＴＡＧ規格におけるＴＣＫとクロックＣ１及
びＣ２との関係を示すタイムチャートである。

【図６】スキャン対象フリップフロップの回路構成例を
示す図（その１）である。

【図７】スキャン対象フリップフロップの回路構成例を
示す図（その２）である。

【図８】従来技術によるスキャンイン／スキャンアウト
制御方式の回路構成を有するＬＳＩ回路の例を示すブロ
ック図である。

【符号の説明】

１ ＬＳＩ回路 ２〜７ スキャンイン／スキャンアウト制御用のエッジ
ピン ８、３８ デコーダ ９、２５、２６ セレクタ １０ スキャンイン／アウト対象のフリップフロップ群 １１ａ〜１１ｄ フリップフロップ １２ａ〜１２ｆ、３９ａ〜３９ｆ、４９、５０ ＡＮＤ
ゲート １３、４２ ＮＯＴゲート １４ ＴＤＩピン １５ ＴＭＳピン １６ ＴＣＫピン １７ ＴＲＳＴピン １８ ＴＡＰ Ｃontroller ２０ Ｔest Ｄata Ｒegister群 ２１ Ｓcan Ｃontrol Ｒegister ２２ Ｂoundary Ｓcan Ｒegister ２３ ＩＤ Ｒegister ２４ Ｂypass Ｒegister ２７ Ｉnstruction Ｄecode ２８ Ｉnstruction Ｒegister ２９ ＴＤＯピン ４６ 微分回路 ４７ａ〜４７ｊ レジスタ ５１ ＯＲゲート ６６〜６８ シフトレジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ＪＴＡＧ回路が搭載された半導体集積回
   路装置において、スキャンイン及びスキャンアウト制御
   を行うスキャンイン／スキャンアウト制御回路と、該ス
   キャンイン／スキャンアウト制御回路の状態制御を行う
   ＪＴＡＧ回路の一機能回路としてのスキャンコントロー
   ルレジスタとを備え、前記スキャンコントロール回路を
   介して前記スキャンイン／スキャンアウト制御回路をＪ
   ＴＡＧ回路制御エッジピンにより制御することにより、
   スキャンイン及びスキャンアウト制御を行うことを特徴
   とする半導体集積回路装置。