JPS63193238A - アドレススキヤン方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は高集積回路素子（ＬＳＩ）の動作試験を行う
ためのアドレススキャン方式に関する。

〔従来の技術〕

近年、半導体素子は、特に集積化技術および回路技術の
進歩、発展に伴い高度に半導体素子を集積して１チツプ
化した高集積回路素子（ＬＳＩ）、例えばマイクロプロ
セッサ（ＭＰＵ）などのように多数の論理回路素子によ
って構成され、複雑な機能を有する論理回路が提供され
るようになり、データ処理を始めとする分野で広く使用
されている。

従来よりこれらのＬＳＩを構成する論理回路はＯＲゲー
トおよびＮＯＲゲートなどのような組合せ回路素子と複
数個の組合せ回路素子を組合せて得るレジスタ、ラッチ
、フリップフロップ回路（Ｆ　Ｆ）のような順序回路を
多数備え、これらを相互に接続して構成する論理回路が
備えるデータ保持機能と制御機能とによって所定の論理
動作を行わせる例えばデータ処理における中央処理装置
（ＣＰ　Ｕ）を形成する。これらの複雑な構成を有する
論理回路によるＬＳＩの信頼性及び保守性向上のため、
試験器はコストバランスを取りつつエラーの検出、自動
訂正及び再試行の機能を備える。

その一方ＬＳＩ内部の論理回路の診断及び故障位置の指
摘を容易にするため、任意のフリップフロップ回路ＦＦ
の動作状態を読出す（スキャンアウト）手段、または期
待する動作状態に設定するため任意の試験パターンをフ
リップフロップ回路ＦＦに書込む（スキャンイン）手段
が論理回路の構成に導入されている。ところで、上記ス
キャンインアウトの方法としてはフリップフロップ回路
ＦＦを外部に備えた入出力用シフトレジスタと共に継続
接続して一順するスキャンチェーンのシフト動作により
データを入出力するシフトスキャン方式と、スキャンア
ドレスにより選択するフリップフロップ回路ＦＦへのデ
ータをデマルチプレクサ状により配分し、フリップフロ
ップ回路ＦＦからのデータをマルチプレクサ状に集信す
るアドレススキャン方式がある。ここでは後者のアドレ
ススキャン方式に関するものである。

第４図（′−従来におけるアドレススキャン方式による
ＬＳＩのブロック図及び第３図にアドレススキャン方式
による従来及び本発明の一実施例におけるスキャンイン
／アウト用のフリップフロップ回路（ＦＦ）の回路構成
図を示す。

次に、第３図および第４図に基づいて従来のアドレスス
キャン方式について説明する。

て、１はＬＳＩ、２はスキャン動作を行わせるためのス
キャンアドレス信号をデコード化するデコーダ回路、Ｆ
Ｆ１〜ＦＦｍはフリップフロップ回路、３はＮＯＲゲー
ト、４．５はＯＲゲートテある。また、第３図において
、６はクロックトライバ回路、７，８はＯＲゲートとＮ
ＯＲゲートとの機能を有したＯＲ／ＮＯＲゲート、９，
１０はＯＲゲート、１１はＮＯＲゲート、１２はコレク
タドツトゲートである。

次にこの従来のアドレススキャン方式の動作について説
明する。

ＬＳＩＩは、上述したように複数のフリップフロップＦ
ＦＩ〜ＦＦｍの順序回路およびＯＲゲートやＮＯＲゲー
トなどの組合せ回路により論理回路を構成し、スキャン
アドレス用デコーダ回路２ｘより選択されるフリップフ
ロップ回路の動作状態をスキャンインあるいは該フリッ
プフロップ回路からその動作状態をスキャンアウトする
機能を備えている。ＬＳＩＩ内のデコーダ回路２は、任
意のフリップフロップ回路の状態を読出すためのスキャ
ンアドレス信号ＳａＯ〜５ａｎ−１のｎビットをアドレ
ス端子ＥＯ〜Ｅｎ−１を介して受信し、ｍ＝’１″個の
状態を示す選択信号を出力する。この選択信号はこの実
施例の場合、２線式によりデコーダ回路２から出力され
る。すなわち、第３図に示す選択入力端子ＬＬ、Ｌ２ｘ
与えられたデコーダ回路２からの選択信号ＳＡＩ、ＳＡ
２がフリップフロップ回路ＦＦ（第４図のフリップフロ
ップ回路ＦＦＩ〜ＦＦｍに相当）に与えられ、任意のフ
リップフロップ回路を選択して、選択されたフリップフ
ロップ回路にデータを書込むためのスキャンインデータ
人力Ｓｉをスキャンイン端子Ｓを介して設定入力し、ま
た、デコーダ回路２の選択により任意のフリップフロッ
プ回路におけるデータを、ＮＯＲゲート３およびＯＲゲ
ート５を介してスキャンアウト端子Ｋからスキャンアウ
ト信号ＳＯとして出力する。

なお、図面に示す＊印は論理「０」の信号が有効である
ことを示す。

第４図に示すフリップフロップ回路ＦＦＩ〜ＦＦｍは、
第３図に示す回路構成を有し通常の論理動作モードにお
いてはデータ端子Ｂから入力デ−夕信号ＤＡＴＡを受信
し、クロック端子Ａを介′してクロックトライバ６に入
力されるクロック信号ＣＬＫに従い保持動作を行い出力
端子Ｎがら正相出力Ｑ１を出力し、出力端子Ｍから反転
出力Ｑ２を出力する。セット端子Ｃに入力されるセット
信号ＳＥＴは、初期状態のセット用の信号でＬＳＩＩに
おけるフリップフロップ回路ＦＦＩ〜ＦＦｍを同一状態
の論理「１」に設定する。ここではＯＲ／ＮＯＲゲート
８に論理「１」が設定され、コレクタドツトゲート１２
を介し出力端子Ｎから正相出力Ｑ１が出力される。端子
Ｌｌ、Ｌ２ｘ入力されるスキャンインアドレス信号ＳＡ
Ｉ。

ＳＡ２は、デコーダ２からの選択信号であり、フリップ
フロップ回路ＦＦが選択される状態のときは共に論理「
０」である。この選択状態では端子Ｓに与えられたスキ
ャンインデータ人力ＳｉがＯＲゲート１０を介してコレ
クタドツトゲート１２ｘ設定されて出力端子Ｎから論理
「０」の信号が出力されるとともに、コレクタドツトゲ
ート１２の出力端からの帰環ループによりＯＲ／ＮＯＲ
ゲート８およびＮＯＲゲート１１が論理ｒＯＪに設定さ
れる。これにより、ＯＲゲート９およびＮＯＲゲート１
１の出力は論理「１」になり、出力端子Ｍおよびスキャ
ンアウト端子Ｒから論理ｒｌＪの信号が出力される。ま
た、端子Ｓに与えられるスキャンインデータ人力Ｓｉが
ない状態とし同様にコレクタドツトゲート１２が設定さ
れた場合は、例えば論理動作の任意のタイミングにおけ
るコレクタドツトゲート１２の内容を示す正相出力Ｑ１
とは逆の反転出力Ｑ２と同−論理のスキャンアウトデー
タ出力Ｓｏが得られるように動作する。

このように従来のアドレススキャン方式は構成され、Ｌ
ＳＩＩのセット端子Ｃにセット信号ＳＥＴを入力してフ
リップフロップ回路ＦＦＩ〜ＦＦｍ　（ＦＦ）の正相出
力Ｑ１を論理「１」に設定した後、デコーダ回路２ｘよ
り論理ｒＯＪに設定したいフリップフロップ回路を遂−
選択してスキャンデータ入力端子Ｇから論理「１」のス
キャンインデータ信号を入力する。なお、ＯＲゲート４
およびＯＲゲート５に入力される端子Ｈからのチップセ
レクト信号Ｃ８は、ＬＳＩＩにおけるスキャンインデー
タ信号Ｓｉおよびスキャンアウトデータ信号ＳＯをイネ
ーブルする信号である。

各フリップフロップ回路ＦＦＩ〜ＦＦｍは、データ信号
ＤＡＴＡをスキャンインした後、この状態を始点として
クロック端子Ａに入力されたクロック信号ＣＬＫにより
所定のステップ数だけ論理動作を行わせた後、各フリッ
プフロップ回路ＦＦＩ〜ＦＦｍにおける端子Ｒに得られ
るデータ信号を、デコーダ２の選択動作によりＮＯＲゲ
ート３およびＯＲゲート５を介してスキャンアウトして
スキャンアウト端子Ｋからスキャンアウトデータ信号と
して送出する。

このようにしてデータのスキャンインおよびスキャンア
ウトを実施すれば、フリップフロップ回路ＦＦ１〜ＦＦ
ｍと、図示しないＮＯＲゲート、ＯＲゲートなどの組合
せ回路とを相互に接続して論理回路を構成するＬＳＩＩ
におけるフリップフロップ回路ＦＦＩ〜ＦＦｍの動作状
態を例えばＬＳＩＩのデータ入力端子ＢＯ〜ＢＰからデ
ータ信号ＤｉＯ〜ＤｉＰを入力して論理動作を行わせ、
そのデータ出力端子ＪＯ−Ｊｑから出力されるデータ信
号ＤＯ〜Ｄｑを参考にして推測によりＬＳＩＩの故障位
置を探索するのに比較して、この従来のアドレススキャ
ン方式はデータのスキャンインは伴うがその後極めて少
数ステップの論理動作に続くスキャンアウトで的確な診
断データを直接入手できるので故障の判断や故障位置の
指摘が容易で効果的な診断手段となる。

〔発明が解決しようとする問題点〕

ところが、ＬＳＩは年々高集積化されてフリップフロッ
プ回路の数も増え入出力データに要する端子（ピン）数
あるいは上述のスキャンイン／アウトのために必要とす
る端子数が増大する傾向にある。ＬＳＩパフケージにお
ける端子は外部接続との関係から通常は例えば２．５４
龍または１．２７龍ピツチに規格化されるため、端子数
の増大はＬＳＩの論理回路を形成するチップの寸法が数
鶴であるのに比較して単に面積を無駄に占有する大形パ
ッケージを必要とする。したがって、従来のアドレスス
キャン方式ではＬＳＩの端子数が増加し、それに伴って
ＬＳＩパッケージが大形化するという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、フリップフロップ回路の状態を読出すための
スキャンアドレス信号をデコーダ回路に入力するための
複数個の端子を外部に出さずに、アドレス作成用カウン
タ回路のリセット信号入力端子とクロック信号入力端子
との２本だけの外部端子に削減し、アドレススキャンの
対象となるフリップフロップ回路の数の増加があっても
ＬＳＩの端子数を増加させず、ＬＳＩパッケージの大形
化を抑えることができるアドレススキャン方式を提供す
ることを目的とする。

〔問題点を解決するための手段〕

塚ケにより、Ｋビットのスキャンアドレス信号を作成出
力するにビットバイナリカウンタ回路１３信４ケをにビ
ットバイナリカウンタ回路１３に入信妊より動作試験を
行うフリップフロップ回路ＦＦＩ〜ＦＦｍを選択し作動
させるものである。

〔作用〕

この発明におけるアドレススキャン方式は、高集積回路
素子ｌａ内のフリップフロップ回路０ＦＦＩ〜ＦＦｍの
動作試験に必要な信号はにビットバイナリカウンタ回路
１３に与えられるリセット信号とクロック信号とだけで
あるので、それらの信号を受ける端子数は２木になり、
したがって高集積回路素子１ａの全体の端子数は削減さ
れる。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの実施例におけるアドレススキャン方式を採
用した高集積回路（ＬＳＩ）のブロック図である。第１
図において、第４図に示す構成要素に対応するものには
同一の参照符を付し、その説明を省略する。

Ｋビットのバイナリカウンタ回路１３は、デコーダ回路
２ｘ先行してクロック端子Ｔに与えられるクロック信号
ＣＫと、リセット端子Ｙに与えられるリセット信号Ｒ５
とによりにビットのスキャンアドレス信号を作成し、デ
コーダ回路２ｘ与えるものである。デコーダ回路２の入
力側は、従来とは異なりカウンタ回路１３の出力側に接
続され、外部には出ていない。その他の構成は、従来と
同じである。

次にこの実施例の動作について説明する。

第２図はこの実施例の動作を説明するためのタイミング
チャートである。この実施例のスキャンイン／アウト動
作における信号は、第２図に示すＬＳＩ１ａ内のフリッ
プフロップ回路ＦＦＩ〜ＦＦｍの動作試験を行う際は、
クロック端子Ｔおよびリセット端子Ｙに入力されるクロ
ック信号ＣＫおよびリセット信号Ｒ３を試験信号とする
。

まず、リセット信号Ｒ３がリセット端子Ｙを介してバイ
ナリカウンタ回路１３に与えられると、このカウンタ回
路１３はリセットされ初期設定される。次に、設定しよ
うとするスキャンアドレス（試験を行うフリップフロッ
プの予め定めた番号に対応するアドレス）分だけクロッ
ク信号ＣＫを、クロック端子Ｔを介してバイナリカウン
タ回路１３に与える。バイナリカウンタ回路１３は、カ
ウント動作しクロック信号ＣＫが与えられたとき４ビツ
トのスキャンアドレス信号を作成し、その信号出力を保
持する。例えば、２個のクロック信号ＣＫであればカウ
ンタ出力ＰＬ、Ｐ３．Ｐ４は論理「０」カウンタ出力Ｐ
２は論理「１」となり、これらの出力はスキャンアドレ
ス信号としてデコーダ回路２ｘ与えられ、これによりデ
コーダ回路２の出力Ｚは例えば２番目のフリップフロッ
プ回路ＦＦ２を示す選択信号「２」となる。このように
してデコーダ回路２は、上記４ビツトのカウンタ出力Ｐ
Ｌ、Ｐ２．Ｐ３．Ｐ４に従って２４個の状態を示す選択
信号によりフリップフロップ回路ＦＦＩ〜ＦＦｍを選択
し、従来技術で説明した動作によりフリップフロップ回
路ＦＦＩ−ＦＦｍの動作試験を行う。

なお、上記実施例ではにビット−４ビツトとして選択信
号を作成し、フリップフロップＦＦＩ〜ＦＦｍを選択し
作動させるようにしたが、４ビツト以外のビット数であ
っても同様にフリップフロップＦＦＩ〜ＦＦｍを選択し
作動させることができる。

〔発明の効果〕

以上のように本発明によれば、デコーダ回路に先行して
リセット信号とクロック信号とにより、Ｋビットのスキ
ャンアドレス信号を作成出力するにビットバイナリカウ
ンタ回路を設け、高集積回路素子の動作試験を行う際は
、試験信号としてリセット信号とクロック信号とをにビ
ットバイナリカウンタ回路に入力し、そのカウンタ回路
をカウント動作させてにビットのスキャンアドレス信号
を作成し、そのにビットのスキャンアドレス信号をデコ
ーダ回路に与え、２ｘ個の状態を示す選択信号を作成し
、その選択信号により動作試験を行うフリップフロップ
回路を選択し作動させるように構成したので、デコーダ
回路にスキャンアドレス信号を入力するための複数個の
端子を外部に出す必要がなくなり、その代りににビット
バイナリカウンタ回路に与えられるリセット信号とクロ
ック信号とを入力するための２本の外部端子で高集積回
路素子の試験動作を行うことができ、アドレススキャン
の対象となるフリップフロップ回路の数が増加しても高
集積回路素子の端子数の増加がなく、したがって高集積
回路素子パッケージの大形化を抑えることができるとい
う効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るアドレススキャン方
式を採用した高集積回路素子のブロック図、第２図はこ
の実施例の動作を説明するためのタイミングチャート、
第３図は従来およびこの発明の一実施例におけるフリッ
プフロップ回路の回路構成図、第４図は従来のアドレス
スキャン方式を採用した高集積回路素子のブロック図で
ある。 １ａ・・・・・・高集積回路素子、２・・・・・・デコ
ーダ回路、１３・・・・・・Ｋビットバイナリカウンタ
回路、ＦＦ。 ＦＦＩ〜ＦＦｍ・・・・・・フリップフロップ回路、Ｃ
Ｋ・・・・・・クロック信号、Ｒ３・・・・・・リセッ
ト信号。 代理人　　大君　増雄（ほか２名） 第３１！１

Claims (1)

【特許請求の範囲】
1. 複数のフリップフロップ回路などの順序回路および組合
   せ回路により論理回路を構成し、スキャンアドレス信号
   をデコード化して選択信号を出力するデコーダ回路を有
   し、その選択信号により選択されるフリップフロップ回
   路の動作状態をスキャンインあるいは選択されたフリッ
   プフロップ回路からその動作状態をスキャンアウトする
   機能を備えた高集積回路素子において、上記デコーダ回
   路に先行してリセット信号とクロック信号とにより、Ｋ
   ビットの上記スキャンアドレス信号を作成出力するＫビ
   ットバイナリカウンタ回路を設け、高集積回路素子の動
   作試験を行う際は、試験信号として上記リセット信号と
   クロック信号とを上記Ｋビットバイナリカウンタ回路に
   入力し、そのカウンタ回路をカウント動作させてＫビッ
   トの上記スキャンアドレス信号を作成し、そのＫビット
   のスキャンアドレス信号を上記デコーダ回路に与え、２
   ＾ｘ個の状態を示す上記選択信号を作成し、その選択信
   号により動作試験を行う上記フリップフロップ回路を選
   択し作動させることを特徴とするアドレススキャン方式
   。