JPS6315456A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、メモリを有する論理回路の半導体集積回路に
、発振回路とカウンタとコンパレークとを設けることに
より、テスト等の装置を接続づることなくテストが可能
で、かつ実装状態でテスト可能とする。

〔産業上の利用分野〕

本発明は半導体集積回路に関し、特にメモリを有する論
理回路の半導体集積回路に関する。

従来より、アンド回路等の組合せ回路及びフリップフロ
ップ等の順序回路夫々を複数用いた論理回路の半導体集
積回路がある。

また、このような論理回路の半導体集積回路にメモリを
内蔵させ、論理回路の入力データ、出力データ、中間デ
ータ夫々を上記メモリに記憶させ′る半導体集積回路が
開発されている。

上記の半導体集積回路は誤動作なく正常に動作するかど
うかテストする必要がある。

〔従来の技術〕

従来、上記の半導体集積回路をその製造時にテスタに接
続してテスタの発生するテストデータを半導体集積回路
に供給し、半導体集積回路からテストデータに応じた値
の出力データが得られるかどうかを調べていた。

勿論、上記テスト時に論理回路の組合せ回路部分のテス
トを容易に行なうために、順序回路のフリップフロップ
の接続を切換えてスキャン回路つまりシフトレジスタを
構成するような設計がなされたものもある。

〔発明が解決しようとする問題点〕

上記従来の半導体集積回路は、その製造時にテスタに接
続してテストを行なわなければならず、この半導体集積
回路を装置に組み込んだ実装状態においては半導体集積
回路のみのテストを行なうことができないという問題点
があった。

本発明は上記の点にかんがみてなされたものであり、テ
スタ等の特別の装置が不要で、かつ実装状態でテスト可
能な半導体集積回路を提供することを目的とする。

〔問題点を解決するための手段〕

本発明の半導体集積回路は、複数の組合せ回路及び順序
回路で構成されておりテスト時に順序回路でテストデー
タをシフトするスキャン回路（１３）を構成する論理回
路（１０）と、論理回路（１０）のデータを記憶するメ
モリ（２０）とを有する半導体集積回路において、テス
ト時にスキャン回路（１３）に供給されるデータをスキ
ャン回路（１３）内でシフトするためのスキャンクロッ
ク信号を発生する発振回路（２６）と、 スキャングロック信号を所定数だけカウントしてストロ
ーブ信号を生成するカウンタ（２７）と、論理回路（１
０）の出力データとメモリより読み出されたデータとを
比較しストローブ信号を供給されたとき比較結果を出力
するコンパレータ（２３）とを有する。

（作用〕 本発明においては、テスト時に外部よりメモリにテスト
データ及びテストデータに対応する期待値データを書き
込み、メモリよりスキャングロック信号に応じて読み出
したテストデータをスキャン回路に供給し、スキャン回
路にテストデータを供給された論理回路の出力データと
メモリより読み出した期待値データとをコンパレータで
比較し、ストローブ信号出力時に比較結果を得る。

〔実施例〕

第１図は本発明になる半導体集積回路の一実施例のブロ
ック系統図を示す。

同図中、１０は論理回路であり、アンド回路。

オア回路等の組合せ回路と、フリップ７Ｏツブ。

カウンタ等の順序回路とで構成され、特に組合せ回路部
分がテスト対象の被テスト回路１１である。

この論理回路１０はスキャン方式の設計がなされており
、上記順序回路の一部であるｎ個のスキャンＤ形フリッ
プフロップ１２＋〜１２ＴＩはテスト時に接続を切換え
られてテストデータをシフトするスキャン回路１３を構
成する。

メモリ２０は論理回路１０に付随して設けられ、通常動
作時には端子２１より入来する論理回路１０の入力デー
タ、論理回路１０が出力する出力データ、論理演粋の途
中の中間データ等を記憶する。また、テスト時には端子
２１より入来するテストデータ及び期持直データ、コン
パレータ２３が出力するテスト結果データ等を記憶する
。

制御回路２４はメモリ２０のアドレスを発生してメモリ
２０をアクセスする。これによってメモリ２０より読み
出された入力データ、テストデータが論理回路１０に供
給され、また論理回路１０よりの出力データ、中１ｍデ
ータ又はコンパレータ２３よりのテスト結果データがメ
モリ２０に書き込まれる。なお、外部からメモリ２０を
アクセスする場合には、外部のＣＰＬＪ　（図示せず）
等より端子２１を介してデータ及び書き込みアドレス、
又は読み出しアドレスがメモリ２０に供給される。

制御回路２４は上記メモリ２ｏのアクセスの他に、外部
のＣＰＵ等より端子２５を介してテスト１ｍ始を指示す
る制御信号を供給されると、発振回路２６の作動を制御
する。

発振回路２６は、第２図に示す如き、リング発振回路で
ある。同図中、奇数個のナンド回路２７１〜２７ηはル
ープを構成しており、制御回路２４より端子２８にＨレ
ベルの制御信号を供給されたとき発振して、端子２９よ
り所定周波数のスキャンクロック信号を出力する。この
スキャンクロック信号はスキャン回路１３、制御回路２
４、カウンタ２７夫々に供給される。

カウンタ２７は上記スキャンクロック信号をカウントし
、そのカウント値が所定１直となったときストローブ信
号を生成してコンパレータ２３に供給する。コンパレー
タ２３は論理回路１０の被テスト回路１１の出力をメモ
リ２０よりの期待値データと比較し、ストローブ信号を
供給されたとき、その比較結果であるテスト結果データ
をメモリ２０に供給する。

上記の論理回路１０．メモリ２０、コンパレータ２３、
制御回路２４、発振回路２６、カウンタ２７夫々は全て
単一の半導体チップ３０上に形成されている。

上記の半導体集積回路のテスト動作について説明する。

まず、外部のＣＰＩＪより端子２１にテストデータ、Ｉ
Ｑ持値データ及びアドレスが供給され、このテストデー
タ、期待値データがメモリ２０に書き込まれる。

この後、上記外部のＣＰＵより端子２５にテスト開始を
指示するυＩｔｌｌ信号が供給される。これによって制
御回路２４は発振回路２６にＨレベルの制御信号を供給
し、発振回路２６はスキャンクロック信号の生成を開始
する。

υ制御回路２４はこのスキャンクロック信号を供給され
る毎にアドレスの値を例えば順次増加させて発生し、こ
れを読み出しアドレスとしてメモリ２０に供給する。こ
れによってメモリ２０よりテストデータが１ビツトずつ
読み出されてスキャン回路１３の初段のフリップフロッ
プ１２＋のデータ入力端子りに供給される。

スキャン回路１３を構成するフリップフロップ１２１〜
１２１夫々のクロック入力端子ＣＫには発振回路２６よ
りのクロック信号が供給されているため、上記テストデ
ータはフリップ７０ツブ１２１〜１２１を順次シフトさ
れ、各７リツプフロツプ１２１〜１２ＴＩから被テスト
回路１１にパラレルに供給される。被テスト回路１１は
フリップフロップ１２１〜１２Ｔｌ夫々よりのｎビット
のテストデータに応じて複数ビットのデータを出ツノす
る。この出力データはコンパレータ２３に供給される。

また、カウンタ２７はスキャンクロック信号をカウント
して、そのカウント値がスキャン回路１３の７リツプフ
自ツブの総数ｎとなったときストローブ信号を発生して
コンパレータ２３に供給する。このストローブ信号発生
時に制御回路２４は先のテストデータに対応する期待１
１ｎデータをアクセスするアドレスを発生し、これによ
ってメモリ２０より読み出された期待値データはコンパ
レータ２３に供給される。この期待値データのごツｊ−
数は被テスト回路１１の出力データのビット数と同数で
ある。

コンパレータ２３はストローブ信号が入来すると、被テ
スト回路１１の出力データと期待値データとをビット毎
に排他的論理和演口を行ない、その演等結果をテスト結
果データとしてメモリ２０に供給する。コンパレータ２
３がテスト結果データを出力する時点で、制御回路２４
はメモリ２０の所定領域への書き込みを指示するアドレ
スを発生し、これによってメモリ２０の所定領域にテス
ト結果データが記憶される。

上記のテスト動作はメモリ２０に記憶された全テストデ
ータについて行なわれ、各テストデータ及び期待値デー
タに対するテスト結果データがメモリ２０の所定領域に
占き込まれる。

テスト終了後、外部のＣＰＵよりメモリ２０がアクセス
され、メモリ２０の所定領域に記憶されたテスト結果デ
ータが読み出され、ＣＰＵにおいて被テスト回路１１が
正常に動作したかどうかが判定される。勿論、被テスト
回路１１が正常であれば全テスト結果データの値はｈ　
Ｏｎである。

このように、メモリ２０に外部のＣＰＵよりテストデー
タ１期待値データを書き込み、かつ制御回路２４に制御
信号を供給するだけで、簡単に論理回路１０内の被テス
ト回路１１のテストを行なうことができる。更に実装状
態でテストが可能であり、この半導体集積回路を実装し
た装置の空時間を利用して、所定の時間間隔で上記テス
トを繰り返すことにより、この半導体集積回路に故障が
発生したとき、すみやかに発・見することができる。

また、メモリ２０はテスト時以外の通常動作時には論理
回路１０の入力データ、出力テーク。中間データ等を記
憶し、有効に利用されている。また、発振回路２６は半
導体チップ３０に内蔵された例えばリング発振回路であ
るため、スキャンクロック信号の繰り返し周波数は論理
回路１０の動作に応じて高周波数とすることができ、高
速のテストを行なうことができる。

なお、コンパレータ２３で得られたテスト結果データは
メモリ２０に記憶することなく、順次出力しても良く、
上記実施例に限定されない。

〔発明の効果〕

上述の如く、本発明の半導体集積回路によれば、テスタ
の如き特別の装置を接続することなく簡単にテストを行
なうことができ、かつ実装状態でテストが可能で故障が
発生したときすみやかに発見することができ、更に内蔵
メモリを有効に利用でき、かつ高速にテストを行なうこ
とができ、実用的に極めて有用である。

【図面の簡単な説明】

第１図は本発明になる半導体集積回路の一実施例のブロ
ック系統図、 第２図は第１図示の発振回路の一実施例の回路図である
。 図中において、 １０は論理回路、 １１は被テスト回路、 １２１〜１２Ｔｌはスキャンフリップフロップ、１３は
スキャン回路、 ２０はメモリ、 ２３はコンパレータ、 ２４は制御回路、 ２６は発振回路、 ２７はカウンタである。 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 複数の組合せ回路及び順序回路で構成されておりテスト
   時に該順序回路でテストデータをシフトするスキャン回
   路（１３）を構成する論理回路（１０）と、 該論理回路（１０）のデータを記憶するメモリ（２０）
   とを有する半導体集積回路において、テスト時に該スキ
   ャン回路（１３）に供給されるデータを該スキャン回路
   （１３）内でシフトするためのスキャンクロック信号を
   発生する発振回路（２６）と、 該スキャンクロック信号を所定数だけカウントしてスト
   ローブ信号を生成するカウンタ（２７）と、 該論理回路（１０）の出力データと該メモリより読み出
   されたデータとを比較し該ストローブ信号を供給された
   とき比較結果を出力するコンパレータ（２３）とを有し
   、 テスト時に外部より該メモリ（２０）にテストデータ及
   び該テストデータに対応する期待値データを書き込み、 該メモリ（２０）より該スキャンクロック信号に応じて
   読み出したテストデータを該スキャン回路（１３）に供
   給し、 該スキャン回路（１３）にテストデータを供給された該
   論理回路（１０）の出力データと該メモリ（２０）より
   読み出した期待値データとを該コンパレータで比較する
   ことを特徴とする半導体集積回路。