JP3291706B2 - 論理回路の高速動作検証方法、及び、論理回路 - Google Patents
論理回路の高速動作検証方法、及び、論理回路Info
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- JP3291706B2 JP3291706B2 JP02381896A JP2381896A JP3291706B2 JP 3291706 B2 JP3291706 B2 JP 3291706B2 JP 02381896 A JP02381896 A JP 02381896A JP 2381896 A JP2381896 A JP 2381896A JP 3291706 B2 JP3291706 B2 JP 3291706B2
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Description
【０００１】
【発明の属する技術分野】本発明は、検査対象論理回路
に対して順次テストパターンを入力しながら、該検査対
象論理回路が出力する信号を順次モニタすることができ
る論理回路試験装置を用いて、要求される動作速度での
該検査対象論理回路の正常動作を検証するようにした論
理回路の高速動作検証方法、及び、論理回路に係り、特
に、論理回路試験装置によるテストパターンの入力の動
作速度、及び検査対象論理回路が出力する信号の論理回
路試験装置によるモニタの動作速度を抑えながら、論理
回路試験装置で検証する動作速度以上で動作する該検査
対象論理回路の正常動作の検証を可能とすることで、こ
れによって、比較的容易に入手できる論理回路試験装置
で検査対象論理回路の正常動作の検証を可能としたり、
論理回路試験装置に要するコストの削減等を可能とする
ことができる論理回路の高速動作検証方法、及び、これ
に適した論理回路に関する。
に対して順次テストパターンを入力しながら、該検査対
象論理回路が出力する信号を順次モニタすることができ
る論理回路試験装置を用いて、要求される動作速度での
該検査対象論理回路の正常動作を検証するようにした論
理回路の高速動作検証方法、及び、論理回路に係り、特
に、論理回路試験装置によるテストパターンの入力の動
作速度、及び検査対象論理回路が出力する信号の論理回
路試験装置によるモニタの動作速度を抑えながら、論理
回路試験装置で検証する動作速度以上で動作する該検査
対象論理回路の正常動作の検証を可能とすることで、こ
れによって、比較的容易に入手できる論理回路試験装置
で検査対象論理回路の正常動作の検証を可能としたり、
論理回路試験装置に要するコストの削減等を可能とする
ことができる論理回路の高速動作検証方法、及び、これ
に適した論理回路に関する。
【０００２】
【従来の技術】近年では、ＡＳＩＣ（application spec
ific integrated circuit ）等と称するカスタム集積回
路やセミカスタム集積回路等も含めて、集積回路の論理
機能は、シミュレーションによってソフトウェア的に正
常な動作が検証されている。又、このようなシミュレー
ションを行う場合でも、実際の集積回路チップを用いた
実機テストを行うのが一般的である。
ific integrated circuit ）等と称するカスタム集積回
路やセミカスタム集積回路等も含めて、集積回路の論理
機能は、シミュレーションによってソフトウェア的に正
常な動作が検証されている。又、このようなシミュレー
ションを行う場合でも、実際の集積回路チップを用いた
実機テストを行うのが一般的である。
【０００３】この実機テストで用いる論理回路試験装置
（テスタ）は、プローブによって集積回路チップのパッ
ドへ接触したり、集積回路パッケージの端子に接触しな
がら、実際の使用状態を想定した動作速度で動作する内
部の検査対象論理回路に対して順次テストパターンを入
力しながら、該検査対象論理回路が出力する信号を順次
モニタする。従って、集積回路の実機テストでは、この
ような論理回路試験装置のモニタ結果に基づいて、作り
込まれている論理機能の正常動作等を検証する。
（テスタ）は、プローブによって集積回路チップのパッ
ドへ接触したり、集積回路パッケージの端子に接触しな
がら、実際の使用状態を想定した動作速度で動作する内
部の検査対象論理回路に対して順次テストパターンを入
力しながら、該検査対象論理回路が出力する信号を順次
モニタする。従って、集積回路の実機テストでは、この
ような論理回路試験装置のモニタ結果に基づいて、作り
込まれている論理機能の正常動作等を検証する。
【０００４】図１は、従来の検査対象論理回路の一例を
示す回路図である。
示す回路図である。
【０００５】この図１において、同期動作ブロックＢ１
０及びＢ１１のそれぞれの入力及び出力には、Ｉ／Ｏフ
リップフロップＦＦ１０〜ＦＦ１８が設けられている。
これらのＩ／ＯフリップフロップＦＦ１０〜ＦＦ１８
は、それぞれのクロック信号入力に入力されるクロック
信号に従って動作し、即ちこの図１ではそれぞれのクロ
ック信号入力に入力されるシステムクロック信号ＳＣＫ
に従って動作する。又、同期動作ブロックＢ１０及びＢ
１１は、それぞれ、該システムクロック信号ＳＣＫの１
つの周期の期間内で動作が終了するようにされた、組合
せ回路で構成される論理回路である。
０及びＢ１１のそれぞれの入力及び出力には、Ｉ／Ｏフ
リップフロップＦＦ１０〜ＦＦ１８が設けられている。
これらのＩ／ＯフリップフロップＦＦ１０〜ＦＦ１８
は、それぞれのクロック信号入力に入力されるクロック
信号に従って動作し、即ちこの図１ではそれぞれのクロ
ック信号入力に入力されるシステムクロック信号ＳＣＫ
に従って動作する。又、同期動作ブロックＢ１０及びＢ
１１は、それぞれ、該システムクロック信号ＳＣＫの１
つの周期の期間内で動作が終了するようにされた、組合
せ回路で構成される論理回路である。
【０００６】従って、これら同期動作ブロックＢ１０及
びＢ１１それぞれにおいて、作り込まれている論理機能
の動作がこのようなシステムクロック信号ＳＣＫの１周
期の期間内で動作が終了しない場合、動作タイミング上
の不具合を生じてしまう。従って、このような不具合を
見出すために、シミュレーションによるソフトウェア的
な正常動作の検証や、実際の検査対象論理回路（集積回
路チップ等）を用いた論理回路試験装置による実機テス
トを行うようにしている。
びＢ１１それぞれにおいて、作り込まれている論理機能
の動作がこのようなシステムクロック信号ＳＣＫの１周
期の期間内で動作が終了しない場合、動作タイミング上
の不具合を生じてしまう。従って、このような不具合を
見出すために、シミュレーションによるソフトウェア的
な正常動作の検証や、実際の検査対象論理回路（集積回
路チップ等）を用いた論理回路試験装置による実機テス
トを行うようにしている。
【０００７】
【発明が解決しようとする課題】ここで、論理回路試験
装置ではクロック信号に同期しながらテストパターンを
入力したり検査対象論理回路が出力する信号をモニタし
ている。従って、このようなテストパターンの入力や出
力信号のモニタの動作速度は、このようなクロック信号
の周波数に依存している。即ち、クロック信号の周波数
が高くなるほど、テストパターンの入力や出力信号のモ
ニタの動作速度は速くなる。
装置ではクロック信号に同期しながらテストパターンを
入力したり検査対象論理回路が出力する信号をモニタし
ている。従って、このようなテストパターンの入力や出
力信号のモニタの動作速度は、このようなクロック信号
の周波数に依存している。即ち、クロック信号の周波数
が高くなるほど、テストパターンの入力や出力信号のモ
ニタの動作速度は速くなる。
【０００８】ここで、論理回路試験装置は、このような
テストパターン入力やモニタの動作速度を定めるクロッ
ク信号の周波数が高いほど、設備の価格が高くなる。
又、このような動作速度が高くなり、クロック信号の周
波数が高くなると、論理回路試験装置を実現することが
不可能となってしまったり、あるいは実現可能であった
としても設備のコストが非常に高くなってしまうという
問題がある。
テストパターン入力やモニタの動作速度を定めるクロッ
ク信号の周波数が高いほど、設備の価格が高くなる。
又、このような動作速度が高くなり、クロック信号の周
波数が高くなると、論理回路試験装置を実現することが
不可能となってしまったり、あるいは実現可能であった
としても設備のコストが非常に高くなってしまうという
問題がある。
【０００９】又、当然ながら、論理回路試験装置を用い
た実機テストにおける動作速度が実際の使用状態での動
作速度より遅くなると、当該検査対象論理回路の論理機
能や動作タイミングの検証は不十分となってしまう。
た実機テストにおける動作速度が実際の使用状態での動
作速度より遅くなると、当該検査対象論理回路の論理機
能や動作タイミングの検証は不十分となってしまう。
【００１０】図２は、従来の検査対象論理回路のシミュ
レーションによるテストと論理回路試験装置（テスタ）
を用いた実機テストとを比較するタイムチャートであ
る。
レーションによるテストと論理回路試験装置（テスタ）
を用いた実機テストとを比較するタイムチャートであ
る。
【００１１】ここで、検査対象論理回路は、内部クロッ
ク信号としてシステムクロック信号ＳＣＫによって動作
しているものとする。又、実際の使用状態や、シミュレ
ーションではこのシステムクロック信号ＳＣＫが２５Ｍ
Ｈｚとされている。一方、論理回路試験装置を用いた実
機テストでは、このシステムクロック信号ＳＣＫは２０
ＭＨｚとされているものとする。
ク信号としてシステムクロック信号ＳＣＫによって動作
しているものとする。又、実際の使用状態や、シミュレ
ーションではこのシステムクロック信号ＳＣＫが２５Ｍ
Ｈｚとされている。一方、論理回路試験装置を用いた実
機テストでは、このシステムクロック信号ＳＣＫは２０
ＭＨｚとされているものとする。
【００１２】すると、実動作やシミュレーションでは、
システムクロック信号ＳＣＫが２５ＭＨｚであるため、
該システムクロック信号ＳＣＫの１つの周期の期間は、
図示されるごとく４０ｎｓとなる。一方、論理回路試験
装置による実機テストでは、システムクロック信号ＳＣ
Ｋが２０ＭＨｚであるため、該システムクロック信号Ｓ
ＣＫの１つの周期の期間は、図示されるごとく５０ｎｓ
となる。
システムクロック信号ＳＣＫが２５ＭＨｚであるため、
該システムクロック信号ＳＣＫの１つの周期の期間は、
図示されるごとく４０ｎｓとなる。一方、論理回路試験
装置による実機テストでは、システムクロック信号ＳＣ
Ｋが２０ＭＨｚであるため、該システムクロック信号Ｓ
ＣＫの１つの周期の期間は、図示されるごとく５０ｎｓ
となる。
【００１３】このように実機テストにおけるシステムク
ロック信号ＳＣＫの周期が長くなると、該実機テストで
正常な動作が得られたとしても、検査対象論理回路の実
際の使用状態ではより短時間で動作しなければならず、
より高速な動作が求められるため、このような実際の使
用状態での正常動作を保証することができなくなってし
まう。
ロック信号ＳＣＫの周期が長くなると、該実機テストで
正常な動作が得られたとしても、検査対象論理回路の実
際の使用状態ではより短時間で動作しなければならず、
より高速な動作が求められるため、このような実際の使
用状態での正常動作を保証することができなくなってし
まう。
【００１４】本発明は、前記従来の問題点を解決するべ
くなされたもので、論理回路試験装置によるテストパタ
ーンの入力の動作速度、及び検査対象論理回路が出力す
る信号の論理回路試験装置によるモニタの動作速度を抑
えながら、論理回路試験装置で検証する動作速度以上で
動作する該検査対象論理回路の正常動作の検証を可能と
することで、これによって、比較的容易に入手できる論
理回路試験装置で検査対象論理回路の正常動作の検証を
可能としたり、論理回路試験装置に要するコストの削減
等を可能とすることができる論理回路の高速動作検証方
法、及び、これに適した論理回路を提供することを目的
とする。
くなされたもので、論理回路試験装置によるテストパタ
ーンの入力の動作速度、及び検査対象論理回路が出力す
る信号の論理回路試験装置によるモニタの動作速度を抑
えながら、論理回路試験装置で検証する動作速度以上で
動作する該検査対象論理回路の正常動作の検証を可能と
することで、これによって、比較的容易に入手できる論
理回路試験装置で検査対象論理回路の正常動作の検証を
可能としたり、論理回路試験装置に要するコストの削減
等を可能とすることができる論理回路の高速動作検証方
法、及び、これに適した論理回路を提供することを目的
とする。
【００１５】
【課題を解決するための手段】本発明は、検査対象論理
回路に対して順次テストパターンを入力しながら、該検
査対象論理回路が出力する信号を順次モニタすることが
できる論理回路試験装置を用いて、要求される動作速度
での該検査対象論理回路の正常動作を検証するようにし
た論理回路の高速動作検証方法において、通常クロック
信号を、要求される動作速度の周波数ＦＸより低い周波
数Ｆ１（周期Ｔ１＝１／Ｆ１）とし、テストクロック信
号の周波数を前記Ｆ１とし、その位相が前記通常クロッ
ク信号よりも、ＦＸ＝１／（Ｔ１−ｔｐ）で定義される
位相差時間ｔｐだけ早められた前記テストクロック信号
を供給して、該検査対象論理回路の前記周波数ＦＸでの
正常動作を検証することにより、前記課題を解決したも
のである。
回路に対して順次テストパターンを入力しながら、該検
査対象論理回路が出力する信号を順次モニタすることが
できる論理回路試験装置を用いて、要求される動作速度
での該検査対象論理回路の正常動作を検証するようにし
た論理回路の高速動作検証方法において、通常クロック
信号を、要求される動作速度の周波数ＦＸより低い周波
数Ｆ１（周期Ｔ１＝１／Ｆ１）とし、テストクロック信
号の周波数を前記Ｆ１とし、その位相が前記通常クロッ
ク信号よりも、ＦＸ＝１／（Ｔ１−ｔｐ）で定義される
位相差時間ｔｐだけ早められた前記テストクロック信号
を供給して、該検査対象論理回路の前記周波数ＦＸでの
正常動作を検証することにより、前記課題を解決したも
のである。
【００１６】本発明は、又、論理回路において、要求さ
れる動作速度の周波数ＦＸより低い周波数Ｆ１（周期Ｔ
１＝１／Ｆ１）とされた通常クロック信号を供給する通
常クロック信号配線と、周波数が前記Ｆ１、位相が前記
通常クロック信号よりも、ＦＸ＝１／（Ｔ１−ｔｐ）で
定義される位相差時間ｔｐだけ早められたテストクロッ
ク信号を供給するテストクロック信号配線と、クロック
信号の１つの周期内で動作が終了するようにされた組み
合わせ回路で構成される同期動作ブロックと、該同期動
作ブロックのそれぞれの入力及び出力に設けられ、クロ
ック信号入力に入力されるクロック信号に従って動作す
るＩ／Ｏフリップフロップと、通常動作モードあるいは
高速動作検証モードのいずれかを、外部から設定するた
めの動作モード設定信号を入力する動作モード外部設定
端子とを備え、かつ、前記同期動作ブロックの出力の内
で、動作タイミングが問題となる出力に設けた前記Ｉ／
Ｏフリップフロップのクロック信号入力にその出力が接
続され、前記動作モード設定信号により通常動作モード
が選択された際には、前記通常クロック信号を選択して
出力し、高速動作検証モードが選択された際には、前記
テストクロック信号を選択して出力するクロック切替手
段を有し、それ以外の前記Ｉ／Ｏフリップフロップのク
ロック信号入力には、通常クロック信号配線が接続され
ていることにより、前記課題を解決したものである。
又、前記論理回路において、前記クロック切替手段を、
マルチプレクサとしたものである。又、前記論理回路に
おいて、更に、前記同期動作ブロックの出力の内で動作
タイミングが問題となる出力に設けたＩ／Ｏフリップフ
ロップの出力を入力とし、所定の時間その入力信号を遅
延させ出力するバッファゲートと、前記動作モード設定
信号により通常動作モードが選択された際には、前記動
作タイミングが問題となる出力に設けたＩ／Ｏフリップ
フロップの出力を選択して後段に出力させ、高速動作検
証モードが選択された際には、前記バッファゲートの出
力を選択して後段に出力させる第２のマルチプレクサと
を有することにより、前記課題を解決したものである。
本発明は、又、論理回路において、要求される動作速度
の周波数ＦＸより低い 周波数Ｆ１（周期Ｔ１＝１／Ｆ
１）とされた通常クロック信号を供給する通常クロック
信号配線と、周波数が前記Ｆ１、位相が前記通常クロッ
ク信号よりも、ＦＸ＝１／（Ｔ１−ｔｐ）で定義される
位相差時間ｔｐだけ早められたテストクロック信号を供
給するテストクロック信号配線と、クロック信号の１つ
の周期内で動作が終了するようにされた組み合わせ回路
で構成される同期動作ブロックと、通常動作モードある
いは高速動作検証モードのいずれかを、外部から設定す
るための動作モード設定信号を入力する動作モード外部
設定端子とを備え、かつ、前記同期動作ブロックの出力
の内で、動作タイミングが問題となる出力に設けた第１
のＩ／Ｏフリップフロップの入力側と共通に接続され、
前記テストクロック信号をそのクロック信号入力に入力
し、前記同期動作ブロックの動作タイミングが問題とな
る出力をその入力とする第２のＩ／Ｏフリップフロップ
と、前記通常クロック信号をそのクロック信号入力に入
力し、前記第２のＩ／Ｏフリップフロップの出力をその
入力とする第３のＩ／Ｏフリップフロップと、前記動作
モード設定信号により通常動作モードが選択された際に
は、前記動作タイミングが問題となる出力に設けたＩ／
Ｏフリップフロップの出力を選択して後段に出力させ、
高速動作検証モードが選択された際には、前記第３のＩ
／Ｏフリップフロップの出力を選択して後段に出力させ
るマルチプレクサとを有し、前記第1のＩ／Ｏフリップ
フロップのクロック信号入力には、通常クロック信号配
線が接続されていることにより、前記課題を解決したも
のである。
れる動作速度の周波数ＦＸより低い周波数Ｆ１（周期Ｔ
１＝１／Ｆ１）とされた通常クロック信号を供給する通
常クロック信号配線と、周波数が前記Ｆ１、位相が前記
通常クロック信号よりも、ＦＸ＝１／（Ｔ１−ｔｐ）で
定義される位相差時間ｔｐだけ早められたテストクロッ
ク信号を供給するテストクロック信号配線と、クロック
信号の１つの周期内で動作が終了するようにされた組み
合わせ回路で構成される同期動作ブロックと、該同期動
作ブロックのそれぞれの入力及び出力に設けられ、クロ
ック信号入力に入力されるクロック信号に従って動作す
るＩ／Ｏフリップフロップと、通常動作モードあるいは
高速動作検証モードのいずれかを、外部から設定するた
めの動作モード設定信号を入力する動作モード外部設定
端子とを備え、かつ、前記同期動作ブロックの出力の内
で、動作タイミングが問題となる出力に設けた前記Ｉ／
Ｏフリップフロップのクロック信号入力にその出力が接
続され、前記動作モード設定信号により通常動作モード
が選択された際には、前記通常クロック信号を選択して
出力し、高速動作検証モードが選択された際には、前記
テストクロック信号を選択して出力するクロック切替手
段を有し、それ以外の前記Ｉ／Ｏフリップフロップのク
ロック信号入力には、通常クロック信号配線が接続され
ていることにより、前記課題を解決したものである。
又、前記論理回路において、前記クロック切替手段を、
マルチプレクサとしたものである。又、前記論理回路に
おいて、更に、前記同期動作ブロックの出力の内で動作
タイミングが問題となる出力に設けたＩ／Ｏフリップフ
ロップの出力を入力とし、所定の時間その入力信号を遅
延させ出力するバッファゲートと、前記動作モード設定
信号により通常動作モードが選択された際には、前記動
作タイミングが問題となる出力に設けたＩ／Ｏフリップ
フロップの出力を選択して後段に出力させ、高速動作検
証モードが選択された際には、前記バッファゲートの出
力を選択して後段に出力させる第２のマルチプレクサと
を有することにより、前記課題を解決したものである。
本発明は、又、論理回路において、要求される動作速度
の周波数ＦＸより低い 周波数Ｆ１（周期Ｔ１＝１／Ｆ
１）とされた通常クロック信号を供給する通常クロック
信号配線と、周波数が前記Ｆ１、位相が前記通常クロッ
ク信号よりも、ＦＸ＝１／（Ｔ１−ｔｐ）で定義される
位相差時間ｔｐだけ早められたテストクロック信号を供
給するテストクロック信号配線と、クロック信号の１つ
の周期内で動作が終了するようにされた組み合わせ回路
で構成される同期動作ブロックと、通常動作モードある
いは高速動作検証モードのいずれかを、外部から設定す
るための動作モード設定信号を入力する動作モード外部
設定端子とを備え、かつ、前記同期動作ブロックの出力
の内で、動作タイミングが問題となる出力に設けた第１
のＩ／Ｏフリップフロップの入力側と共通に接続され、
前記テストクロック信号をそのクロック信号入力に入力
し、前記同期動作ブロックの動作タイミングが問題とな
る出力をその入力とする第２のＩ／Ｏフリップフロップ
と、前記通常クロック信号をそのクロック信号入力に入
力し、前記第２のＩ／Ｏフリップフロップの出力をその
入力とする第３のＩ／Ｏフリップフロップと、前記動作
モード設定信号により通常動作モードが選択された際に
は、前記動作タイミングが問題となる出力に設けたＩ／
Ｏフリップフロップの出力を選択して後段に出力させ、
高速動作検証モードが選択された際には、前記第３のＩ
／Ｏフリップフロップの出力を選択して後段に出力させ
るマルチプレクサとを有し、前記第1のＩ／Ｏフリップ
フロップのクロック信号入力には、通常クロック信号配
線が接続されていることにより、前記課題を解決したも
のである。
【００１７】以下、本発明の作用について簡単に説明す
る。
る。
【００１８】本発明が対象とする検査対象論理回路は、
複数の同期動作ブロックに分割されている。この同期動
作ブロックは、それぞれの入力及び出力に、Ｉ／Ｏフリ
ップフロップが設けられている。これらＩ／Ｏフリップ
フロップは、クロック信号入力に入力されるクロック信
号に従って動作する。同期動作ブロックの入力に設けら
れたＩ／Ｏフリップフロップのクロック信号入力にクロ
ック信号が入力されると、このタイミングで同期動作ブ
ロックへの信号の入力がなされる。一方、同期動作ブロ
ックの出力に設けられたＩ／Ｏフリップフロップのクロ
ック信号入力にクロック信号が入力されると、この入力
のタイミングで、同期動作ブロックが出力する信号が該
Ｉ／Ｏフリップフロップに取り込まれ保持される。
複数の同期動作ブロックに分割されている。この同期動
作ブロックは、それぞれの入力及び出力に、Ｉ／Ｏフリ
ップフロップが設けられている。これらＩ／Ｏフリップ
フロップは、クロック信号入力に入力されるクロック信
号に従って動作する。同期動作ブロックの入力に設けら
れたＩ／Ｏフリップフロップのクロック信号入力にクロ
ック信号が入力されると、このタイミングで同期動作ブ
ロックへの信号の入力がなされる。一方、同期動作ブロ
ックの出力に設けられたＩ／Ｏフリップフロップのクロ
ック信号入力にクロック信号が入力されると、この入力
のタイミングで、同期動作ブロックが出力する信号が該
Ｉ／Ｏフリップフロップに取り込まれ保持される。
【００１９】ここで、検査対象論理回路の内部クロック
信号ともされるシステムクロック信号ＳＣＫの周波数
を、周波数Ｆ０とする。ここで、実際の使用状態を想定
した該周波数Ｆ０を、周波数ＦＸとする。すると、本発
明においては特に、論理回路試験装置を用いた高速動作
検証モードでの検査対象論理回路の正常動作の検証の便
宜を図るために、例えば価格が安く、しかし動作速度が
比較的遅い論理回路試験装置をも用いることができるよ
う便宜を図り、該周波数ＦＸより周波数が低く抑えられ
た前記周波数Ｆ０とされる周波数Ｆ１を定めている。
又、これら周波数ＦＸ及び周波数Ｆ１又該周波数Ｆ１の
周期Ｔ１（＝１／Ｆ１）について、（ＦＸ＝１／（Ｔ１
−ｔｐ））となる位相差時間ｔｐを定義している。
信号ともされるシステムクロック信号ＳＣＫの周波数
を、周波数Ｆ０とする。ここで、実際の使用状態を想定
した該周波数Ｆ０を、周波数ＦＸとする。すると、本発
明においては特に、論理回路試験装置を用いた高速動作
検証モードでの検査対象論理回路の正常動作の検証の便
宜を図るために、例えば価格が安く、しかし動作速度が
比較的遅い論理回路試験装置をも用いることができるよ
う便宜を図り、該周波数ＦＸより周波数が低く抑えられ
た前記周波数Ｆ０とされる周波数Ｆ１を定めている。
又、これら周波数ＦＸ及び周波数Ｆ１又該周波数Ｆ１の
周期Ｔ１（＝１／Ｆ１）について、（ＦＸ＝１／（Ｔ１
−ｔｐ））となる位相差時間ｔｐを定義している。
【００２０】例えばここで、周波数ＦＸを２５ＭＨｚと
し、周波数Ｆ１を２０ＭＨｚとする。すると、位相差時
間ｔｐは１０ｎｓとなる。すると、周波数Ｆ０を周波数
Ｆ１として検査対象論理回路の検証を行うこのような場
合では、本発明のシステムクロック信号ＳＣＫ及びテス
トクロック信号ＴＣＫは図３に示す通りとなる。ここ
で、本発明において同期動作ブロックの入力のＩ／Ｏフ
リップフロップをシステムクロック信号ＳＣＫの立ち上
がりで動作させ、該同期動作ブロックの出力のＩ／Ｏフ
リップフロップをテストクロック信号ＴＣＫの立ち上が
りで動作させると、該同期動作ブロックの動作は４０ｎ
ｓで行われる必要がある。例えば図３のシステムクロッ
ク信号ＳＣＫのパルスＳ１の立ち上がりからテストクロ
ック信号ＴＣＫのパルスＴ２の立ち上がりまでは、図示
される如く４０ｎｓとなる。
し、周波数Ｆ１を２０ＭＨｚとする。すると、位相差時
間ｔｐは１０ｎｓとなる。すると、周波数Ｆ０を周波数
Ｆ１として検査対象論理回路の検証を行うこのような場
合では、本発明のシステムクロック信号ＳＣＫ及びテス
トクロック信号ＴＣＫは図３に示す通りとなる。ここ
で、本発明において同期動作ブロックの入力のＩ／Ｏフ
リップフロップをシステムクロック信号ＳＣＫの立ち上
がりで動作させ、該同期動作ブロックの出力のＩ／Ｏフ
リップフロップをテストクロック信号ＴＣＫの立ち上が
りで動作させると、該同期動作ブロックの動作は４０ｎ
ｓで行われる必要がある。例えば図３のシステムクロッ
ク信号ＳＣＫのパルスＳ１の立ち上がりからテストクロ
ック信号ＴＣＫのパルスＴ２の立ち上がりまでは、図示
される如く４０ｎｓとなる。
【００２１】従って、このようにシステムクロック信号
ＳＣＫ及びテストクロック信号ＴＣＫを用いる場合、該
同期動作ブロックにおける動作に４０ｎｓ以上の時間が
かかってしまうと、該同期動作ブロックの出力側のＩ／
Ｏフリップフロップには期待したものと異なる論理状態
が保持されてしまう。従って、該Ｉ／Ｏフリップフロッ
プに保持される論理状態を確認すれば、周期（＝Ｔ１）
が５０ｎｓの２０ＭＨｚの周波数Ｆ１として、検証の便
宜を図りながらも、同期動作ブロックが４０ｎｓで正常
に動作しており、即ち２５ＭＨｚ（周期４０ｎｓ）の周
波数ＦＸで正常に動作していることを検証することがで
きる。
ＳＣＫ及びテストクロック信号ＴＣＫを用いる場合、該
同期動作ブロックにおける動作に４０ｎｓ以上の時間が
かかってしまうと、該同期動作ブロックの出力側のＩ／
Ｏフリップフロップには期待したものと異なる論理状態
が保持されてしまう。従って、該Ｉ／Ｏフリップフロッ
プに保持される論理状態を確認すれば、周期（＝Ｔ１）
が５０ｎｓの２０ＭＨｚの周波数Ｆ１として、検証の便
宜を図りながらも、同期動作ブロックが４０ｎｓで正常
に動作しており、即ち２５ＭＨｚ（周期４０ｎｓ）の周
波数ＦＸで正常に動作していることを検証することがで
きる。
【００２２】従って、本発明において、論理回路試験装
置を用いた高速動作検証モードでの検査対象論理回路の
正常動作の検証の際には、周波数Ｆ０を周波数Ｆ１に抑
えて該検証の便宜を図って、例えば用いる論理回路試験
装置のコスト等を抑えることができる。又、このように
検証の便宜を図りながらも、周波数Ｆ０をあたかも周波
数ＦＸとした、検査対象論理回路の正常の動作の検証を
行うことができる。このように本発明によれば、論理回
路試験装置によるテストパターンの入力の動作速度、及
び検査対象論理回路が出力する信号の論理回路試験装置
によるモニタの動作速度を抑えながら、論理回路試験装
置で検証する動作速度以上で動作する該検査対象論理回
路の正常動作の検証を可能とすることで、これによっ
て、比較的容易に入手できる論理回路試験装置で検査対
象論理回路の正常動作の検証を可能としたり、論理回路
試験装置に要するコストの削減等を可能とすることがで
きるという優れた効果を得ることができる。
置を用いた高速動作検証モードでの検査対象論理回路の
正常動作の検証の際には、周波数Ｆ０を周波数Ｆ１に抑
えて該検証の便宜を図って、例えば用いる論理回路試験
装置のコスト等を抑えることができる。又、このように
検証の便宜を図りながらも、周波数Ｆ０をあたかも周波
数ＦＸとした、検査対象論理回路の正常の動作の検証を
行うことができる。このように本発明によれば、論理回
路試験装置によるテストパターンの入力の動作速度、及
び検査対象論理回路が出力する信号の論理回路試験装置
によるモニタの動作速度を抑えながら、論理回路試験装
置で検証する動作速度以上で動作する該検査対象論理回
路の正常動作の検証を可能とすることで、これによっ
て、比較的容易に入手できる論理回路試験装置で検査対
象論理回路の正常動作の検証を可能としたり、論理回路
試験装置に要するコストの削減等を可能とすることがで
きるという優れた効果を得ることができる。
【００２３】なお、本発明における前述のテストクロッ
ク信号は、前記高速動作検証モードでは、同期動作ブロ
ックの出力のＩ／Ｏフリップフロップのクロック信号入
力に入力する。しかしながら、該テストクロック信号
を、同期動作ブロックの出力に設ける、すべてのＩ／Ｏ
フリップフロップのクロック信号入力へ入力する必要は
ない。例えば、同期動作ブロックの中でクリティカルパ
スとなる箇所の出力を入力するＩ／Ｏフリップフロップ
についてのみ、そのクロック信号入力へ該テストクロッ
ク信号を入力するようにしてもよい。このように考慮し
て設ければ、同期動作ブロックの出力のＩ／Ｏフリップ
フロップのうち、一部のＩ／Ｏフリップフロップについ
てのみテストクロック信号を入力したとしても、その同
期動作ブロックすべての高速動作を検証し、保証するこ
とが可能である。
ク信号は、前記高速動作検証モードでは、同期動作ブロ
ックの出力のＩ／Ｏフリップフロップのクロック信号入
力に入力する。しかしながら、該テストクロック信号
を、同期動作ブロックの出力に設ける、すべてのＩ／Ｏ
フリップフロップのクロック信号入力へ入力する必要は
ない。例えば、同期動作ブロックの中でクリティカルパ
スとなる箇所の出力を入力するＩ／Ｏフリップフロップ
についてのみ、そのクロック信号入力へ該テストクロッ
ク信号を入力するようにしてもよい。このように考慮し
て設ければ、同期動作ブロックの出力のＩ／Ｏフリップ
フロップのうち、一部のＩ／Ｏフリップフロップについ
てのみテストクロック信号を入力したとしても、その同
期動作ブロックすべての高速動作を検証し、保証するこ
とが可能である。
【００２４】なお、通常クロック信号に対して位相が位
相差時間ｔｐだけ早められたテストクロック信号を、同
期動作ブロックの出力のＩ／Ｏフリップフロップに用い
る場合、該Ｉ／Ｏフリップフロップが出力する信号のタ
イミングが位相差時間ｔｐだけ早くなり、実際の使用状
態における動作タイミングの条件と一部不一致になって
しまう虞がある。この点については、該Ｉ／Ｏフリップ
フロップの出力側に何等かの遅延回路を設ければよく、
例えば後述する第１実施形態で遅延回路として用いるイ
ンバータＩ２０やＩ２１、又第２実施形態で遅延回路と
して用いるＩ／ＯフリップフロップＦＦ３２やＦＦ３５
の如く対処することができ、特に問題とはならない。こ
こで、この様な遅延回路を、本発明ではテスト動作タイ
ミング調整遅延回路と称している。
相差時間ｔｐだけ早められたテストクロック信号を、同
期動作ブロックの出力のＩ／Ｏフリップフロップに用い
る場合、該Ｉ／Ｏフリップフロップが出力する信号のタ
イミングが位相差時間ｔｐだけ早くなり、実際の使用状
態における動作タイミングの条件と一部不一致になって
しまう虞がある。この点については、該Ｉ／Ｏフリップ
フロップの出力側に何等かの遅延回路を設ければよく、
例えば後述する第１実施形態で遅延回路として用いるイ
ンバータＩ２０やＩ２１、又第２実施形態で遅延回路と
して用いるＩ／ＯフリップフロップＦＦ３２やＦＦ３５
の如く対処することができ、特に問題とはならない。こ
こで、この様な遅延回路を、本発明ではテスト動作タイ
ミング調整遅延回路と称している。
【００２５】
【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。
形態を詳細に説明する。
【００２６】まず、図４は、本発明が適用される第１実
施形態の検査対象論理回路の回路図である。
施形態の検査対象論理回路の回路図である。
【００２７】この図４において、同期動作ブロックＢ２
０及びＢ２１は、いずれも本発明の同期動作ブロックに
相当する。これら同期動作ブロックＢ２０及びＢ２１
は、いずれも、クロック信号、即ちシステムクロック信
号ＳＣＫあるいはテストクロック信号ＴＣＫの１つの周
期の期間内で動作が終了するようにされた、組合せ回路
で構成される論理回路となっている。又、これら同期動
作ブロックＢ２０及びＢ２１のそれぞれの入力及び出力
には、Ｉ／ＯフリップフロップＦＦ２０〜ＦＦ２８が設
けられている。これらＩ／ＯフリップフロップＦＦ２０
〜ＦＦ２８は、それぞれのクロック信号に入力されるク
ロック信号、即ちシステムクロック信号ＳＣＫあるいは
テストクロック信号ＴＣＫに従って動作する。
０及びＢ２１は、いずれも本発明の同期動作ブロックに
相当する。これら同期動作ブロックＢ２０及びＢ２１
は、いずれも、クロック信号、即ちシステムクロック信
号ＳＣＫあるいはテストクロック信号ＴＣＫの１つの周
期の期間内で動作が終了するようにされた、組合せ回路
で構成される論理回路となっている。又、これら同期動
作ブロックＢ２０及びＢ２１のそれぞれの入力及び出力
には、Ｉ／ＯフリップフロップＦＦ２０〜ＦＦ２８が設
けられている。これらＩ／ＯフリップフロップＦＦ２０
〜ＦＦ２８は、それぞれのクロック信号に入力されるク
ロック信号、即ちシステムクロック信号ＳＣＫあるいは
テストクロック信号ＴＣＫに従って動作する。
【００２８】又、このような図４の検査対象論理回路に
おいては、システムクロック信号ＳＣＫを供給するため
の通常クロック信号配線と、テストクロック信号ＴＣＫ
を供給するためのテストクロック信号配線と、動作モー
ド設定信号ＴＭＤを供給するための動作モード設定信号
配線が設けられている。なお、本実施形態の検査対象論
理回路は半導体集積回路に作り込まれており、該半導体
集積回路には図４には図示されない動作モード外部設定
端子、即ち動作モード設定信号ＴＭＤを集積回路外部か
ら入力するための端子が設けられている。
おいては、システムクロック信号ＳＣＫを供給するため
の通常クロック信号配線と、テストクロック信号ＴＣＫ
を供給するためのテストクロック信号配線と、動作モー
ド設定信号ＴＭＤを供給するための動作モード設定信号
配線が設けられている。なお、本実施形態の検査対象論
理回路は半導体集積回路に作り込まれており、該半導体
集積回路には図４には図示されない動作モード外部設定
端子、即ち動作モード設定信号ＴＭＤを集積回路外部か
ら入力するための端子が設けられている。
【００２９】ここで、同期動作ブロックＢ２０の出力に
設けられるＩ／ＯフリップフロップＦＦ２４のクロック
信号入力には、マルチプレクサＭ２０によって、動作モ
ード設定信号ＴＭＤに従ってシステムクロック信号ＳＣ
Ｋあるいはテストクロック信号ＴＣＫのいずれかが選択
的に入力できるようになっている。即ち、動作モード設
定信号ＴＭＤがＬ状態であれば、通常動作をする通常動
作モードが外部から設定されていることになる。一方、
該動作モード設定信号ＴＭＤがＨ状態であれば、高速動
作検証を行う高速動作検証モードが外部から設定されて
いることとなる。従って、マルチプレクサＭ２０の選択
によって、Ｉ／ＯフリップフロップＦＦ２４には、通常
動作モードが設定されていればシステムクロック信号Ｓ
ＣＫが入力され、高速動作検証モードが設定されていれ
ばテストクロック信号ＴＣＫが入力される。
設けられるＩ／ＯフリップフロップＦＦ２４のクロック
信号入力には、マルチプレクサＭ２０によって、動作モ
ード設定信号ＴＭＤに従ってシステムクロック信号ＳＣ
Ｋあるいはテストクロック信号ＴＣＫのいずれかが選択
的に入力できるようになっている。即ち、動作モード設
定信号ＴＭＤがＬ状態であれば、通常動作をする通常動
作モードが外部から設定されていることになる。一方、
該動作モード設定信号ＴＭＤがＨ状態であれば、高速動
作検証を行う高速動作検証モードが外部から設定されて
いることとなる。従って、マルチプレクサＭ２０の選択
によって、Ｉ／ＯフリップフロップＦＦ２４には、通常
動作モードが設定されていればシステムクロック信号Ｓ
ＣＫが入力され、高速動作検証モードが設定されていれ
ばテストクロック信号ＴＣＫが入力される。
【００３０】次に、同期動作ブロックＢ２１の出力に設
けられているＩ／ＯフリップフロップＦＦ２８のクロッ
ク信号入力には、動作モード設定信号ＴＭＤに従って動
作するマルチプレクサＭ２２によってシステムクロック
信号ＳＣＫあるいはテストクロック信号ＴＣＫが選択的
に入力される。即ち、Ｉ／ＯフリップフロップＦＦ２８
のクロック信号入力には、動作モード設定信号ＴＭＤに
よって通常動作モードが設定されていればシステムクロ
ック信号ＳＣＫが入力され、高速動作検証モードが設定
されていればテストクロック信号ＴＣＫが入力される。
けられているＩ／ＯフリップフロップＦＦ２８のクロッ
ク信号入力には、動作モード設定信号ＴＭＤに従って動
作するマルチプレクサＭ２２によってシステムクロック
信号ＳＣＫあるいはテストクロック信号ＴＣＫが選択的
に入力される。即ち、Ｉ／ＯフリップフロップＦＦ２８
のクロック信号入力には、動作モード設定信号ＴＭＤに
よって通常動作モードが設定されていればシステムクロ
ック信号ＳＣＫが入力され、高速動作検証モードが設定
されていればテストクロック信号ＴＣＫが入力される。
【００３１】ここで本実施形態及び後述する第２実施形
態のシステムクロック信号ＳＣＫ及びテストクロック信
号ＴＣＫは、図３を用いて前述した通りのものである。
即ち、実際の使用状態における周波数ＦＸは２５ＭＨｚ
とされている（周期は４０ｎｓ）。又、論理回路試験装
置を用いた正常動作の検証の際の周波数Ｆ１は２０ＭＨ
ｚとされている（周期は５０ｎｓ）。更に、これら実施
形態における位相差時間ｔｐは１０ｎｓとされている。
従って、これら周波数ＦＸ、周波数Ｆ１及び位相差時間
ｔｐについて、（ＦＸ＝１／（Ｔ１−ｔｐ））が成り立
つ。ただしＴ１は周波数Ｆ１の周期である。
態のシステムクロック信号ＳＣＫ及びテストクロック信
号ＴＣＫは、図３を用いて前述した通りのものである。
即ち、実際の使用状態における周波数ＦＸは２５ＭＨｚ
とされている（周期は４０ｎｓ）。又、論理回路試験装
置を用いた正常動作の検証の際の周波数Ｆ１は２０ＭＨ
ｚとされている（周期は５０ｎｓ）。更に、これら実施
形態における位相差時間ｔｐは１０ｎｓとされている。
従って、これら周波数ＦＸ、周波数Ｆ１及び位相差時間
ｔｐについて、（ＦＸ＝１／（Ｔ１−ｔｐ））が成り立
つ。ただしＴ１は周波数Ｆ１の周期である。
【００３２】従って、本実施形態においては、まず同期
動作ブロックＢ２０のクリティカルパスとなるノードＮ
２０の出力に設けられたＩ／ＯフリップフロップＦＦ２
４について、本発明を適用することができている。又、
同期動作ブロックＢ２１にあるクリティカルパスとなる
ノードＮ２１の出力に設けられるＩ／Ｏフリップフロッ
プＦＦ２８にあって本発明を適用することができてい
る。従って、これらノードＮ２０やＮ２１のクリティカ
ルパスでの正常動作を本発明を適用しながら検証するこ
とができている。従って、本実施形態によれば、論理回
路試験装置によるテストパターンの入力の動作速度、及
び検査対象論理回路が出力する信号の論理回路試験装置
によるモニタの動作速度を抑えながら、論理回路試験装
置で検証する動作速度以上で動作する該検査対象論理回
路の正常動作の検証を可能とすることで、これによっ
て、比較的容易に入手できる論理回路試験装置で検査対
象論理回路の正常動作の検証を可能としたり、論理回路
試験装置に要するコストの削減等を可能とすることがで
きるという優れた効果を得ることができる。
動作ブロックＢ２０のクリティカルパスとなるノードＮ
２０の出力に設けられたＩ／ＯフリップフロップＦＦ２
４について、本発明を適用することができている。又、
同期動作ブロックＢ２１にあるクリティカルパスとなる
ノードＮ２１の出力に設けられるＩ／Ｏフリップフロッ
プＦＦ２８にあって本発明を適用することができてい
る。従って、これらノードＮ２０やＮ２１のクリティカ
ルパスでの正常動作を本発明を適用しながら検証するこ
とができている。従って、本実施形態によれば、論理回
路試験装置によるテストパターンの入力の動作速度、及
び検査対象論理回路が出力する信号の論理回路試験装置
によるモニタの動作速度を抑えながら、論理回路試験装
置で検証する動作速度以上で動作する該検査対象論理回
路の正常動作の検証を可能とすることで、これによっ
て、比較的容易に入手できる論理回路試験装置で検査対
象論理回路の正常動作の検証を可能としたり、論理回路
試験装置に要するコストの削減等を可能とすることがで
きるという優れた効果を得ることができる。
【００３３】なお、Ｉ／ＯフリップフロップＦＦ２４の
出力には、遅延時間が前述の位相差時間ｔｐと等しいバ
ッファゲートＩ２０、及びマルチプレクサＭ２１が設け
られている。動作モード設定信号ＴＭＤによって高速動
作検証モードが設定されていると、マルチプレクサＭ２
１はバッファゲートＩ２０の出力を選択する。ここで、
高速動作検証モードでは、システムクロック信号ＳＣＫ
に比べて位相が早くされたテストクロック信号ＴＣＫに
従ってＩ／ＯフリップフロップＦＦ２４は動作し、該Ｉ
／ＯフリップフロップＦＦ２４の出力タイミングは早め
られるが、該マルチプレクサＭ２１において遅延時間が
ｔｐのバッファゲートＩ２０の出力が選択されるため、
高速動作検証モードであるか否かにかかわらずＩ／Ｏフ
リップフロップＦＦ２４の出力は常に同一条件のタイミ
ングとされて同期動作ブロックＢ２１のノードＮ２１へ
入力される。
出力には、遅延時間が前述の位相差時間ｔｐと等しいバ
ッファゲートＩ２０、及びマルチプレクサＭ２１が設け
られている。動作モード設定信号ＴＭＤによって高速動
作検証モードが設定されていると、マルチプレクサＭ２
１はバッファゲートＩ２０の出力を選択する。ここで、
高速動作検証モードでは、システムクロック信号ＳＣＫ
に比べて位相が早くされたテストクロック信号ＴＣＫに
従ってＩ／ＯフリップフロップＦＦ２４は動作し、該Ｉ
／ＯフリップフロップＦＦ２４の出力タイミングは早め
られるが、該マルチプレクサＭ２１において遅延時間が
ｔｐのバッファゲートＩ２０の出力が選択されるため、
高速動作検証モードであるか否かにかかわらずＩ／Ｏフ
リップフロップＦＦ２４の出力は常に同一条件のタイミ
ングとされて同期動作ブロックＢ２１のノードＮ２１へ
入力される。
【００３４】同様に、Ｉ／ＯフリップフロップＦＦ２８
の出力には、遅延時間が前述の位相差時間ｔｐと等しい
バッファゲートＩ２１、及びマルチプレクサＭ２３が設
けられている。これらバッファゲートＩ２１及びマルチ
プレクサＭ２３についても、前述のバッファゲートＩ２
０及びマルチプレクサＭ２１と同様、高速動作検証モー
ドにおけるＩ／ＯフリップフロップＦＦ２８が出力する
信号のタイミングが早くなってしまうことを補正するた
めに用いられる。従って、通常動作モードにも、又高速
動作検証モードにも、マルチプレクサＭ２３の出力する
信号の動作タイミングの条件は常に一定となる。
の出力には、遅延時間が前述の位相差時間ｔｐと等しい
バッファゲートＩ２１、及びマルチプレクサＭ２３が設
けられている。これらバッファゲートＩ２１及びマルチ
プレクサＭ２３についても、前述のバッファゲートＩ２
０及びマルチプレクサＭ２１と同様、高速動作検証モー
ドにおけるＩ／ＯフリップフロップＦＦ２８が出力する
信号のタイミングが早くなってしまうことを補正するた
めに用いられる。従って、通常動作モードにも、又高速
動作検証モードにも、マルチプレクサＭ２３の出力する
信号の動作タイミングの条件は常に一定となる。
【００３５】図５は、本発明が適用される第２実施形態
の回路図である。
の回路図である。
【００３６】本第２実施形態のＩ／Ｏフリップフロップ
ＦＦ３０〜ＦＦ３２及びマルチプレクサＭ３０の部分
が、前述の第１実施形態のＩ／ＯフリップフロップＦＦ
２４、マルチプレクサＭ２０、Ｍ２１、及びバッファゲ
ートＩ２０で構成される部分に相当する。又、本実施形
態のＩ／ＯフリップフロップＦＦ３３〜ＦＦ３５及びマ
ルチプレクサＭ３１で構成される部分が、前述の第１実
施形態のＩ／ＯフリップフロップＦＦ２８、マルチプレ
クサＭ２２、Ｍ２３及びバッファゲートＩ２１で構成さ
れる部分に相当する。
ＦＦ３０〜ＦＦ３２及びマルチプレクサＭ３０の部分
が、前述の第１実施形態のＩ／ＯフリップフロップＦＦ
２４、マルチプレクサＭ２０、Ｍ２１、及びバッファゲ
ートＩ２０で構成される部分に相当する。又、本実施形
態のＩ／ＯフリップフロップＦＦ３３〜ＦＦ３５及びマ
ルチプレクサＭ３１で構成される部分が、前述の第１実
施形態のＩ／ＯフリップフロップＦＦ２８、マルチプレ
クサＭ２２、Ｍ２３及びバッファゲートＩ２１で構成さ
れる部分に相当する。
【００３７】動作モード設定信号ＴＭＤに従って選択動
作を行うマルチプレクサＭ３０は、通常動作モードであ
ればクロック信号入力へシステムクロック信号ＳＣＫを
入力するＩ／ＯフリップフロップＦＦ３０の出力を選択
し、高速動作検証モードであればクロック信号入力へテ
ストクロック信号ＴＣＫを入力するＩ／Ｏフリップフロ
ップＦＦ３１及びＩ／ＯフリップフロップＦＦ３２の出
力を選択する。従って、同期動作ブロックＢ２０のクリ
ティカルパスのノードＮ２０の出力については、通常動
作モードの際にはシステムクロック信号ＳＣＫ（通常ク
ロック信号）を入力するＩ／ＯフリップフロップＦＦ３
０が用いられ、高速動作検証モードの際にはテストクロ
ック信号ＴＣＫ（テストクロック信号）を入力するＩ／
ＯフリップフロップＦＦ３１が用いられ、このようにク
リティカルパスの出力部分という、正常動作を検証する
必要がある部分について本発明が適用されている。
作を行うマルチプレクサＭ３０は、通常動作モードであ
ればクロック信号入力へシステムクロック信号ＳＣＫを
入力するＩ／ＯフリップフロップＦＦ３０の出力を選択
し、高速動作検証モードであればクロック信号入力へテ
ストクロック信号ＴＣＫを入力するＩ／Ｏフリップフロ
ップＦＦ３１及びＩ／ＯフリップフロップＦＦ３２の出
力を選択する。従って、同期動作ブロックＢ２０のクリ
ティカルパスのノードＮ２０の出力については、通常動
作モードの際にはシステムクロック信号ＳＣＫ（通常ク
ロック信号）を入力するＩ／ＯフリップフロップＦＦ３
０が用いられ、高速動作検証モードの際にはテストクロ
ック信号ＴＣＫ（テストクロック信号）を入力するＩ／
ＯフリップフロップＦＦ３１が用いられ、このようにク
リティカルパスの出力部分という、正常動作を検証する
必要がある部分について本発明が適用されている。
【００３８】次に、動作モード設定信号ＴＭＤに従って
動作するマルチプレクサＭ３１によって、通常動作モー
ドではシステムクロック信号ＳＣＫをクロック信号入力
へ入力するＩ／ＯフリップフロップＦＦ３３の出力が選
択され、高速動作検証モードではテストクロック信号Ｔ
ＣＫをクロック信号入力へ入力するＩ／Ｏフリップフロ
ップＦＦ３４及びＩ／ＯフリップフロップＦＦ３５が選
択される。従って、同期動作ブロックＢ２１のクリティ
カルパスのノードＮ２１についても本発明が適用され、
該ノードＮ２１の出力に設けられるＩ／Ｏフリップフロ
ップとして、通常動作モードの際にはシステムクロック
信号ＳＣＫ（通常クロック信号）が入力されるものが用
いられ、高速動作検証モードの際にはテストクロック信
号ＴＣＫ（テストクロック信号）が入力されるものが用
いられ、本発明が適用されている。このように本実施形
態でも本発明が適用され、論理回路試験装置によるテス
トパターンの入力の動作速度、及び検査対象論理回路が
出力する信号の論理回路試験装置によるモニタの動作速
度を抑えながら、論理回路試験装置で検証する動作速度
以上で動作する該検査対象論理回路の正常動作の検証を
可能とすることで、これによって、比較的容易に入手で
きる論理回路試験装置で検査対象論理回路の正常動作の
検証を可能としたり、論理回路試験装置に要するコスト
の削減等を可能とすることができるという優れた効果を
得ることができる。
動作するマルチプレクサＭ３１によって、通常動作モー
ドではシステムクロック信号ＳＣＫをクロック信号入力
へ入力するＩ／ＯフリップフロップＦＦ３３の出力が選
択され、高速動作検証モードではテストクロック信号Ｔ
ＣＫをクロック信号入力へ入力するＩ／Ｏフリップフロ
ップＦＦ３４及びＩ／ＯフリップフロップＦＦ３５が選
択される。従って、同期動作ブロックＢ２１のクリティ
カルパスのノードＮ２１についても本発明が適用され、
該ノードＮ２１の出力に設けられるＩ／Ｏフリップフロ
ップとして、通常動作モードの際にはシステムクロック
信号ＳＣＫ（通常クロック信号）が入力されるものが用
いられ、高速動作検証モードの際にはテストクロック信
号ＴＣＫ（テストクロック信号）が入力されるものが用
いられ、本発明が適用されている。このように本実施形
態でも本発明が適用され、論理回路試験装置によるテス
トパターンの入力の動作速度、及び検査対象論理回路が
出力する信号の論理回路試験装置によるモニタの動作速
度を抑えながら、論理回路試験装置で検証する動作速度
以上で動作する該検査対象論理回路の正常動作の検証を
可能とすることで、これによって、比較的容易に入手で
きる論理回路試験装置で検査対象論理回路の正常動作の
検証を可能としたり、論理回路試験装置に要するコスト
の削減等を可能とすることができるという優れた効果を
得ることができる。
【００３９】なお、本実施形態の高速動作検証モードで
用いられるＩ／ＯフリップフロップＦＦ３１の出力は、
テストクロック信号ＴＣＫの位相がシステムクロック信
号ＳＣＫより早い分、該Ｉ／ＯフリップフロップＦＦ３
１の信号出力タイミングが早められる。このように信号
出力タイミングが早くなってしまうことを、本実施形態
ではＩ／ＯフリップフロップＦＦ３２を配置することで
吸収するようにしている。該Ｉ／ＯフリップフロップＦ
Ｆ３２は、システムクロック信号ＳＣＫに従って動作す
る。
用いられるＩ／ＯフリップフロップＦＦ３１の出力は、
テストクロック信号ＴＣＫの位相がシステムクロック信
号ＳＣＫより早い分、該Ｉ／ＯフリップフロップＦＦ３
１の信号出力タイミングが早められる。このように信号
出力タイミングが早くなってしまうことを、本実施形態
ではＩ／ＯフリップフロップＦＦ３２を配置することで
吸収するようにしている。該Ｉ／ＯフリップフロップＦ
Ｆ３２は、システムクロック信号ＳＣＫに従って動作す
る。
【００４０】同様に、高速動作検証モードにて用いられ
るＩ／ＯフリップフロップＦＦ３４についても、システ
ムクロック信号ＳＣＫより位相が早められたテストクロ
ック信号ＴＣＫに従って動作するため、該Ｉ／Ｏフリッ
プフロップＦＦ３４の出力タイミングは早められてい
る。本実施形態では、このように出力タイミングが早め
られてしまっていることを、Ｉ／ＯフリップフロップＦ
Ｆ３５を配置することで吸収するようにしている。該Ｉ
／ＯフリップフロップＦＦ３５は、システムクロック信
号ＳＣＫに従って動作する。
るＩ／ＯフリップフロップＦＦ３４についても、システ
ムクロック信号ＳＣＫより位相が早められたテストクロ
ック信号ＴＣＫに従って動作するため、該Ｉ／Ｏフリッ
プフロップＦＦ３４の出力タイミングは早められてい
る。本実施形態では、このように出力タイミングが早め
られてしまっていることを、Ｉ／ＯフリップフロップＦ
Ｆ３５を配置することで吸収するようにしている。該Ｉ
／ＯフリップフロップＦＦ３５は、システムクロック信
号ＳＣＫに従って動作する。
【００４１】なお、前述の第１実施形態と第２実施形態
とを比べると、位相差時間ｔｐが短ければ第１実施形態
の方がトランジスタ等の素子数を抑えることができる。
しかしながら、位相差時間ｔｐが長いと、テスト動作タ
イミング調整遅延回路として用いるインバータＩ２０や
Ｉ２１に必要とするトランジスタ等の素子数が増大して
しまい、かえって第２実施形態の方が素子数が少なくな
る。又、第１実施形態と比べた場合、第２実施形態の方
が、Ｉ／ＯフリップフロップＦＦ３０〜ＦＦ３５のクロ
ック信号入力へのシステムクロック信号ＳＣＫやテスト
クロック信号ＴＣＫの経路が短く、タイミングをより厳
密に設定することができる。第１実施形態ではＩ／Ｏフ
リップフロップＦＦ２４やＦＦ２５のクロック信号入力
への経路に、マルチプレクサＭ２０やＭ２２が介在して
しまっており、タイミングを厳密に設定する点で不利で
ある。
とを比べると、位相差時間ｔｐが短ければ第１実施形態
の方がトランジスタ等の素子数を抑えることができる。
しかしながら、位相差時間ｔｐが長いと、テスト動作タ
イミング調整遅延回路として用いるインバータＩ２０や
Ｉ２１に必要とするトランジスタ等の素子数が増大して
しまい、かえって第２実施形態の方が素子数が少なくな
る。又、第１実施形態と比べた場合、第２実施形態の方
が、Ｉ／ＯフリップフロップＦＦ３０〜ＦＦ３５のクロ
ック信号入力へのシステムクロック信号ＳＣＫやテスト
クロック信号ＴＣＫの経路が短く、タイミングをより厳
密に設定することができる。第１実施形態ではＩ／Ｏフ
リップフロップＦＦ２４やＦＦ２５のクロック信号入力
への経路に、マルチプレクサＭ２０やＭ２２が介在して
しまっており、タイミングを厳密に設定する点で不利で
ある。
【００４２】
【発明の効果】以上説明した通り、本発明によれば、論
理回路試験装置によるテストパターンの入力の動作速
度、及び検査対象論理回路が出力する信号の論理回路試
験装置によるモニタの動作速度を抑えながら、論理回路
試験装置で検証する動作速度以上で動作する該検査対象
論理回路の正常動作の検証を可能とすることで、これに
よって、比較的容易に入手できる論理回路試験装置で検
査対象論理回路の正常動作の検証を可能としたり、論理
回路試験装置に要するコストの削減等を可能とすること
ができるという優れた効果を得ることができる。
理回路試験装置によるテストパターンの入力の動作速
度、及び検査対象論理回路が出力する信号の論理回路試
験装置によるモニタの動作速度を抑えながら、論理回路
試験装置で検証する動作速度以上で動作する該検査対象
論理回路の正常動作の検証を可能とすることで、これに
よって、比較的容易に入手できる論理回路試験装置で検
査対象論理回路の正常動作の検証を可能としたり、論理
回路試験装置に要するコストの削減等を可能とすること
ができるという優れた効果を得ることができる。
【００４３】論理回路試験装置として、例えばＡＳＩＣ
テスタは、その性能により検証可能な最高動作周波数が
定まっている。しかしながら、近年のＡＳＩＣの動作速
度はより高速になっており、検証可能な最高動作周波数
に比べて実際の使用状態のボード上ではより高速に動作
させることが要求され、ＡＳＩＣベンダはこの要求動作
をＡＳＩＣテスタによる検証では保証することが困難に
なってきている。本発明によれば、実際の使用状態より
も低い動作周波数でＡＳＩＣテスタによって正常動作を
検証しながら、実際のより高い動作周波数での正常動作
を保証することができる。
テスタは、その性能により検証可能な最高動作周波数が
定まっている。しかしながら、近年のＡＳＩＣの動作速
度はより高速になっており、検証可能な最高動作周波数
に比べて実際の使用状態のボード上ではより高速に動作
させることが要求され、ＡＳＩＣベンダはこの要求動作
をＡＳＩＣテスタによる検証では保証することが困難に
なってきている。本発明によれば、実際の使用状態より
も低い動作周波数でＡＳＩＣテスタによって正常動作を
検証しながら、実際のより高い動作周波数での正常動作
を保証することができる。
【図１】従来の論理回路の高速動作検証方法の検証対象
となる検査対象論理回路の一例の回路図
となる検査対象論理回路の一例の回路図
【図２】従来の論理回路試験装置を用いた検査対象論理
回路の正常動作検証に関する問題点を示すタイムチャー
ト
回路の正常動作検証に関する問題点を示すタイムチャー
ト
【図３】本発明の動作原理を示すタイムチャート
【図４】本発明が適用される第１実施形態の検査対象論
理回路の回路図
理回路の回路図
【図５】本発明が適用される第２実施形態の検査対象論
理回路の回路図
理回路の回路図
ＦＦ１０〜１８、ＦＦ２０〜ＦＦ２８、ＦＦ３０〜ＦＦ
３５…Ｉ／Ｏフリップフロップ Ｂ１０、Ｂ１１、Ｂ２０、Ｂ２１…同期動作ブロック Ｎ１０、Ｎ１１…ノード Ｉ２０、Ｉ２１…バッファゲート Ｍ２０〜Ｍ２３、Ｍ３０、Ｍ３１…マルチプレクサ ＳＣＫ…システムクロック信号 ＴＣＫ…テストクロック信号 ＴＭＤ…動作モード設定信号 Ｆ０、Ｆ１、ＦＸ…周波数 ｔｐ…位相差時間
３５…Ｉ／Ｏフリップフロップ Ｂ１０、Ｂ１１、Ｂ２０、Ｂ２１…同期動作ブロック Ｎ１０、Ｎ１１…ノード Ｉ２０、Ｉ２１…バッファゲート Ｍ２０〜Ｍ２３、Ｍ３０、Ｍ３１…マルチプレクサ ＳＣＫ…システムクロック信号 ＴＣＫ…テストクロック信号 ＴＭＤ…動作モード設定信号 Ｆ０、Ｆ１、ＦＸ…周波数 ｔｐ…位相差時間
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−167914（ＪＰ，Ａ) 特開 平５−134016（ＪＰ，Ａ) 特開 昭63−159773（ＪＰ，Ａ) 特開 平７−294604（ＪＰ，Ａ) 特開 平６−148293（ＪＰ，Ａ) 特開 平５−150014（ＪＰ，Ａ) 特開 平４−204274（ＪＰ，Ａ) 特開 平６−186299（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 G01R 31/319
Claims (5)
- 【請求項１】検査対象論理回路に対して順次テストパタ
ーンを入力しながら、該検査対象論理回路が出力する信
号を順次モニタすることができる論理回路試験装置を用
いて、要求される動作速度での該検査対象論理回路の正
常動作を検証するようにした論理回路の高速動作検証方
法において、 通常クロック信号を、要求される動作速度の周波数ＦＸ
より低い周波数Ｆ１（周期Ｔ１＝１／Ｆ１）とし、テス
トクロック信号の周波数を前記Ｆ１とし、その位相が前
記通常クロック信号よりも、 ＦＸ＝１／（Ｔ１−ｔｐ） で定義される位相差時間ｔｐだけ早められた前記テスト
クロック信号を供給して、該検査対象論理回路の前記周
波数ＦＸでの正常動作を検証することを特徴とする論理
回路の高速動作検証方法。 - 【請求項２】要求される動作速度の周波数ＦＸより低い
周波数Ｆ１（周期Ｔ１＝１／Ｆ１）とされた通常クロッ
ク信号を供給する通常クロック信号配線と、周波数が前記Ｆ１、位相が前記通常クロック信号より
も、 ＦＸ＝１／（Ｔ１−ｔｐ） で定義される位相差時間ｔｐだけ早められた テストクロ
ック信号を供給するテストクロック信号配線と、 クロック信号の１つの周期内で動作が終了するようにさ
れた組み合わせ回路で構成される同期動作ブロックと、 該同期動作ブロックのそれぞれの入力及び出力に設けら
れ、クロック信号入力に入力されるクロック信号に従っ
て動作するＩ／Ｏフリップフロップと、 通常動作モードあるいは高速動作検証モードのいずれか
を、外部から設定するための動作モード設定信号を入力
する動作モード外部設定端子とを備え、かつ、 前記同期動作ブロックの出力の内で、動作タイミングが
問題となる出力に設けた前記Ｉ／Ｏフリップフロップの
クロック信号入力にその出力が接続され、前記動作モー
ド設定信号により通常動作モードが選択された際には、
前記通常クロック信号を選択して出力し、高速動作検証
モードが選択された際には、前記テストクロック信号を
選択して出力するクロック切替手段を有し、 それ以外の前記Ｉ／Ｏフリップフロップのクロック信号
入力には、通常クロック信号配線が接続されていること
を特徴とする論理回路。 - 【請求項３】請求項２の論理回路において、前記クロッ
ク切替手段は、マルチプレクサであることを特徴とする
論理回路。 - 【請求項４】請求項２又は３の論理回路において、更
に、 前記同期動作ブロックの出力の内で動作タイミングが問
題となる出力に設けたＩ／Ｏフリップフロップの出力を
入力とし、所定の時間その入力信号を遅延させ出力する
バッファゲートと、前記 動作モード設定信号により通常動作モードが選択さ
れた際には、前記動作タイミングが問題となる出力に設
けたＩ／Ｏフリップフロップの出力を選択して後段に出
力させ、高速動作検証モードが選択された際には、前記
バッファゲートの出力を選択して後段に出力させる第２
のマルチプレクサとを有することを特徴とする論理回
路。 - 【請求項５】要求される動作速度の周波数ＦＸより低い
周波数Ｆ１（周期Ｔ１＝１／Ｆ１）とされた通常クロッ
ク信号を供給する通常クロック信号配線と、 周波数が前記Ｆ１、位相が前記通常クロック信号より
も、 ＦＸ＝１／（Ｔ１−ｔｐ） で定義される位相差時間ｔｐだけ早められたテストクロ
ック信号を供給するテストクロック信号配線と、 クロック信号の１つの周期内で動作が終了するようにさ
れた組み合わせ回路で構成される同期動作ブロックと、 通常動作モードあるいは高速動作検証モードのいずれか
を、外部から設定するための動作モード設定信号を入力
する動作モード外部設定端子とを備え、かつ、 前記同期
動作ブロックの出力の内で、動作タイミングが問題とな
る出力に設け た第１のＩ／Ｏフリップフロップの入力側
と共通に接続され、前記 テストクロック信号をそのクロ
ック信号入力に入力し、前記同期動作ブロックの動作タ
イミングが問題となる出力をその入力とする第２のＩ／
Ｏフリップフロップと、 前記 通常クロック信号をそのクロック信号入力に入力
し、前記第２のＩ／Ｏフリップフロップの出力をその入
力とする第３のＩ／Ｏフリップフロップと、 前記 動作モード設定信号により通常動作モードが選択さ
れた際には、前記動作タイミングが問題となる出力に設
けたＩ／Ｏフリップフロップの出力を選択して後段に出
力させ、高速動作検証モードが選択された際には、前記
第３のＩ／Ｏフリップフロップの出力を選択して後段に
出力させるマルチプレクサとを有し、 前記第1のＩ／Ｏフリップフロップのクロック信号入力
には、通常クロック信号配線が接続されている ことを特
徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02381896A JP3291706B2 (ja) | 1996-02-09 | 1996-02-09 | 論理回路の高速動作検証方法、及び、論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02381896A JP3291706B2 (ja) | 1996-02-09 | 1996-02-09 | 論理回路の高速動作検証方法、及び、論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09218246A JPH09218246A (ja) | 1997-08-19 |
| JP3291706B2 true JP3291706B2 (ja) | 2002-06-10 |
Family
ID=12120943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02381896A Expired - Lifetime JP3291706B2 (ja) | 1996-02-09 | 1996-02-09 | 論理回路の高速動作検証方法、及び、論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3291706B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180124395A (ko) * | 2017-05-11 | 2018-11-21 | 에스케이하이닉스 주식회사 | 클럭 생성 회로를 포함하는 반도체 장치 및 반도체 시스템 |
| CN107003684B (zh) * | 2015-02-26 | 2020-08-14 | 株式会社富士金 | 压力控制装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006313893A (ja) * | 2005-04-08 | 2006-11-16 | Toshiba Corp | 半導体集積回路およびその遅延検査方法 |
| JP4698518B2 (ja) * | 2006-07-27 | 2011-06-08 | 富士通セミコンダクター株式会社 | 検証支援装置、検証支援方法、及びプログラム |
| JP5240135B2 (ja) * | 2009-09-08 | 2013-07-17 | 富士通株式会社 | 半導体記憶装置の試験方法及び半導体記憶装置 |
-
1996
- 1996-02-09 JP JP02381896A patent/JP3291706B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107003684B (zh) * | 2015-02-26 | 2020-08-14 | 株式会社富士金 | 压力控制装置 |
| KR20180124395A (ko) * | 2017-05-11 | 2018-11-21 | 에스케이하이닉스 주식회사 | 클럭 생성 회로를 포함하는 반도체 장치 및 반도체 시스템 |
| KR102355437B1 (ko) | 2017-05-11 | 2022-01-26 | 에스케이하이닉스 주식회사 | 클럭 생성 회로를 포함하는 반도체 장치 및 반도체 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09218246A (ja) | 1997-08-19 |
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