JP2001142736A - テスト容易化回路およびそれを用いた半導体装置 - Google Patents
テスト容易化回路およびそれを用いた半導体装置Info
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Abstract
(57)【要約】
【課題】 マクロセルの機能テストとユーザ論理のスキ
ャンテストを同時に実行してテスト回路のオーバヘッド
を低減し、テスト時間を短縮することができるテスト容
易化回路およびそれを用いた半導体装置を提供する。 【解決手段】 ＡＳＩＣ、マイクロプロセッサ、または
その他のカスタムＬＳＩであって、マクロセル１と、こ
のマクロセル１の入力段、出力段にそれぞれ接続された
ユーザ論理２，３などからなり、特にテスト容易化回路
として、マクロセル１の入力／出力がダブルラッチ形式
のスキャンフリップフロップＦＦ１，ＦＦ２からなり、
スキャンテストと機能テストは排他的に印加値と期待値
を持つため、マクロセル１の機能テストを行うためのテ
ストパターンと、ユーザ論理２，３のスキャンテストを
行うためのテストパターンとを合成して、マクロセル１
とユーザ論理２，３とを同時にテストすることが可能な
構成となっている。
ャンテストを同時に実行してテスト回路のオーバヘッド
を低減し、テスト時間を短縮することができるテスト容
易化回路およびそれを用いた半導体装置を提供する。 【解決手段】 ＡＳＩＣ、マイクロプロセッサ、または
その他のカスタムＬＳＩであって、マクロセル１と、こ
のマクロセル１の入力段、出力段にそれぞれ接続された
ユーザ論理２，３などからなり、特にテスト容易化回路
として、マクロセル１の入力／出力がダブルラッチ形式
のスキャンフリップフロップＦＦ１，ＦＦ２からなり、
スキャンテストと機能テストは排他的に印加値と期待値
を持つため、マクロセル１の機能テストを行うためのテ
ストパターンと、ユーザ論理２，３のスキャンテストを
行うためのテストパターンとを合成して、マクロセル１
とユーザ論理２，３とを同時にテストすることが可能な
構成となっている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩのテスト回
路技術に関し、特にマクロセルの機能テストとユーザ論
理のスキャンテストを同時に実行可能なテスト容易化回
路およびそれを用いた半導体装置に適用して有効な技術
に関する。
路技術に関し、特にマクロセルの機能テストとユーザ論
理のスキャンテストを同時に実行可能なテスト容易化回
路およびそれを用いた半導体装置に適用して有効な技術
に関する。
【０００２】
【従来の技術】たとえば、本発明者が検討した技術とし
て、高機能化・高集積化が進むＬＳＩでは、その機能が
複雑になるにつれてテスト効率が低下するため、これを
防ぎ、高故障検出率のテストを実現するために、設計の
初期段階からテストし易い仕組みをチップの内部に作り
込むテスト容易化設計技術が必須となっている。
て、高機能化・高集積化が進むＬＳＩでは、その機能が
複雑になるにつれてテスト効率が低下するため、これを
防ぎ、高故障検出率のテストを実現するために、設計の
初期段階からテストし易い仕組みをチップの内部に作り
込むテスト容易化設計技術が必須となっている。
【０００３】このテスト容易化設計では、ＬＳＩの内部
回路にテスト容易化回路が付加され、内部回路の状態の
可制御性と可観測性を高めることにより、テストパター
ン生成コストの削減とテスト時間の短縮を実現してい
る。代表的なテスト容易化設計方式としては、スキャン
方式、ＢＩＳＴ方式、クロスチェック方式、ＩＤＤＱテ
スト方式などがある。
回路にテスト容易化回路が付加され、内部回路の状態の
可制御性と可観測性を高めることにより、テストパター
ン生成コストの削減とテスト時間の短縮を実現してい
る。代表的なテスト容易化設計方式としては、スキャン
方式、ＢＩＳＴ方式、クロスチェック方式、ＩＤＤＱテ
スト方式などがある。
【０００４】たとえば、マクロセルを含むＬＳＩのテス
トでは、マクロセルの機能テストとユーザ論理のスキャ
ンテストは別々にテストパターンを生成してテストを行
う方法が採用されている。すなわち、マクロセルの機能
テストは、専用のテスト回路を用いて個別にテストする
方法が用いられている。
トでは、マクロセルの機能テストとユーザ論理のスキャ
ンテストは別々にテストパターンを生成してテストを行
う方法が採用されている。すなわち、マクロセルの機能
テストは、専用のテスト回路を用いて個別にテストする
方法が用いられている。
【０００５】なお、このようなＬＳＩのテスト容易化設
計に関する技術としては、たとえば平成９年５月３０
日、株式会社プレスジャーナル発行の「月刊 Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ 増刊号 ＵＬＳＩテ
スト技術」に記載される技術などが挙げられる。
計に関する技術としては、たとえば平成９年５月３０
日、株式会社プレスジャーナル発行の「月刊 Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ 増刊号 ＵＬＳＩテ
スト技術」に記載される技術などが挙げられる。
【０００６】
【発明が解決しようとする課題】ところで、前記のよう
なマクロセルを含むＬＳＩのテスト技術について、本発
明者が検討した結果、以下のようなことが明らかとなっ
た。すなわち、マクロセルの機能テストとユーザ論理の
スキャンテストは別々にテストパターンを生成し、マク
ロセルの機能テストは専用のテスト回路を用いて個別に
テストを行うために、テスト回路のオーバヘッドが大き
くなり、またテスト時間が増加することが考えられる。
なマクロセルを含むＬＳＩのテスト技術について、本発
明者が検討した結果、以下のようなことが明らかとなっ
た。すなわち、マクロセルの機能テストとユーザ論理の
スキャンテストは別々にテストパターンを生成し、マク
ロセルの機能テストは専用のテスト回路を用いて個別に
テストを行うために、テスト回路のオーバヘッドが大き
くなり、またテスト時間が増加することが考えられる。
【０００７】そこで、本発明の目的は、マクロセルの機
能テストとユーザ論理のスキャンテストにおいて、この
２種類のテストを同時に実行してテスト回路のオーバヘ
ッドを低減し、テスト時間を短縮することができるテス
ト容易化回路およびそれを用いた半導体装置を提供する
ものである。
能テストとユーザ論理のスキャンテストにおいて、この
２種類のテストを同時に実行してテスト回路のオーバヘ
ッドを低減し、テスト時間を短縮することができるテス
ト容易化回路およびそれを用いた半導体装置を提供する
ものである。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】すなわち、本発明によるテスト容易化回路
は、マクロセルの機能テストを行うためのテストパター
ンと、ユーザ論理のスキャンテストを行うためのテスト
パターンとを保持するダブルラッチ形式のスキャンフリ
ップフロップ回路を有し、このスキャンフリップフロッ
プ回路でマクロセルの入力／出力を構成し、マクロセル
の機能テストパターンとユーザ論理のスキャンテストパ
ターンとを合成して同時にテストできるようにしたもの
である。
は、マクロセルの機能テストを行うためのテストパター
ンと、ユーザ論理のスキャンテストを行うためのテスト
パターンとを保持するダブルラッチ形式のスキャンフリ
ップフロップ回路を有し、このスキャンフリップフロッ
プ回路でマクロセルの入力／出力を構成し、マクロセル
の機能テストパターンとユーザ論理のスキャンテストパ
ターンとを合成して同時にテストできるようにしたもの
である。
【００１１】この構成で通常信号を対象にした場合に
は、マクロセルの機能テストにおいて、スキャンフリッ
プフロップ回路のスキャンインよりデータを印加し、ス
キャンアウトからデータを期待することにより、マクロ
セルの機能テストをスキャンテストと同じタイミングで
実行するものである。さらには、スキャンテストにより
データ入力からデータ出力の不良を検出するようにした
ものである。
は、マクロセルの機能テストにおいて、スキャンフリッ
プフロップ回路のスキャンインよりデータを印加し、ス
キャンアウトからデータを期待することにより、マクロ
セルの機能テストをスキャンテストと同じタイミングで
実行するものである。さらには、スキャンテストにより
データ入力からデータ出力の不良を検出するようにした
ものである。
【００１２】さらに、クロック信号を対象にした場合に
は、マクロセルの機能テストのクロック信号の入力にお
いて、スキャンテストのデータ読み込みのためのクロッ
ク信号を印加することにより、スキャンテストと同じタ
イミングでマクロセルの機能テストを実行するものであ
る。さらには、マクロセルの機能テストのクロック信号
を外部から印加するようにしたものである。
は、マクロセルの機能テストのクロック信号の入力にお
いて、スキャンテストのデータ読み込みのためのクロッ
ク信号を印加することにより、スキャンテストと同じタ
イミングでマクロセルの機能テストを実行するものであ
る。さらには、マクロセルの機能テストのクロック信号
を外部から印加するようにしたものである。
【００１３】また、本発明による半導体装置は、前記テ
スト容易化回路が内部回路に付加されているものであ
る。
スト容易化回路が内部回路に付加されているものであ
る。
【００１４】よって、前記テスト容易化回路、および半
導体装置によれば、マクロセルの周辺をスキャンフリッ
プフロップ回路で構成することにより、スキャンパスか
らパターンを印加できるため、テスト回路のオーバヘッ
ドを小さくすることができる。また、マクロセルで必要
とするクロック系統をスキャンフリップフロップ回路の
クロック信号で代用することで、クロック系のオーバヘ
ッドを低減することができる。さらに、スキャンテスト
のフローと同様にマクロセルの機能テストを制御できる
ことから、機能テストパターンとスキャンテストパター
ンを合成してテスト時間を短縮することができる。
導体装置によれば、マクロセルの周辺をスキャンフリッ
プフロップ回路で構成することにより、スキャンパスか
らパターンを印加できるため、テスト回路のオーバヘッ
ドを小さくすることができる。また、マクロセルで必要
とするクロック系統をスキャンフリップフロップ回路の
クロック信号で代用することで、クロック系のオーバヘ
ッドを低減することができる。さらに、スキャンテスト
のフローと同様にマクロセルの機能テストを制御できる
ことから、機能テストパターンとスキャンテストパター
ンを合成してテスト時間を短縮することができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１は本発明の一実施の形
態である半導体装置を示す概略機能ブロック図、図２は
本実施の形態の半導体装置において、通常信号対象のス
キャンフリップフロップ回路を示す機能ブロック図、図
３はクロック信号対象のスキャンフリップフロップ回路
を示す機能ブロック図、図４〜図６はスキャンテスト、
機能テストおよびその合成テストを説明するための概略
機能ブロック図、図７，図８は通常信号、クロック信号
対象の他のスキャンフリップフロップ回路を示す機能ブ
ロック図である。
に基づいて詳細に説明する。図１は本発明の一実施の形
態である半導体装置を示す概略機能ブロック図、図２は
本実施の形態の半導体装置において、通常信号対象のス
キャンフリップフロップ回路を示す機能ブロック図、図
３はクロック信号対象のスキャンフリップフロップ回路
を示す機能ブロック図、図４〜図６はスキャンテスト、
機能テストおよびその合成テストを説明するための概略
機能ブロック図、図７，図８は通常信号、クロック信号
対象の他のスキャンフリップフロップ回路を示す機能ブ
ロック図である。
【００１６】まず、図１により、本実施の形態の半導体
装置の構成の一例を説明する。本実施の形態の半導体装
置は、たとえばＡＳＩＣ、マイクロプロセッサ、または
その他のカスタムＬＳＩとされ、マクロセル１と、この
マクロセル１の入力段、出力段にそれぞれ接続されたユ
ーザ論理２，３などからなり、特にテスト容易化回路と
して、マクロセル１の入力／出力が複数のスキャンフリ
ップフロップ回路ＦＦで構成されている。
装置の構成の一例を説明する。本実施の形態の半導体装
置は、たとえばＡＳＩＣ、マイクロプロセッサ、または
その他のカスタムＬＳＩとされ、マクロセル１と、この
マクロセル１の入力段、出力段にそれぞれ接続されたユ
ーザ論理２，３などからなり、特にテスト容易化回路と
して、マクロセル１の入力／出力が複数のスキャンフリ
ップフロップ回路ＦＦで構成されている。
【００１７】このＬＳＩでは、スキャンテストを行うこ
とを前提とし、ユーザ論理２，３は複数のスキャンフリ
ップフロップ回路ＦＦにより構成される。ユーザ論理
２，３とマクロセル１を分離するために、特殊な構成の
スキャンフリップフロップ回路ＦＦを挿入するが、ユー
ザ論理２，３でマクロセル１の前後にスキャンフリップ
フロップ回路ＦＦを接続していれば、特に追加する必要
はない。
とを前提とし、ユーザ論理２，３は複数のスキャンフリ
ップフロップ回路ＦＦにより構成される。ユーザ論理
２，３とマクロセル１を分離するために、特殊な構成の
スキャンフリップフロップ回路ＦＦを挿入するが、ユー
ザ論理２，３でマクロセル１の前後にスキャンフリップ
フロップ回路ＦＦを接続していれば、特に追加する必要
はない。
【００１８】スキャンフリップフロップ回路ＦＦは、マ
クロセル１の機能テストを行うためのテストパターン
と、ユーザ論理２，３のスキャンテストを行うためのテ
ストパターンとを保持するダブルラッチ形式のスキャン
フリップフロップからなり、マクロセル１の機能テスト
を行うためのテストパターンと、ユーザ論理２，３のス
キャンテストを行うためのテストパターンとを合成し
て、マクロセル１とユーザ論理２，３とを同時にテスト
することが可能となっている。
クロセル１の機能テストを行うためのテストパターン
と、ユーザ論理２，３のスキャンテストを行うためのテ
ストパターンとを保持するダブルラッチ形式のスキャン
フリップフロップからなり、マクロセル１の機能テスト
を行うためのテストパターンと、ユーザ論理２，３のス
キャンテストを行うためのテストパターンとを合成し
て、マクロセル１とユーザ論理２，３とを同時にテスト
することが可能となっている。
【００１９】このスキャンフリップフロップ回路ＦＦ
は、たとえば通常信号を対象とした回路が図２に示すよ
うに、２個の縦続接続されたスキャンフリップフロップ
ＦＦ１，ＦＦ２と、１個のセレクタＳＥＬ１などから構
成されている。スキャンフリップフロップＦＦ１は、入
力データＤＩＮ、スキャン入力データＳＩＤがそれぞれ
入力され、スキャン用のクロック信号ＣＣＫ、スキャン
クロック信号ＳＣＫ１により制御されて、スキャンフリ
ップフロップＦＦ２にデータが出力される。スキャンフ
リップフロップＦＦ２は、スキャンフリップフロップＦ
Ｆ１からのデータが入力され、スキャンクロック信号Ｓ
ＣＫ２により制御されて、スキャン出力データＳＯＤが
出力されるとともに、テストパスを経てセレクタＳＥＬ
１の一方にデータが出力される。セレクタＳＥＬ１は、
スキャンフリップフロップＦＦ２からのテストパスによ
るデータが一方に入力されるとともに、通常パスによる
直接の入力データＤＩＮが他方に入力され、テストイネ
ーブル信号ＴＥＳＴ−ＥＮにより制御されて、出力デー
タＤＯＵＴが出力される。セレクタＳＥＬ１は、テスト
イネーブル信号ＴＥＳＴ−ＥＮが“０”のときに通常パ
スを選択し、“１”のときにテストパスを選択するよう
に動作する。
は、たとえば通常信号を対象とした回路が図２に示すよ
うに、２個の縦続接続されたスキャンフリップフロップ
ＦＦ１，ＦＦ２と、１個のセレクタＳＥＬ１などから構
成されている。スキャンフリップフロップＦＦ１は、入
力データＤＩＮ、スキャン入力データＳＩＤがそれぞれ
入力され、スキャン用のクロック信号ＣＣＫ、スキャン
クロック信号ＳＣＫ１により制御されて、スキャンフリ
ップフロップＦＦ２にデータが出力される。スキャンフ
リップフロップＦＦ２は、スキャンフリップフロップＦ
Ｆ１からのデータが入力され、スキャンクロック信号Ｓ
ＣＫ２により制御されて、スキャン出力データＳＯＤが
出力されるとともに、テストパスを経てセレクタＳＥＬ
１の一方にデータが出力される。セレクタＳＥＬ１は、
スキャンフリップフロップＦＦ２からのテストパスによ
るデータが一方に入力されるとともに、通常パスによる
直接の入力データＤＩＮが他方に入力され、テストイネ
ーブル信号ＴＥＳＴ−ＥＮにより制御されて、出力デー
タＤＯＵＴが出力される。セレクタＳＥＬ１は、テスト
イネーブル信号ＴＥＳＴ−ＥＮが“０”のときに通常パ
スを選択し、“１”のときにテストパスを選択するよう
に動作する。
【００２０】すなわち、通常信号に対応する図２のよう
なスキャンフリップフロップ回路ＦＦでは、通常のパス
とテスト用のパスを切り替えるセレクタＳＥＬ１を持
ち、テストパスはダブルラッチタイプのスキャンフリッ
プフロップＦＦ１，ＦＦ２で構成される。スキャンクロ
ック信号ＳＣＫ１はスキャン入力データ端子（ＳＩＤ）
からスキャンフリップフロップＦＦ１にデータを印加す
るときに使用して、スキャンクロック信号ＳＣＫ２はス
キャンフリップフロップＦＦ１からスキャンフリップフ
ロップＦＦ２へスキャンデータを転送してスキャン出力
データ端子（ＳＯＤ）に転送データを出力するときに使
用する。これらのクロック信号ＳＣＫ１，ＳＣＫ２は、
テストデータをスキャンフリップフロップＦＦ１，ＦＦ
２に印加するときに使用する。スキャン用のクロック信
号ＣＣＫは入力データ端子（ＤＩＮ）からのデータを読
み込み、テスト結果を保持するときに使用する。
なスキャンフリップフロップ回路ＦＦでは、通常のパス
とテスト用のパスを切り替えるセレクタＳＥＬ１を持
ち、テストパスはダブルラッチタイプのスキャンフリッ
プフロップＦＦ１，ＦＦ２で構成される。スキャンクロ
ック信号ＳＣＫ１はスキャン入力データ端子（ＳＩＤ）
からスキャンフリップフロップＦＦ１にデータを印加す
るときに使用して、スキャンクロック信号ＳＣＫ２はス
キャンフリップフロップＦＦ１からスキャンフリップフ
ロップＦＦ２へスキャンデータを転送してスキャン出力
データ端子（ＳＯＤ）に転送データを出力するときに使
用する。これらのクロック信号ＳＣＫ１，ＳＣＫ２は、
テストデータをスキャンフリップフロップＦＦ１，ＦＦ
２に印加するときに使用する。スキャン用のクロック信
号ＣＣＫは入力データ端子（ＤＩＮ）からのデータを読
み込み、テスト結果を保持するときに使用する。
【００２１】また、スキャンフリップフロップ回路ＦＦ
は、たとえばクロック信号を対象とした回路が図３に示
すように、２個の縦続接続されたスキャンフリップフロ
ップＦＦ１，ＦＦ２と、１個の論理積ゲートＡＮＤ１
と、１個のセレクタＳＥＬ１などから構成されている。
前記図２との相違点は、スキャンフリップフロップＦＦ
１にスキャン用のクロック信号ＣＣＫが入力され、また
スキャンフリップフロップＦＦ２とセレクタＳＥＬ１と
の間に論理積ゲートＡＮＤ１が追加され、この論理積ゲ
ートＡＮＤ１の一方にスキャンフリップフロップＦＦ２
からのデータが入力され、他方に直接のスキャン用のク
ロック信号ＣＣＫが入力され、論理積処理して、テスト
パスを経てセレクタＳＥＬ１の一方にデータが出力され
る。以降は同様に、セレクタＳＥＬ１は、テストイネー
ブル信号ＴＥＳＴ−ＥＮが“０”のときに通常パスを選
択し、“１”のときにテストパスを選択するように動作
する。
は、たとえばクロック信号を対象とした回路が図３に示
すように、２個の縦続接続されたスキャンフリップフロ
ップＦＦ１，ＦＦ２と、１個の論理積ゲートＡＮＤ１
と、１個のセレクタＳＥＬ１などから構成されている。
前記図２との相違点は、スキャンフリップフロップＦＦ
１にスキャン用のクロック信号ＣＣＫが入力され、また
スキャンフリップフロップＦＦ２とセレクタＳＥＬ１と
の間に論理積ゲートＡＮＤ１が追加され、この論理積ゲ
ートＡＮＤ１の一方にスキャンフリップフロップＦＦ２
からのデータが入力され、他方に直接のスキャン用のク
ロック信号ＣＣＫが入力され、論理積処理して、テスト
パスを経てセレクタＳＥＬ１の一方にデータが出力され
る。以降は同様に、セレクタＳＥＬ１は、テストイネー
ブル信号ＴＥＳＴ−ＥＮが“０”のときに通常パスを選
択し、“１”のときにテストパスを選択するように動作
する。
【００２２】すなわち、クロック信号に対応した図３の
ようなスキャンフリップフロップ回路ＦＦでは、スキャ
ンフリップフロップＦＦ２の保持データを参照して、ス
キャン用のクロック信号ＣＣＫを出力データ端子（ＤＯ
ＵＴ）へ出力する。スキャンフリップフロップＦＦ２の
内容が“１”であれば、マクロセル１にクロック信号Ｃ
ＣＫを印加する。クロック信号ＣＣＫを印加する必要が
なければ、スキャンフリップフロップＦＦ２に“０”が
印加されるようにパターン生成すればよい。これによっ
て、マクロセル１のクロック制御が可能となり、複数の
クロック信号の入力を持つマクロセル１にも一律に対応
することができる。
ようなスキャンフリップフロップ回路ＦＦでは、スキャ
ンフリップフロップＦＦ２の保持データを参照して、ス
キャン用のクロック信号ＣＣＫを出力データ端子（ＤＯ
ＵＴ）へ出力する。スキャンフリップフロップＦＦ２の
内容が“１”であれば、マクロセル１にクロック信号Ｃ
ＣＫを印加する。クロック信号ＣＣＫを印加する必要が
なければ、スキャンフリップフロップＦＦ２に“０”が
印加されるようにパターン生成すればよい。これによっ
て、マクロセル１のクロック制御が可能となり、複数の
クロック信号の入力を持つマクロセル１にも一律に対応
することができる。
【００２３】次に、本実施の形態の作用について、図４
〜図６により、ユーザ論理２，３のスキャンテスト、マ
クロセル１の機能テスト、およびそれらの合成テストの
動作をそれぞれ説明する。
〜図６により、ユーザ論理２，３のスキャンテスト、マ
クロセル１の機能テスト、およびそれらの合成テストの
動作をそれぞれ説明する。
【００２４】たとえば、本実施の形態のＬＳＩにおい
て、図４は、従来方法でユーザ論理２，３のスキャンテ
ストを行うときの、テストパターンとスキャンフリップ
フロップＦＦ１，ＦＦ２との対応を示している。このと
き、マクロセル１は、印加値（ｘ）と期待値（Ｘ）を持
たない。ユーザ論理２，３に対する期待値（Ｈ／Ｌ）と
印加値（１／０）を持つだけである。
て、図４は、従来方法でユーザ論理２，３のスキャンテ
ストを行うときの、テストパターンとスキャンフリップ
フロップＦＦ１，ＦＦ２との対応を示している。このと
き、マクロセル１は、印加値（ｘ）と期待値（Ｘ）を持
たない。ユーザ論理２，３に対する期待値（Ｈ／Ｌ）と
印加値（１／０）を持つだけである。
【００２５】このユーザ論理２，３のスキャンテストで
は、ユーザ論理２，３に、入力側のスキャンフリップフ
ロップＦＦ２から任意の印加値（１／０）によるテスト
パターンを印加し、このテスト結果を出力側のフリップ
フロップＦＦ１に任意の期待値（Ｈ／Ｌ）として出力す
る。そして、それぞれの期待値を比較し、一致（１→
Ｈ，０→Ｌ）／不一致（１→Ｌ，０→Ｈ）を判定するこ
とにより、ユーザ論理２，３のスキャンテストが可能と
なる。
は、ユーザ論理２，３に、入力側のスキャンフリップフ
ロップＦＦ２から任意の印加値（１／０）によるテスト
パターンを印加し、このテスト結果を出力側のフリップ
フロップＦＦ１に任意の期待値（Ｈ／Ｌ）として出力す
る。そして、それぞれの期待値を比較し、一致（１→
Ｈ，０→Ｌ）／不一致（１→Ｌ，０→Ｈ）を判定するこ
とにより、ユーザ論理２，３のスキャンテストが可能と
なる。
【００２６】また、本実施の形態のＬＳＩにおいて、図
５は、従来方法でマクロセル１の機能テストを行うとき
の、テストパターンとスキャンフリップフロップＦＦ
１，ＦＦ２との対応を示している。このとき、前記図４
の場合とは逆にマクロセル１に対してのみ期待値と印加
値を持つ。
５は、従来方法でマクロセル１の機能テストを行うとき
の、テストパターンとスキャンフリップフロップＦＦ
１，ＦＦ２との対応を示している。このとき、前記図４
の場合とは逆にマクロセル１に対してのみ期待値と印加
値を持つ。
【００２７】このマクロセル１の機能テストでは、マク
ロセル１に、入力側のスキャンフリップフロップＦＦ２
から任意の印加値によるテストパターンを印加し、この
テスト結果を出力側のフリップフロップＦＦ１に任意の
期待値として出力する。そして、同様に、それぞれの期
待値を比較し、一致／不一致を判定することにより、マ
クロセル１の機能テストが可能となる。
ロセル１に、入力側のスキャンフリップフロップＦＦ２
から任意の印加値によるテストパターンを印加し、この
テスト結果を出力側のフリップフロップＦＦ１に任意の
期待値として出力する。そして、同様に、それぞれの期
待値を比較し、一致／不一致を判定することにより、マ
クロセル１の機能テストが可能となる。
【００２８】続いて、図６は、本実施の形態のＬＳＩに
おける、ユーザ論理２，３のスキャンテストと、マクロ
セル１の機能テストとを合成したテストを行うときの、
それぞれのテストパターンを合成したときの対応を示し
ている。前記図４、図５において、スキャンテストと機
能テストは排他的に印加値と期待値を持つため、合成す
ることができる。
おける、ユーザ論理２，３のスキャンテストと、マクロ
セル１の機能テストとを合成したテストを行うときの、
それぞれのテストパターンを合成したときの対応を示し
ている。前記図４、図５において、スキャンテストと機
能テストは排他的に印加値と期待値を持つため、合成す
ることができる。
【００２９】このユーザ論理２，３のスキャンテストと
マクロセル１の機能テストとの合成テストでは、以下の
ステップで順に行われる。
マクロセル１の機能テストとの合成テストでは、以下の
ステップで順に行われる。
【００３０】(1).ユーザ論理２，３に、このユーザ論理
２，３の入力側のスキャンフリップフロップＦＦ２から
任意の印加値によるテストパターンを印加する。
２，３の入力側のスキャンフリップフロップＦＦ２から
任意の印加値によるテストパターンを印加する。
【００３１】(2).マクロセル１に、このマクロセル１の
入力側のスキャンフリップフロップＦＦ２から任意の印
加値によるテストパターンを印加する。
入力側のスキャンフリップフロップＦＦ２から任意の印
加値によるテストパターンを印加する。
【００３２】(3).スキャン用のクロック信号ＣＣＫを印
加する。
加する。
【００３３】(4).ユーザ論理２，３の出力側のスキャン
フリップフロップＦＦ１にデータが入る。
フリップフロップＦＦ１にデータが入る。
【００３４】(5).マクロセル１の出力側のスキャンフリ
ップフロップＦＦ１にデータが入る。
ップフロップＦＦ１にデータが入る。
【００３５】(6).シフトして、ユーザ論理２，３の出力
側のスキャンフリップフロップＦＦ１、マクロセル１の
出力側のスキャンフリップフロップＦＦ１のデータをス
キャンアウトとする。
側のスキャンフリップフロップＦＦ１、マクロセル１の
出力側のスキャンフリップフロップＦＦ１のデータをス
キャンアウトとする。
【００３６】(7).マクロセル１のテスト結果を任意の期
待値として出力する。
待値として出力する。
【００３７】(8).ユーザ論理２，３のテスト結果を任意
の期待値として出力する。
の期待値として出力する。
【００３８】(9).それぞれの期待値を比較し、一致／不
一致を判定することにより、ユーザ論理２，３のスキャ
ンテストとマクロセル１の機能テストとの合成テストが
可能となる。
一致を判定することにより、ユーザ論理２，３のスキャ
ンテストとマクロセル１の機能テストとの合成テストが
可能となる。
【００３９】従って、本実施の形態のＬＳＩによれば、
テスト容易化回路として、マクロセル１の入力／出力が
スキャンフリップフロップ回路ＦＦで構成されているこ
とにより、スキャンパスからテストパターンを印加でき
るため、テスト回路のオーバヘッドが小さくなる。ま
た、マクロセル１で必要とするクロック系統をスキャン
フリップフロップ回路ＦＦのクロック信号で代用するこ
とで、クロック系のオーバヘッドを低減できる。さら
に、スキャンテストの、スキャンイン→読み込み→スキ
ャンアウトのフローと同様にマクロセル１の機能テスト
を制御できることから、機能テストパターンとスキャン
テストパターンを合成してテスト時間を短縮できる。
テスト容易化回路として、マクロセル１の入力／出力が
スキャンフリップフロップ回路ＦＦで構成されているこ
とにより、スキャンパスからテストパターンを印加でき
るため、テスト回路のオーバヘッドが小さくなる。ま
た、マクロセル１で必要とするクロック系統をスキャン
フリップフロップ回路ＦＦのクロック信号で代用するこ
とで、クロック系のオーバヘッドを低減できる。さら
に、スキャンテストの、スキャンイン→読み込み→スキ
ャンアウトのフローと同様にマクロセル１の機能テスト
を制御できることから、機能テストパターンとスキャン
テストパターンを合成してテスト時間を短縮できる。
【００４０】また、本実施の形態のＬＳＩにおいては、
検出率を向上するために、たとえば前記図２に対して図
７に示すように、通常信号対象のスキャンフリップフロ
ップ回路ＦＦを構成することも可能である。前記のテス
ト回路は入力データ端子（ＤＩＮ）から出力データ端子
（ＤＯＵＴ）の不良検出をユーザ機能テストでしか検出
できないが、図７のスキャンフリップフロップ回路ＦＦ
の構成ではスキャンテストでテストできる。すなわち、
このスキャンフリップフロップ回路ＦＦは、入力データ
端子（ＤＩＮ）とスキャンフリップフロップＦＦ１との
間にセレクタＳＥＬ２を追加し、テストイネーブル信号
ＴＥＳＴ−ＥＮ２で制御し、“０”のときに通常パステ
スト、“１”のときにテストパスをそれぞれ選択するよ
うに動作するものである。
検出率を向上するために、たとえば前記図２に対して図
７に示すように、通常信号対象のスキャンフリップフロ
ップ回路ＦＦを構成することも可能である。前記のテス
ト回路は入力データ端子（ＤＩＮ）から出力データ端子
（ＤＯＵＴ）の不良検出をユーザ機能テストでしか検出
できないが、図７のスキャンフリップフロップ回路ＦＦ
の構成ではスキャンテストでテストできる。すなわち、
このスキャンフリップフロップ回路ＦＦは、入力データ
端子（ＤＩＮ）とスキャンフリップフロップＦＦ１との
間にセレクタＳＥＬ２を追加し、テストイネーブル信号
ＴＥＳＴ−ＥＮ２で制御し、“０”のときに通常パステ
スト、“１”のときにテストパスをそれぞれ選択するよ
うに動作するものである。
【００４１】さらに、たとえば前記図３に対して図８に
示すように、クロック信号をスキャンフリップフロップ
ＦＦ１のクロック信号ＣＣＫでなく、外部の専用クロッ
ク信号ＲＡＭＣＬＫから印加できるようにすることも可
能である。これは、スキャン用のクロック信号ＣＣＫで
はタイミングが合わないケースや、高精度なタイミング
を設定したいケースで有用である。専用のクロック回路
が必要であるため、テスト回路のオーバヘッドが若干増
える。また、前記のテストパターン合成を行うために
は、専用クロック信号ＲＡＭＣＬＫをスキャンテストの
対象外になるように工夫することが必要である。これ
は、テスト生成ツールに依存する。
示すように、クロック信号をスキャンフリップフロップ
ＦＦ１のクロック信号ＣＣＫでなく、外部の専用クロッ
ク信号ＲＡＭＣＬＫから印加できるようにすることも可
能である。これは、スキャン用のクロック信号ＣＣＫで
はタイミングが合わないケースや、高精度なタイミング
を設定したいケースで有用である。専用のクロック回路
が必要であるため、テスト回路のオーバヘッドが若干増
える。また、前記のテストパターン合成を行うために
は、専用クロック信号ＲＡＭＣＬＫをスキャンテストの
対象外になるように工夫することが必要である。これ
は、テスト生成ツールに依存する。
【００４２】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００４３】たとえば、前記実施の形態のようなＬＳＩ
において、前記図２に対してセレクタＳＥＬ１を省略
し、入力データ端子（ＤＩＮ）と出力データ端子（ＤＯ
ＵＴ）との間にスキャンフリップフロップＦＦ１，ＦＦ
２のみを接続して、通常パスとテストパスとを共有して
使用する構成とすることも可能である。さらに、マクロ
セル１などの回路をバウンダリスキャンでスキャン制御
する構成とすることも可能である。
において、前記図２に対してセレクタＳＥＬ１を省略
し、入力データ端子（ＤＩＮ）と出力データ端子（ＤＯ
ＵＴ）との間にスキャンフリップフロップＦＦ１，ＦＦ
２のみを接続して、通常パスとテストパスとを共有して
使用する構成とすることも可能である。さらに、マクロ
セル１などの回路をバウンダリスキャンでスキャン制御
する構成とすることも可能である。
【００４４】また、本発明は、ＡＳＩＣ、マイクロプロ
セッサ、その他のカスタムＬＳＩに効果的であるが、さ
らにＣＡＤツール（スキャンテストと機能テストの合
成）などにも応用することができる。
セッサ、その他のカスタムＬＳＩに効果的であるが、さ
らにＣＡＤツール（スキャンテストと機能テストの合
成）などにも応用することができる。
【００４５】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４６】(1).マクロセルの周辺をスキャンフリップ
フロップ回路で構成することで、スキャンパスからパタ
ーンを印加することができるので、テスト回路のオーバ
ヘッドを低減することが可能となる。
フロップ回路で構成することで、スキャンパスからパタ
ーンを印加することができるので、テスト回路のオーバ
ヘッドを低減することが可能となる。
【００４７】(2).マクロセルで必要とするクロック系統
をスキャンフリップフロップ回路のクロック信号で代用
することができるので、クロック系のオーバヘッドを低
減することが可能となる。
をスキャンフリップフロップ回路のクロック信号で代用
することができるので、クロック系のオーバヘッドを低
減することが可能となる。
【００４８】(3).スキャンテストのフローと同様に、マ
クロセルの機能テストを制御することができるので、機
能テストパターンとスキャンテストパターンとを合成し
てテスト時間を短縮することが可能となる。
クロセルの機能テストを制御することができるので、機
能テストパターンとスキャンテストパターンとを合成し
てテスト時間を短縮することが可能となる。
【００４９】(4).前記(1) 〜(3) により、テスト容易化
回路の回路構成を簡素化することができるので、テスト
容易化回路のオーバヘッドを低減し、テスト時間を短縮
できる半導体装置を実現することが可能となる。
回路の回路構成を簡素化することができるので、テスト
容易化回路のオーバヘッドを低減し、テスト時間を短縮
できる半導体装置を実現することが可能となる。
【図１】本発明の一実施の形態である半導体装置を示す
概略機能ブロック図である。
概略機能ブロック図である。
【図２】本発明の一実施の形態の半導体装置において、
通常信号対象のスキャンフリップフロップ回路を示す機
能ブロック図である。
通常信号対象のスキャンフリップフロップ回路を示す機
能ブロック図である。
【図３】本発明の一実施の形態の半導体装置において、
クロック信号対象のスキャンフリップフロップ回路を示
す機能ブロック図である。
クロック信号対象のスキャンフリップフロップ回路を示
す機能ブロック図である。
【図４】本発明の一実施の形態の半導体装置において、
スキャンテストを説明するための概略機能ブロック図で
ある。
スキャンテストを説明するための概略機能ブロック図で
ある。
【図５】本発明の一実施の形態の半導体装置において、
機能テストを説明するための概略機能ブロック図であ
る。
機能テストを説明するための概略機能ブロック図であ
る。
【図６】本発明の一実施の形態の半導体装置において、
スキャンテストと機能テストとの合成テストを説明する
ための概略機能ブロック図である。
スキャンテストと機能テストとの合成テストを説明する
ための概略機能ブロック図である。
【図７】本発明の一実施の形態の半導体装置において、
通常信号対象の他のスキャンフリップフロップ回路を示
す機能ブロック図である。
通常信号対象の他のスキャンフリップフロップ回路を示
す機能ブロック図である。
【図８】本発明の一実施の形態の半導体装置において、
クロック信号対象の他のスキャンフリップフロップ回路
を示す機能ブロック図である。
クロック信号対象の他のスキャンフリップフロップ回路
を示す機能ブロック図である。
１ マクロセル ２，３ ユーザ論理 ＦＦ スキャンフリップフロップ回路 ＦＦ１，ＦＦ２ スキャンフリップフロップ ＳＥＬ１，ＳＥＬ２ セレクタ ＡＮＤ１ 論理積ゲート
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA00 AB01 AC10 AD05 AG01 AH03 AK16 5B048 AA20 CC02 CC18 DD05 5F038 DF04 DT03 DT06 DT07 DT16 EZ09 EZ20
Claims (6)
- 【請求項１】 マクロセルとユーザ論理とからなり、前
記マクロセルの機能テストを行うためのテストパターン
と、前記ユーザ論理のスキャンテストを行うためのテス
トパターンとを保持するダブルラッチ形式のスキャンフ
リップフロップ回路を有し、前記スキャンフリップフロ
ップ回路で前記マクロセルの入力／出力を構成し、前記
マクロセルの機能テストを行うためのテストパターン
と、前記ユーザ論理のスキャンテストを行うためのテス
トパターンとを合成して、前記マクロセルと前記ユーザ
論理とを同時にテスト可能とすることを特徴とするテス
ト容易化回路。 - 【請求項２】 請求項１記載のテスト容易化回路であっ
て、前記マクロセルの機能テストにおいて、前記スキャ
ンフリップフロップ回路のスキャンインよりデータを印
加し、スキャンアウトからデータを期待することによ
り、前記マクロセルの機能テストを前記スキャンテスト
と同じタイミングで実行することを特徴とするテスト容
易化回路。 - 【請求項３】 請求項２記載のテスト容易化回路であっ
て、前記スキャンテストによりデータ入力からデータ出
力の不良を検出することを特徴とするテスト容易化回
路。 - 【請求項４】 請求項１記載のテスト容易化回路であっ
て、前記マクロセルの機能テストのクロック信号の入力
において、前記スキャンテストのデータ読み込みのため
のクロック信号を印加することにより、前記スキャンテ
ストと同じタイミングで前記マクロセルの機能テストを
実行することを特徴とするテスト容易化回路。 - 【請求項５】 請求項４記載のテスト容易化回路であっ
て、前記マクロセルの機能テストのクロック信号を外部
から印加することを特徴とするテスト容易化回路。 - 【請求項６】 請求項１、２、３、４または５記載のテ
スト容易化回路を用いた半導体装置であって、前記テス
ト容易化回路が内部回路に付加されていることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32628899A JP2001142736A (ja) | 1999-11-17 | 1999-11-17 | テスト容易化回路およびそれを用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32628899A JP2001142736A (ja) | 1999-11-17 | 1999-11-17 | テスト容易化回路およびそれを用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001142736A true JP2001142736A (ja) | 2001-05-25 |
Family
ID=18186106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32628899A Pending JP2001142736A (ja) | 1999-11-17 | 1999-11-17 | テスト容易化回路およびそれを用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001142736A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1367404A2 (en) * | 2002-05-29 | 2003-12-03 | NEC Electronics Corporation | Scan-path flip-flop circuit for integrated circuit memory |
| US7428676B2 (en) | 2002-09-05 | 2008-09-23 | Nec Electronics Corporation | Boundary scan device |
-
1999
- 1999-11-17 JP JP32628899A patent/JP2001142736A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1367404A2 (en) * | 2002-05-29 | 2003-12-03 | NEC Electronics Corporation | Scan-path flip-flop circuit for integrated circuit memory |
| EP1367404A3 (en) * | 2002-05-29 | 2005-08-17 | NEC Electronics Corporation | Scan-path flip-flop circuit for integrated circuit memory |
| US7146549B2 (en) | 2002-05-29 | 2006-12-05 | Nec Electronics Corporation | Scan-path flip-flop circuit for integrated circuit memory |
| US7428676B2 (en) | 2002-09-05 | 2008-09-23 | Nec Electronics Corporation | Boundary scan device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |