KR20060019565A

KR20060019565A - 지연 결함 테스트 방법, 지연 결함 테스트 시스템 및 지연결함 회로 테스터에 사용되는 회로 칩

Info

Publication number: KR20060019565A
Application number: KR1020057023159A
Authority: KR
Inventors: 닐 티 빈겐; 그레고리 이 에흐만
Original assignee: 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 2003-06-03
Filing date: 2004-05-28
Publication date: 2006-03-03
Also published as: EP1634089A1; CN1798980A; WO2004106958A1; TW200508637A

Abstract

테스트 방식은 목표 회로에 클록 신호를 선택적으로 인가하는 단계를 포함한다. 일 실시예(300)에서, 적어도 하나의 클록 주기를 가진 동작 클록 신호(308)에 응답해서 데이터를 처리하는 논리 회로를 가진 목표 회로(332)가 지연 결함에 관련해서 분석된다. 동작 클록(308)의 적어도 한번의 클록 주기 동안 발생하는 몇번의 클록 상태 전이를 가진 고속 테스트 클록(309)을 사용해서 논리 회로가 클로킹되는 동안, 테스트 신호가 논리 회로에 인가된다. 논리 회로로부터의 출력이 그 상태에 대해서 분석된다(예컨대, 회로의 지연에 의해 나타나는). 지연 결함은 논리 회로의 출력 상태의 차이로서 검출된다. 이러한 방식을 사용해서, 더 높은 속도로 회로의 선택된 부분을 선택적으로 클로킹시키면서도, 정상 속도(예컨대, 저속)로 동작하는 종래의 테스터(340)를 사용해서, 그 안의 속도 관련 결함을 검출한다.

Description

지연 결함 테스트 방법, 지연 결함 테스트 시스템 및 지연 결함 회로 테스터에 사용되는 회로 칩{DELAY-FAULT TESTING METHOD, RELATED SYSTEM AND CIRCUIT}

본 발명은 전기 회로 테스트에 관한 것이고, 더 상세하게는 타이밍 신호를 구비한 테스트 신호를 포함하는 회로 테스트 방법 및 장치에 관한 것이다.

전자 산업은 더 작은 면적에 고기능 장치를 구현하기 위해서 반도체 기술의 발전에 항상 의존하고 있다. 많은 응용 분야에서, 고기능 장치를 구현하기 위해서는 많은 수의 전자 장치를 하나의 실리콘 웨이퍼에 집적시켜야 한다. 주어진 실리콘 웨이퍼 면적당 전자 장치의 수가 증가함에 따라서, 제조 및 테스트 처리는 더 복잡해진다.

일단 전자 회로 장치가 제조되고 나면, 이들이 의도한 설계 및 구현 사양에 맞게 정상적으로 동작하는지 확인하기 위해서, 많은 다양한 기술이 전자 회로 장치에 사용되었다. 그러나, 고기능 장치의 요구를 만족시키기 위해서 회로의 동작 속도가 증가하면, 높은 동작 속도로 인해서 결합 및 다른 오류가 발생한다. 이에 대해서, 많은 회로는 회로의 동작 속도가 증가함에 따라 더 높은 속도에서 나타나는 의심스러운 결함들을 보인다.

속도에 민감한 오류를 나타내는 회로 영역이 고속으로 동작함에 따라 드러나는 이러한 오류 중 하나가 저항성 전기 접속이다. 저항성 전기 접속은 수율, 성능 및 신뢰도 면에서 회로 제조에서 중요한 문제이며, 이 문제는 상호접속 레벨의 수 및 동작 주파수가 증가함에 따라서 그 중요도가 증가할 것이다. 이러한 저항성 접속은 다른 회로 부분보다 더 늦게 반응할 것이고, 그 결과 입력 신호에 대한 이 회로 영역의 반응은 지연될 것이다(예컨대, 지연 결함). 이러한 지연으로 인해서 예컨대 부정확한 데이터가 제공될 수 있으며, 스위칭 지연이나 다른 문제를 유발할 수 있다. 그러나, 이러한 지연 결함을 분석하기 위해서는, 회로가 비교적 높은 주파수에서 동작(클로킹)되어야 한다. 이들 결함 상호접속부를 검출하는 성능이 IC 오류를 진단해서 정확한 액션을 구현하는 데 매우 유용할 수 있지만, 이러한 검출을 위해서는 종종 높은 주파수 동작이 요구되고, 이는 기능적인 결함을 유발한다.

종래, 결함을 유발시키는 방식으로 테스트 벡터를 사용해서 회로를 동작시킴으로써 지연형 결함을 검출하려는 시도가 있었다. 그러나, 이러한 전기 테스팅을 수행하기 위해서는 전형적으로 테스트 벡터(테스트 클록(TCK))를 적용하는 동안 사용되는 클록이 지연 결함이 나타나는 속도까지 증가되어야 하는 것이 전형적이다. 이러한 방식은 전형적으로 예컨대, 승산기와 같이 고속 테스트 클록 또는 다른 방식을 사용하는 테스터를 요구한다. 그러나 이러한 방식은 종래의 테스터가 고속으로 동작하지 않는다는 점, 고속 테스트 클록을 사용하는 테스터는 전형적으로 고가이며 모든 테스트가 고속으로 수행되어야 한다는 점 및 테스트 클록의 승산기에 인 가되는 주파수에서 승산기가 제한된다는 점에서 한계가 있다.

이러한 문제는 다양한 응용분야의 설계 및 테스팅의 해결 과제를 유발한다.

다양한 본 발명의 측면은 메모리 회로 및 다른 회로를 포함하는 회로와 같은 많은 회로의 테스트 방식을 포함하고 있다. 본 발명은 많은 구현예 및 애플리케이션으로 예시되어 있으며, 그 중 일부가 아래에 개시된다.

본 발명의 예시적인 실시예에 따라서, 회로는 목표 회로를 클로킹하기 위해서 선택적으로 구현되는, 비교적 저속인 동작 클록과 고속인 테스트 클록을 가지는 방식을 사용해서 회로가 테스트된다. 테스트 신호 입력이 목표 회로에 제공되는 동안, 고속 테스트 클록이 테스트 신호 생성기로부터의 입력 및 동작 클록을 사용해서 논리 회로를 동작시키거나 클로킹한다. 목표 회로로부터의 출력이 검출되고, 출력의 지연(예컨대 예상한 출력에 비해서)이 지연 결함으로서 검출된다. 이러한 방식에서, 종래의 테스터의 동작 클록과는 별개로 제어가능한 고속 클록으로 회로를 클로킹하면서 회로를 분석하는 데 종래의 테스터가 사용된다.

본 발명의 더 특정한 실시예에서, 제어 신호를 가진 회로 테스터는 테스트 클록 신호를 사용해서 목표 회로 내의 논리 회로를 시험하는 동시에, 동작 클록을 사용해서 테스트 모드로 목표 회로를 시험하는 데 사용된다. 동작 클록 신호는 적어도 하나의 클록 사이클을 갖고 있으며, 테스트 클록 신호는 적어도 하나의 클록 사이클 내에서 발생하는 적어도 4번의 클록 상태 전이를 갖고 있다. 일 구현예에서, 동작 클록이 어떤 주파수를 가지면, 테스트 클록 신호는 이 동작 클록 주파수보다 적어도 2배 빠른 주파수를 갖는다. 테스트 클록 신호에 응답해서, 논리 회로는 목표 회로에서의 지연 결함을 검출하기 위해서 회로 테스터에 의해 수신되고 처리된 출력을 생성한다.

또 다른 실시예에서, 회로 장치는 회부 회로 테스터와 관련해서 프로그래밍될 수 있고, 동작할 수 있는 온보드 고속 클록 회로를 포함한다. 고속 클록 회로는 고속 클록으로부터의 고속 클록 신호 및 외부 회로 테스터로부터의 테스트 신호를 선택적으로 사용해서, 캡쳐 모드 동안 고속 클록 신호를 회로 장치의 논리 회로에 선택적으로 인가한다. 비캡쳐 모드 동안, 고속 클록 회로는 동작 고속 클록 신호를 외부 회로 테스터로부터 전달한다. 일례로, 고속 클록 회로는 캡쳐 모드 개시시에는 지연 시퀀스를 수행하고, 지연 시퀀스가 개시된 이후 캡쳐 사이클 도중에는 고속 신호 클록 신호로 논리 회로를 클로킹한다. 고속 클록 회로는 캡쳐 사이클 종료 이전에 고속 클록 신호가 인가되는 것을 차단한다.

이러한 본 발명의 개요는 본 발명의 각각의 혹은 모든 구현예를 나타내는 것은 아니다. 이러한 본 발명의 개요는 본 발명의 각각의 예시된 실시예 또는 모든 구현예를 나타내는 것은 아니다. 이어지는 도면 및 상세한 설명은 이들 실시예를 더 상세하게 예시하는 것이다.

본 발명은 첨부된 도면을 참조하면서 본 발명의 다양한 실시예의 상세한 설명을 고려하면서 더 완전하게 이해될 것이다.

도 1은 본 발명의 일 실시예에 따른 전기 회로를 테스트하는 흐름도,

도 2a는 본 발명의 다른 실시예에 따른 위상 로크 루프(PLL)와 신호 동기화를 포함하는 회로 테스트 방식을 도시하는 도면,

도 2b는 본 발명의 다른 실시예에 따른 지연-결함 테스트를 포함하는 회로 테스트 방식을 도시하는 도면,

도 3은 본 발명의 다른 실시예에 따른 지연-결함 테스트의 클록 신호 전송을 포함하는 회로 테스트의 회로 장치를 도시하는 도면.

본 발명이 다양한 수정 및 다른 형태로 수정될 수는 있으며, 그 세부 사항이 도면에 예로서 도시되어 있고, 상세하게 설명될 것이다. 그러나, 설명되는 특정 실시예로 본 발명을 한정하도록 의도되는 것이 아니라는 것을 이해할 것이다. 오히려, 본 발명은 그 범주 내에 드는 모든 수정, 동등물 및 대안을 커버하도록 의도되었다.

본 발명은 테스트를 포함하거나 테스트로부터의 이점을 취하는 다양한 회로 및 방식, 상세하게는 타이밍 방식 및 회로를 포함하는 테스트에 적용될 수 있다. 본 발명이 반드시 이러한 응용 분야로 한정되는 것은 아니지만, 이러한 상황에서의 실시예의 설명을 통해서 본 발명의 다양한 측면이 가장 잘 이해될 것이다.

본 발명의 실시예에 따라서, 테스트 모드 동안 고속 클록 신호를 선택적으로 인가하는 고속 클록 회로를 포함하는 방식을 사용해서 전자 회로가 테스트된다. 고속 클록 회로는 예컨대, 비교적 느린 동작 클록을 가진 종래의 회로 테스터와 접속해서 구현될 수 있다. 일 구현예에서, 고속 클록 회로는 테스트되는 부분이다. 다른 구현예에서, 고속 클록 회로는 위에 설명된 바와 같이 회로 테스터 중 더 느린 동작 클록을 가진 부분이다. 또 다른 실시예에서, 고속 클록 회로는 테스트되는 전자 회로와는 다른 부분이고, 전자 회로에 테스트 신호를 인가하는 데 사용되는 회로 테스터와는 다른 부분이다. 이들 실시예 각각에서, 전자 회로로부터의 출력이 검출되고, 그 안의 타이밍 관련 변화가 사용되어서, 저항성 회로 또는 지연 결함과 같은 타이밍 타입의 상태의 존재를 검출한다. 이러한 방식에서, 회로 테스터는 전자 회로를 동작시키는 종래의 (예컨대, 저속) 모드로 동작할 수 있으며, 여기서 테스트 클록 신호에 응답해서 생성된 출력을 검출하는데 반드시 회로 테스터의 동작을 변경할 필요는 없다.

더 특정한 실시예에서, 고속 클록 회로는 회로 테스터의 캡쳐 모드 도중에 고속 클록 신호를 선택적으로 인가하기 위해서 회로 테스터로부터의 입력을 사용한다. 동작 클록 신호의 한번의 주기 동안 고속 신호 클록 회로에 의해 몇 번의 클록 상태 전이가 발생한다. 개시 입력(예컨대, 스캔 인에이블 입력)이 사용되어서 캡쳐 모드를 개시하고, 또한 캡쳐 모드가 개시된 이후에 한번 이상의 클록 상태 전이를 위해서 고속 클록 신호의 인가를 선택적으로 지연시키는 타이밍 이벤트 시퀀스를 개시한다. 이 타이밍 이벤트의 시퀀스는 캡쳐 모드가 종료하기 전에 고속 클록 신호를 디스에이블시키는 논리 회로를 사용해서 수행된다.

도 1은 본 발명의 실시예에 따른 전자 회로의 지연 오류 테스트 방식을 도시하는 흐름도이다. 블록(110)에서, 회로 테스터가 인에이블되어서 비교적 저속인 클록 신호(예컨대, 자동 테스트 패턴 생성(ATPG)을 사용하는 JTAG(Joint Test Access Group)용 클록 신호)를 생성한다. 블록(120)에서, 빠른 클록 신호가 생성된다(예컨대, 전자 회로의 클록 생성 회로를 사용해서). 블록(130)에서 테스트 스캔이 인에이블되어서 비교적 저속인 클록 신호를 사용해서 전자 회로를 테스트한다. 블록(140)에서 전자 회로로 빠른 클록의 구현을 지연시키는 지연 시퀀스가 개시되고(예컨대, 캡쳐 모드), 선택된 시간 동안 유지된다. 지연 이후에, 블록(150)에서 목표 회로를 클로킹하기 위해서 짧은 시간 동안(예컨대, 몇번의 클록 상태 전이) 빠른 클록이 인가되고, 빠른 클록은 블록(160)에서 디스에이블된다. 빠른 클록에 의해 동작됨에 따라서 나오는 목표 회로로부터의 출력이 블록(170)에서 수신되고, 이는 예컨대 블록(160)에서의 빠른 클록 신호의 디스에이블 동안 적어도 부분적으로 검출될 수 있다. 이 출력은 블록(180)에서 지연 오류에 대해서 평가된다. 추가 지연이 없다면(예컨대 블록(150)에서), 이 신호는 오류를 나타내지 않은 것으로 검출된다. 그러나, 출력 신호에 추가 지연이 있으면(블록(150) 동안), 지연은 저항 접속을 가진 회로와 같은, 오류 회로를 나타내는 것으로 검출된다. 지연 오류를 검출하기 위해서 빠른 클록이 구현된 이후에, 예컨대 새로운 테스트 벡터의 시프팅 및 블록(110)에서의 시퀀스 개시를 재시작하기 위해서 클록 인가가 반복될 수 있다.

위에 설명된 방식은 지연된 신호를 검출하기 위한 다양한 방법을 사용해서 구현될 수 있다. 이러한 방법 중 하나는 위상 로크 루프(PLL)를 사용해서 도 1의 블록에서 생성된 클록 신호와 같은 출력 신호의 캡쳐 클록을 생성하는 것을 포함한다. PLL은 목표 회로 상의 회로를 사용해서 예컨대 시스템 주파수를 생성함으로써 구현된다. 예컨대, 분석되는 목표 회로의 출력은 입력 클록 신호에 대해서 분석되어서(예컨대, 입력 클록 신호의 클록 상태 전이에 대해서 "로크됨"에 따라), 출력에서의 예상하지 못한 변화가 지연된 응답을 검출하는 데 사용될 수 있다.

도 2a는 본 발명의 실시예와 관련되어 구현되는 다른 로킹 방식을 예시하는 도면으로, 목표 회로를 동작시키는 빠른 클록이 목표 회로에서 생성된다(예컨대, 온칩 클록). 도 2a에 3모드 지연 결함 테스트 과정에 관한 것으로, 도시된 방식은 위에 설명된 도 1에 도시된 방식 및 도 2b와 관련해서 이하 설명되는 방식과 관련해서 구현될 수 있다. 회로 테스터의 다른 테스터 상태로는 초기화 상태(200), 시프트 상태(210)(제 1 시프트 벡터가 인가되는 상태), 캡쳐 상태(215)(고속 클록이 인가되는 상태) 및 출력 상태(220)(제 1 시프트 벡터가 시프트 아웃되고, 제 2 시프트 벡터가 인가되는 상태)가 있다. 도시된 두 신호(230, 240)는 각각 테스트 클록 블록(TCB) 회로 신호 및 위상 로크 루프(PLL) 신호이다. TCB 신호(230)의 경우에, TCB는 지연 결함 인에이블(DFE) 테스트에서 목표 회로를 분석하기 위해서 구현된다. PLL 신호(240)는 TCB 신호(230)의 상승 상태 전이(로우-하이) 이후의 입력 클록을 가지고 로크하거나 동기화하기 시작한다. 선(235)은 캡쳐 상태(215) 이전에 로크되는, PLL의 로킹의 시작과 끝 사이의 지연을 나타낸다. PLL로부터의 출력 클록은 테스트되는 회로로부터의 출력의 캡쳐 상태(215)에서 사용되어서, 캡쳐된 출력 신호는 일정 기준(로크 상태)에 대해 분석되고, 그 타이밍의 변화가 쉽게 검출된다.

도 2b는 본 발명의 다른 실시예에 따라서, 비교적 저속 클록을 사용해서 목표 회로를 테스트하는 동안, 고주파 클록으로 목표 회로를 클로킹하는 방식을 도시하고 있다. 예컨대, 도 3의 목표 회로(332)와 같은 목표 회로를 동작시키는 도 3에 도시된 회로 테스터(340)와 같은 테스터와 함께 JTAG 테스트 신호를 사용하는, 제 1 시프트 모드(250), 캡쳐 모드(260) 및 제 2 시프트 모드(270)와 같은 3개의 테스트 모드가 도시되어 있다. 도 2b에 도시된 신호는 목표 회로를 동작시키는 테스트 클록 신호(TCK:280), 스캔 사이클을 개시시키는 스캔 인에이블 신호(SE:282), 고주파 클록 입력 신호(CLKI:284) 및 출력 클록 신호(CLKO:286)를 포함한다. CLKI(284)는 예컨대, 도 2a와 관련해서 설명된 바와 같이 목표 회로와는 별개의 소스 혹은 목표 회로 상의 PLL 회로로부터 나올 수 있다. 이들 신호는 도시된 시간 동안 인가된다(예컨대, 가로 방향으로는 시간이, 신호의 세로 방향으로는 전압이 도시됨). CLKO(286)는 TCK(280), SE(282) 및 CLKI(284) 중 하나 이상의 함수로서 구현되며, 목표 회로를 동작시키기(클로킹하기) 위해서 인가된다. 시프트 모드(250) 동안, CLKO(286)는 캡쳐 모드(260)가 개시될 때까지 TCK(280)에 대응하는 신호를 출력한다. 일 구현예에서, 도 2a와 관련해서 설명된 바와 같이 PLL이 로크되었는지 확인하기 위해서, 캡쳐 모드(260)에 들어가기 전에 확인 체크가 수행된다.

캡쳐 모드(260)가 시작할 때, CLKI(284)의 약 3번의 클록 상태 전이 동안 짧은 캡쳐 지연이 수행되고, CLKO(286)는 CLKI의 4번의 클록 상태 변화까지 유지된 다. 짧은 캡쳐 지연 이후에, CLKI가 약 2사이클 동안 인가되고(4번의 클록 상태 변화 전이를 포함해서), 시점(287)에서 하이-로우 전이가 개시되되, 이러한 2번의 클록 전이가 각각 상태 기간(290)으로 표시된 시간(T)을 갖는다. CLKI(284)의 클록 상태 변화 전이가 완료된 이후에, CLKO(286)는 남은 캡쳐 모드(260) 동안 하이("1") 상태로 유지된다.

캡쳐 모드(260)가 완료된 이후에, SE(282)는 디스에이블되고(하이가 됨) 제 2 시프트 모드(270)로 들어가서, CLKO(286)는 TCK(280)에 대응하는 신호를 출력한다. (시점(287)에서 클록 상태 전이가 시작하는 동안) CLKI(286)로 클로킹되는 목표 회로의 함수인 목표 회로로부터의 출력의 지연 특성이 검출된다. 목표 회로로부터의 출력이 예컨대 위에 설명된 PLL 방식과 비교해서 지연을 나타내면, 목표 회로에서 저항 및/또는 지연 타입 결합이 검출된다.

도면과 관련해서 위에 설명된 방식은 다양한 회로 장치 및 방식을 사용해서 구현될 수 있다. 도 3은 본 발명의 다른 실시예에 따른 이러한 장치 중 하나(300)를 도시하고 있다. 이하의 표 1은 도 3과 관련해서 구현될 수 있는 다양한 신호 및 요소를 나타내고 있다.

스캔 테스트 모드(STM:302), 스캔 인에이블(SE:304), 지연 결함 인에이블(DFE:306), 테스트 클록(TCK:308) 및 빠른 클록(CLKI:309)을 포함하는 입력을 가진 회로(300)가 도시되어 있다. 회로(300)로부터의 출력은 CLKO(330)이고, 이는 목표 회로(332)를 동작(클로킹)하는 데 사용된다. JTAG 테스터와 같은 회로 테스터(340)가 목표 회로(332)로의 동작 입력은 물론 STM(302), SE(304), DFE(306) 및 TCK(308)를 제공하는 데 사용된다. 목표 회로(332)의 출력은 회로 테스터(340)에 의해 검출되고, 목표 회로의 지연 결함을 검출하는 데 사용된다. 회로(300)는 예컨대 표 2와 관련해서 이하 설명되는 바와 같은 4개의 동작 모드를 지원한다.

회로(300)는 5개의 플립 플롭 회로(310, 312, 314, 316, 318)를 포함하되, 플립 플롭(310)은 TCK(308)에 의해 클로킹되고, 플립 플롭(312, 314, 316, 318)은 CLKI(309)에 의해 클로킹된다. 지연 결합 스캔 테스트 동안 의도되는 대로 수행되도록(즉, 이하 설명되는 바와 같이) 이들 플립 플롭 회로는 각각 스캔되지 않는다. 회로(300)는 이 예에서는 2-1 멀티플렉서(322, 324, 326)의 형태로 표시된 논리 회로를 포함하며, 이 논리 회로는 입력 신호 DFE(306), SE(304) 및 STM(302) 각각의 설정에 따라서 CLKO(330)로 전송할 신호를 선택한다. 예컨대, 멀티플렉서(322)는 DFE(306)가 "1"이 아니면 TCK(308)를 전송하고, 여기서 NAND 게이트(320)로부터의 출력이 전송된다. 멀티플렉서(324)는 SE가 "1"이면 TCK(308)을 전송하고, SE가 "0"이면(예컨대, 도 2b에 도시된 캡쳐 모드 동안) 멀티플렉서(322)로부터의 출력을 전송한다. 멀티플렉서(326)는 스캔 테스트 모드일 때(STM이 "1"일 때) 멀티플렉서(324)로부터의 출력을 전송하고, 스캔 테스트 모드가 아닐 때(STM이 "0"일 때) CLKI(309)을 전송한다. 요컨대, 플립-플롭 회로(310-318) 및 NAND 게이트(320)는 SE(304), TCK(308) 및 CLKI(309)와 관련해서 2펄스, 리턴-투-원 출력을 생성한다. STM(302)가 인에이블되고(하이), SE(304)가 로우이고, DFE(306)가 인에이블되면(하이), NAND 게이트(320)로부터의 2펄스, 리턴-투-원 출력이 CLKO(330) 및 목표 회로(332)로 전송된다.

캡쳐 모드 이전에(예컨대, 시프트 모드 동안), 그리고 예컨대 시프트 모드 동안과 같이 SE(304)가 하이일 때, 논리 "0"이 플립 플롭(310)에 제공된다(SE(304)sms "1"에서 "0"으로 반전된다). 이 0은 플립 플롭(310, 312, 314, 316, 318)을 통해서 클로킹되어서 플립-플롭(318)으로부터는 "1"(반전됨)로, 그리고 노드(315)로부터는 "0"으로 NAND 게이트(320)로 제공된다. NAND 게이트(320)는 CLKI(309)도 수신하고, 이는 클록 상태를 "1"과 "0" 사이에서 전이시킨다. NAND 게이트(320)가 모두 "1"이 아니기 때문에, 도 2b에서 예컨대, 캡쳐 모드(260)의 제 1 부분 동안 도시된 바와 같이 선택기 회로(322)로 제공된 출력은 "1"이다.

예컨대 도 2b의 SE(282) 및 캡쳐 모드(260)와 관련해서 도시된 바와 같이 SE(304)가 로우("0")로 되면, 논리 "1"이 플립 플롭(310)에 제공된다(SE(304)는 "0"에서 "1"로 반전된다). 또한 SE(304)가 로우로 된 것에 반응해서, 멀티플렉서(322)로부터의 출력이 멀티플렉서(324)에서 선택되어서 멀티플렉서(326)로 전송된다. 플립-플롭(310)이 TCK(308)를 사용해서 클로킹되면, 플립-플롭(312)에 "1"이 제공되고, 이는 CLKI(309)에 의해 클로킹된다. CLKI(309)의 클록 상태 전이 이후에, 플립-플롭(312)의 "1"은 플립-플롭(314)로 전송된다. CLKI(309)의 다른 클록 상태 전이 이후에, 플립-플롭(314)의 "1"이 노드(315) 및 플립-플롭(316)으로 전송되며, 노드(315), 즉 "1"이 NAND 게이트(320)의 입력단에 연결된다. 여기서 "0"이 플립 플롭(318)에 의해 제공되고("1"로 반전됨), 클록 신호(CLKI:309)가 하이("1")와 로우("0") 사이에서 스위칭된다. 여기서 플립-플롭(316, 318)을 통해서 "1"이 전송될 때 CLKI의 다음 2개의 클록 상태 전이 동안 NAND 게이트(320)의 반전된 출력은 CLKI(309)가 "1"이면 "1"이고, CLKI(309)가 "0"이면 "0"이다. 따라서, 예컨대 도 2b에 기간(290) 동안에 도시된 바와 같이 NAND 게이트(320)의 출력은 CLKI(309)을 따른다.

이후에 플립-플롭(316, 318)을 통해서 "1"이 클로킹되고, 플립 플롭(318)으로부터의 출력은 "1"이 되고, 대응하는 반전 신호 "0"이 NAND 게이트(320)에 제공된다. 이에 따라서, NAND 게이트(320)로부터의 출력은 도 2b에서 기간(290) 이후에 CLKI(284) 신호의 일부에 의해 도시된 바와 같이 1로 리턴된다. SE(304)가 "1"로 리턴된 이후에(예컨대, 도 2b에 도시된 바와 같이 캡쳐 모드(260)의 종료시에), 멀티플렉서(324)는 TCK(308)를 전송한다.

표 2는 본 발명의 더 특정된 실시예에 따른 도 3에 도시된 회로(300)를 구현하는 한가지 방식을 도시하고 있다.

도 3 및 표 2를 모두 참조하면, STM(302)가 인에이블되지 않았을 때("0"일 때), 멀티플렉서(326)(위의 표에서 "기능" 클록)는 CLK1(309)를 CLKO(330)으로 전송한다. STM(302)가 "1"이고 DFE(306)이 "0"이면, 회로 선택기(322)는 TCK(308)를 멀티플렉서(324)에 전송하고, TCK가 입력 "1" 및 "0" 모두에 있기 때문에 이는 TCK를 통과시킨다. STM(302), DFE(306), SE(304)가 모두 "1"이면, TCK(308)는 CLKO(330)으로 전송된다. STM(302) 및 DFE(306)가 "1"이고, SE(304)가 "0"이면, NAND 게이트(320)으로부터의 2펄스 리턴-투-제로 신호는 CLKO(330)으로 전송된다.

위에 설명되고, 도면에 도시된 다양한 실시예는 단지 예로서 제공된 것으로 본 발명을 한정하는 것은 아니다. 위의 설명 및 예시에 기초해서, 당업자는 여기 예시되고 설명된 실시예 및 애플리케이션에 따르지 않고, 본 발명에 다양한 수정 및 변화를 줄 수 있다. 이들 방식은 본 발명의 다양한 실시예와 관련해서 구현된다. 이러한 수정 및 변화는 이하 청구항에서 설명되는 본 발명의 사상 및 범주를 벗어나지 않는다.

Claims

목표 회로를 테스트 모드에서 시험하는 데 사용되는 제어 신호를 구비한 회로 테스터에서 사용되는 지연 결함 테스트 방법에 있어서 - 상기 목표 회로는 적어도 하나의 클록 사이클을 가진 동작 클록 신호에 응답해서 데이터를 처리하는 논리 회로를 구비함 - ,

상기 적어도 하나의 클록 사이클 내에 발생하는 적어도 4번의 클록 상태 전이를 가진 테스트 클록 신호(110, 120, 130, 140, 150, 160)를 제공하는 단계와,

상기 동작 클록 신호를 사용해서 상기 목표 회로를 시험하는 것과 상기 테스트 클록 신호를 사용해서 상기 논리 회로를 시험하는 것을 상기 회로 테스터를 이용해서 동시에 수행해서 상기 논리 회로로 하여금 출력 신호를 생성하게 하는 단계와,

상기 회로 테스터에서 상기 출력 신호(170)를 수신해서 처리해서 상기 목표 회로의 지연 결함(180)을 검출하는 단계

를 포함하는 지연 결함 테스트 방법.
제 1 항에 있어서,

상기 테스트 클록 신호 제공 단계는 상기 적어도 4번의 클록 상태 전이를 가진 빠른 클록 신호(120)를 생성하는 단계를 포함하고,

상기 테스트 클록 신호를 사용해서 상기 논리 회로를 시험하는 단계는 상기 적어도 4번의 클록 상태 전이 동안 상기 빠른 클록 신호(150)를 선택적으로 인가하는 단계를 포함하는

지연 결함 테스트 방법.
제 1 항에 있어서,

상기 제어 신호에 대한 상기 테스트 클록 신호 및 상기 동작 클록 신호에 응답해서 상기 테스트 클록 신호를 선택적으로 전송해서 상기 논리 회로를 시험하는 인터페이스 회로를 제공하는 단계를 더 포함하는

지연 결함 테스트 방법.
제 3 항에 있어서,

상기 인터페이스 회로 제공 단계는, 지연 모드 및 캡쳐 모드를 갖고 있으며 상기 지연 모드 동안에는 상기 동작 클록 신호를 상기 목표 회로로 전송하고, 상기 캡쳐 모드 동안에는 상기 테스트 클록 신호를 전송해서 상기 논리 회로를 시험하는 인터페이스 회로를 제공하는 단계를 포함하고,

상기 논리 회로를 시험해서 상기 논리 회로로 하여금 출력 신호를 생성하게 하는 단계는 상기 캡쳐 모드 동안 상기 논리 회로로 하여금 출력 신호를 생성하게 하는 단계를 포함하는

지연 결함 테스트 방법.
제 3 항에 있어서,

상기 테스트 클록 신호를 선택적으로 전송하는 단계는 상기 캡쳐 모드 개시 이후에 상기 테스트 클록 신호의 적어도 한번의 사이클 동안 상기 테스트 클록 신호의 전송을 지연시키고, 상기 캡쳐 모드 종료 이전에 상기 테스트 클록 신호의 적어도 한번의 사이클 동안 상기 테스트 클록 신호의 전송을 디스에이블시킴으로써 캡쳐 모드 동안 상기 테스트 클록 신호를 선택적으로 전송하는 단계를 포함하는

지연 결함 테스트 방법.
제 1 항에 있어서,

상기 지연 결함 검출 단계는 저항성 회로 검출 단계를 포함하는

지연 결함 테스트 방법.
제 6 항에 있어서,

상기 저항성 회로 검출 단계는 상기 목표 회로의 다른 회로보다 상기 저항성 회로의 저항이 높아서 상기 목표 회로의 다른 회로보다 더 느리게 응답하는 회로를 검출하는 단계를 포함하는

지연 결함 테스트 방법.
제 1 항에 있어서,

상기 테스트 클록 신호 제공 단계는 상기 목표 회로 내의 회로를 사용해서 상기 테스트 클록 신호를 생성하는 단계를 포함하는

지연 결함 테스트 방법.
제 1 항에 있어서,

상기 테스트 클록 신호 제공 단계는 상기 테스트 클록 신호의 주파수를 선택하도록 프로그래밍된 컴퓨터를 사용하고, 상기 프로그래밍된 컴퓨터를 가지고 상기 주파수를 선택해서 상기 선택된 주파수로 상기 논리 회로를 수행하는 단계를 포함하는

지연 결함 테스트 방법.
제 1 항에 있어서,

상기 테스트 클록 신호 제공 단계 이전에,

상기 출력 신호를 수신해서 처리하는 위상을 로킹해서 상기 출력 신호의 위상 변화를 상기 논리 회로로부터의 상기 출력 신호의 지연으로서 검출할 수 있게 하는 단계를 더 포함하는

지연 결함 테스트 방법.
목표 회로를 테스트 모드에서 시험하는 데 사용되는 제어 신호를 구비한 회로 테스터에서 사용되는 지연 결함 테스트 시스템에 있어서 - 상기 목표 회로는 적어도 하나의 클록 사이클을 가진 동작 클록 신호에 응답해서 데이터를 처리하는 논리 회로를 구비함 - ,

상기 적어도 하나의 클록 사이클 내에 발생하는 적어도 4번의 클록 상태 전이를 가진 테스트 클록 신호를 제공하는 수단과,

상기 동작 클록 신호를 사용해서 상기 목표 회로를 시험하는 것과 상기 테스트 클록 신호를 사용해서 상기 논리 회로를 시험하는 것을 상기 회로 테스터를 이용해서 동시에 수행해서 상기 논리 회로로 하여금 출력 신호를 생성하게 하는 수단과,

상기 회로 테스터에서 상기 출력 신호를 수신해서 처리해서 상기 목표 회로의 지연 결함을 검출하는 수단

을 포함하는 지연 결함 테스트 시스템.
목표 회로를 테스트 모드에서 시험하는 데 사용되는 제어 신호(302, 304 306, 308, 309)를 구비한 회로 테스터(300)에서 사용되는 지연 결함 테스트 시스템에 있어서 - 상기 목표 회로는 적어도 하나의 클록 사이클을 가진 동작 클록 신호(308)에 응답해서 데이터를 처리하는 논리 회로(310, 312, 314, 317, 320, 322, 324, 326)를 구비함 - ,

상기 적어도 하나의 클록 사이클 내에 발생하는 적어도 4번의 클록 상태 전이를 가진 테스트 클록 신호 생성기와,

상기 동작 클록 신호(308)를 사용해서 상기 목표 회로(332)를 시험하는 것과 상기 테스트 클록 신호(309)를 사용해서 상기 논리 회로를 시험하는 것을 동시에 수행해서 상기 논리 회로로 하여금 출력 신호(330)를 생성하게 하는 인터페이스 회로와,

상기 회로 테스터에서 상기 출력 신호를 수신해서 처리해서 상기 목표 회로(332)의 지연 결함을 검출하는 검출 장치

를 포함하는 지연 결함 테스트 시스템.
제 12 항에 있어서,

상기 테스트 클록 신호 생성기는 상기 목표 회로에 위치되고, 상기 논리 회로에 연결되어서 상기 논리 회로로 상기 테스트 클록 신호를 제공하는

지연 결함 테스트 시스템.
제 12 항에 있어서,

상기 테스트 클록 신호 생성기는 선택가능 주파수를 가진 테스트 클록 신호를 생성하도록 프로그래밍될 수 있는

지연 결함 테스트 시스템.
제 12 항에 있어서,

캡쳐 모드 동안 스캔 인에이블 신호를 제공하는 상기 회로 테스터를 더 포함하고,

상기 인터페이스 회로는 상기 스캔 인에이블 신호에 응답해서 상기 캡쳐 모드 동안 상기 논리 회로를 시험하는 단계에 들어가는

지연 결함 테스트 방법.
제 15 항에 있어서,

상기 회로 테스터는 지연 결함 인에이블 신호를 제공하고,

상기 인터페이스 회로는 상기 지연 결함 인에이블 신호 및 상기 스캔 인에이 블 신호에 응답해서 상기 스캔 인에이블 신호가 인에이블된 이후에 상기 테스트 클록 신호의 적어도 한번의 클록 상태 전이 동안 상기 논리 회로를 시험하기 위한 상기 테스트 클록 신호의 인가를 지연시키고, 상기 스캔 인에이블 신호가 디스에이블되기 전에 상기 테스트 클록 신호의 적어도 한번의 클록 상태 전이 동안 상기 논리 회로를 시험하기 위해 상기 테스트 클록 신호의 인가를 디스에이블시키는

지연 결함 테스트 시스템.
제 15 항에 있어서,

상기 회로 테스터는 상기 테스트 클록 신호를 사용해서 상기 논리 회로에 제어 신호를 제공하는

지연 결함 테스트 시스템.
제 12 항에 있어서,

상기 테스트 클록 신호 생성기는 상기 출력 신호의 위상을 로킹해서 상기 출력 신호의 위상 변화로서 지연을 검출하는 래칭 회로(a latching circuit)를 포함하는

지연 결함 테스트 시스템.
제 18 항에 있어서,

상기 래칭 회로는 상기 목표 회로로 테스트 벡터가 개시된 이후, 그리고 상기 인터페이스 회로가 상기 동작 클록 신호를 사용해서 상기 목표 회로를 시험하는 것과 상기 테스트 클록 신호를 사용해서 상기 논리 회로를 시험하는 것을 상기 회로 테스터를 이용해서 동시에 수행해서 상기 논리 회로로 하여금 출력 신호를 생성하게 하기 전에 상기 출력 신호의 위상을 로크하는

지연 결함 테스트 시스템.
적어도 하나의 클록 사이클을 가진 동작 클록 신호를 사용해서 목표 회로에 테스트 신호를 제공하는 지연 결함 회로 테스터에 사용되는 회로 칩에 있어서,

고속 동작 클록 속도에서 타이밍 관련 결함을 일으키기 쉬운 논리 회로를 포함하고 있으며, 상기 회로 테스터로부터의 테스트 신호에 응답해서 테스트 모드로 동작하는 목표 회로와,

상기 동작 클록의 적어도 한번의 클록 사이클 내에 발생하는 적어도 4번의 클록 상태 전이를 가진 고속 테스트 클록 신호를 선택적으로 제공하도록 프로그래밍된 테스트 클록 신호 생성기 회로와,

상기 동작 클록 신호와 상기 테스트 클록 신호 중 적어도 하나를 선택적으로 개별적으로 인가해서 상기 목표 회로를 시험하는 클록 인터페이스 회로와 - 상기 테스트 클록 신호는 캡쳐 모드 동안 선택적으로 인가되어서, 상기 목표 회로로 하여금 출력 신호의 지연을 검출하기 위해서 상기 회로 테스터에 의해 검출될 수 있는 출력 신호를 생성하게 하며, 상기 출력 신호의 지연은 상기 고속 테스트 클록 신호에 의해 시험되는 상기 목표 회로에 응답해서 발생하는 상기 목표 회로의 타이밍 관련 결함의 함수임 -

지연 결함 회로 테스터에 사용되는 회로 칩.