KR100817236B1 - Ｊｔａｇ 컨트롤러를 이용한 지연 결함 테스트 장치 및지연 결함 테스트 방법 - Google Patents

Ｊｔａｇ 컨트롤러를 이용한 지연 결함 테스트 장치 및지연 결함 테스트 방법 Download PDF

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Abstract

지연 결함 테스트를 위해 인가되는 테스트 클록(TCK)과 정상 모드 클록(CLKI)의 비율에 따라 론치 클록의 인가 시간을 프로그래밍함으로써 지연 결함 테스트의 효율성 및 신뢰성을 확보할 수 있는 JTAG 컨트롤러를 이용한 지연 결함 테스트 장치 및 지연 결함 테스트 방법을 개시한다. JTAG 컨트롤러를 이용한 지연 결함 테스트 장치는, 대상 회로에 대한 데이터의 론치(launch) 또는 캡쳐(capture)시 이용할 정상 모드 클록(CLKI)을 결정하는 JTAG 컨트롤러 및 상기 결정된 정상 모드 클록(CLKI)에 따라 생성되는 출력 클록 신호(CLKO)를 상기 대상 회로에 입력함으로써 상기 대상 회로에 대한 지연 결함 테스트가 수행되도록 하는 클록 컨트롤 블록을 포함한다.
지연 결함, 회로 테스트, 정상 모드 클록(CLKI), 테스트 클록(TCK)

Description

ＪＴＡＧ 컨트롤러를 이용한 지연 결함 테스트 장치 및 지연 결함 테스트 방법{APPARATUS AND METHOD FOR DELAY-FAULT TEST USING JTAG-CONTROLLER}
도 1은 종래의 지연 결함 테스트 장치의 동작 일례를 설명하기 위한 도면이다.
도 2는 본 발명에 따른 지연 결함 테스트 장치의 동작을 설명하기 위한 도면이다.
도 3은 본 발명에 따른 출력 클록 신호(CLKO)를 생성하는 일례를 나타내는 도면이다.
도 4는 본 발명의 일실시예에 따른 지연 결함 테스트 장치를 나타내는 구성도이다.
도 5는 본 발명의 JTAG 컨트롤러(500)에 대한 상세 구성을 도시한 도면이다.
도 6은 본 발명에 따른 인스트럭션 레지스터 및 데이터 레지스터에 기록되는 정보의 일례를 나타내는 도면이다.
도 7은 본 발명에 따른 출력 클록 신호의 생성 일례를 예시한 도면이다.
도 8은 본 발명의 지연 결함 테스트 방법을 구체적으로 도시한 작업 흐름도이다.
<도면의 주요 부분에 대한 부호의 설명
400 : 지연 결함 테스트 장치
410 : JTAG 컨트롤러
420 : 클록 컨트롤 블록
425 : FSM 블록
본 발명은 지연 결함 테스트를 위해 인가되는 테스트 클록(TCK)과 정상 모드 클록(CLKI)의 비율에 따라 론치 클록의 인가 시간을 프로그래밍함으로써 지연 결함 테스트의 효율성 및 신뢰성을 확보할 수 있는 JTAG 컨트롤러를 이용한 지연 결함 테스트 장치 및 지연 결함 테스트 방법에 관한 것이다.
반도체 공정 기술과 설계 기술이 발전되고 회로의 동작 속도가 높아져가면서 기존의 회로 고장 테스트 방법과 더불어 회로의 지연 고장 테스트의 중요성이 날로 강조되고 있다.
도 1은 종래의 지연 결함 테스트 장치의 동작 일례를 설명하기 위한 도면이다.
도 1의 ⅰ)에서는 지연 고장 테스트용 클록을 생성하는 공지된 회로를 예시하고 있다.
도 1의 ⅰ)에서, 부호 CLKI는 정상 모드(동작 모드)에서 사용되는 고속의 클록을 나타내며, 부호 TCK는 저속의 테스트 클록을 가르친다. 또한 부호 SE는 론치와 캡쳐를 위하여 클록 레벨을 "0"으로 인가하며, 데이터 시프트 동작 동안에는 클록 레벨을 "1"로 유지하여 인가하는 스캔 인에이블 신호를 지칭한다.
도 1의 ⅰ)의 회로에 의해서 데이터 론치와 캡쳐를 위하여 생성되는 클록을 도 1의 ⅱ)에 예시하고 있다.
도 1의 ⅱ)에 도시한 바와 같이, 종래의 지연 결함 테스트 장치는 데이터를 시프트하는 동안(시프트 모드)에는 저속의 테스트 클록인 TCK를 사용하고, 데이터 론치와 캡쳐를 위한 모드에서는 고속의 정상 모드 클록인 CLKI를 사용한다. 이때, 종래의 지연 결함 테스트 장치는 스캔 인에이블 신호(SE)가 "0"으로 인가하는 구간의 첫 번째 클록을 데이터를 론치하기 위하여 사용하고 바로 다음에 인가되는 클록을 데이터를 캡쳐하기 위하여 사용한다. 이에 따라, 데이터를 론치하기 위한 클록과 캡쳐하기 위한 클록 사이의 시간이, 회로가 정상 모드에서 동작하는 속도가 된다.
하지만, 종래의 지연 결함 테스트 장치에 의해서는, 만약 저속의 테스트 클록과 고속의 정상 모드 클록의 비율이 1:4 이상이 되지 않을 경우, 정상적으로 1개의 데이터 론치를 위한 클록과 1개의 데이터 캡쳐를 위한 클록을 발생시킬 수 없다는 단점이 있다.
더욱이, 테스트 장비의 성능이 향상되어감에 따라 데이터를 시프트하기 위하여 사용되는 저속의 테스트 클록 속도가 점차 빨라지고 있다. 즉, 근래에는 테스트 장비에 100MHz 또는 200MHz 이상의 테스트 클록을 제공할 수 있게 되었다. 이러한 추세에 따라 테스트시 동작해야 할 정상 모드 클록이 300MHz를 넘는 경우가 빈번히 발생할 수 있으며, 이 경우 테스트 클록과 정상 모드 클록의 비율이 1:3이 되어 데이터의 론치와 캡쳐를 위한 두 클록 펄스를 생성하는 데에 예기치 못한 문제가 발생할 우려가 있다.
또한, 테스트 환경에 따라 정상 모드의 클록 속도를 바꾸어 가면서 회로를 테스트 할 필요성이 있으며, 이로 인해 테스트 클록과 정상 모드의 비율을 유연하게 재조정할 필요가 있게 된다. 이와 같은 경우, 필요한 테스트 클록과 정상 모드의 비율은 정수 관계가 아닌 1:2.4 등의 관계를 가질 수도 있으며, 이러한 조건하에서 종래의 지연 결함 테스트 장치로는 원하는 클록을 적절하게 생성하는 것이 불가능하였다.
또한, 종래의 지연 결함 테스트 장치는 회로를 설계할 때 데이터의 론치와 캡쳐를 시작하는 신호가 인가된 후 일정하게 고정된 클록 후에 론치 클록이 인가되도록 하고 있다. 이러한 경우, 테스트 클록이나 정상 모드 클록을 바꾸어서 테스트하게 되면 설계시에 고려했던 론치와 캡쳐를 시작하는 신호와 론치 클록 사이의 타이밍을 보상하는 것이 용이하지 않다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, JTAG 컨트롤러를 사용하여 테스트 클록(TCK)과 정상 모드 클록(CLKI)의 클록 비율을 프로그램 함으로써 테스트하는 클록 주파수에 따라 론치/캡쳐 모드를 시작하는 스캔 인에이블 신호(SE)와 론치 클록 사이의 시간을 유연하게 조정할 수 있는 JTAG 컨트 롤러를 이용한 지연 결함 테스트 장치 및 지연 결함 테스트 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은, JTAG 컨트롤러의 데이터 레지스터에 원하는 값을 프로그래밍 함으로써 스캔 인에이블 신호(SE)가 '0'으로 인가된 이후 몇 번째 정상 모드 클록(CLKI)을 가지고 데이터를 론치하거나 캡쳐할지를 용이하게 결정할 수 있는 JTAG 컨트롤러를 이용한 지연 결함 테스트 장치 및 지연 결함 테스트 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 다수의 출력신호용 정상 모드 클록(CLKI) 중에서 JTAG 컨트롤러에 의해 선택되는 하나의 정상 모드 클록(CLKI) 만을 출력시킴으로써 다수 인스트럭션에 대해 프로그래밍된 특정 클록 신호를 정확하게 출력시키는 JTAG 컨트롤러를 이용한 지연 결함 테스트 장치 및 지연 결함 테스트 방법을 제공하는 것을 목적으로 한다.
상기의 목적을 이루기 위한 지연 결함 테스트 장치는, 대상 회로에 대한 데이터의 론치 또는 캡쳐시 이용할 정상 모드 클록(CLKI)을 결정하는 JTAG 컨트롤러, 및 상기 결정된 정상 모드 클록(CLKI)에 따라 생성되는 출력 클록 신호(CLKO)를 상기 대상 회로에 입력함으로써 상기 대상 회로에 대한 지연 결함 테스트가 수행되도록 하는 클록 컨트롤 블록을 포함하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 방법으로서, 지연 결함 테스트 방법은 JTAG 컨트롤러에서 대상 회로에 대한 데이터의 론치 또는 캡쳐시 이용할 정 상 모드 클록(CLKI)을 결정하는 단계, 및 클록 컨트롤 블록에서 상기 결정된 정상 모드 클록(CLKI)에 따라 생성되는 출력 클록 신호(CLKO)를 상기 대상 회로에 입력함으로써 상기 대상 회로에 대한 지연 결함 테스트가 수행되도록 하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여, 본 발명의 JTAG 컨트롤러를 이용한 지연 결함 테스트 방법 및 지연 결함 테스트 장치에 대하여 설명한다.
본 명세서에서 지속적으로 사용되는 "지연 결함"은, 회로의 동작 속도가 증가하면서 나타나는 오류의 일종으로서, 예컨대 상호 접속되는 디바이스로부터 인가되는 신호의 레벨수가 증가하거나 또는 동작 주파수가 높아짐에 따라, 회로로부터의 부정확한 데이터 출력, 각종 스위칭 동작의 지연 등을 예시할 수 있다.
이러한 회로에 대한 "지연 결함"은 고속인 정상 모드 클록(CLKI) 또는 저속인 테스트 클록(TCK)을 출력 클록 신호(CLKO)로서 대상 회로에 입력하고, 출력 클록 신호(CLKO)의 입력 이후 대상 회로로부터 출력되는 신호를 분석함으로써 검출할 수 있다. 예컨대, 본 발명의 지연 결함 테스트 장치는 대상 회로로부터 출력되는 신호가 예상된 출력 보다 지연되는 것을 확인하는 경우, 대상 회로에 지연 결함이 발생하였음을 검출할 수 있다.
즉, 본 발명의 지연 결함 테스트 장치는 스캔 인에이블 신호(SE)가 인가하는 레벨값, 즉 수행되는 테스트 모드에 따라 정상 모드 클록(CLKI) 또는 테스트 클록(TCK)을 출력 클록 신호(CLKO)로서 상이하게 출력할 수 있으며, 출력한 클록을 대상 회로에 입력함으로써 대상 회로에 대한 지연 결함 테스트를 수행할 수 있다.
예컨대, 지연 결함 테스트 장치는 스캔 인에이블 신호(SE)가 "0"으로 인가하는 론치/캡쳐 모드의 모드환경 동안, 데이터의 론치(launch)를 위한 론치 클록 및 데이터의 캡쳐(capture)를 위한 캡쳐 클록을 포함하는 고속의 정상 모드 클록(CLKI)을 출력 클록 신호(CLKO)로서 대상 회로에 입력할 수 있다. 또한, 지연 결함 테스트 장치는 스캔 인에이블 신호(SE)가 "1"로 인가하는 시프트(shift) 모드의 모드환경 동안, 인가되는 테스트 클록(TCK)을 출력 클록 신호(CLKO)로서 출력할 수도 있다.
본 발명의 지연 결함 테스트 장치는 인스트럭션(instruction) 별로 론치/캡쳐 모드 동안 출력될 특정의 정상 모드 클록(CLKI)을 JTAG 컨트롤러에 의해 프로그래밍해 두고, 테스트 환경에 따라 지정되는 인스트럭션에 의해 식별되는 n번째의 정상 모드 클록(CLKI)을 출력 클록 신호(CLKO)로서 대상 회로에 입력할 수 있다.
이에 따라, 테스트 클록(TCK)과 정상 모드 클록(CLKI)의 비율에 따라 론치 클록의 인가 시간을 유연하게 조정함으로써 지연 결함 테스트의 효율성 및 신뢰성을 확보하려는 본 발명의 목적을 충실히 달성할 수 있다.
도 2는 본 발명에 따른 지연 결함 테스트 장치의 동작을 설명하기 위한 도면이다.
본 발명의 JTAG 컨트롤러를 이용한 지연 결함 테스트 장치는 테스트 클록(TCK)을 사용하여 데이터의 시프트 동작을 수행하고 PLL(Phase Locked Loop)이나 외부에서 인가되는 정상 모드 클록(CLKI)을 이용하여 데이터의 론치와 캡쳐 동작을 수행함으로써 지연 결함 테스트에 대한 신뢰성과 정확성을 향상시키고 있다.
이에 따라, 데이터의 동작에 따라 적절하게 테스트 클록(TCK)과 정상 모드 클록(CLKI)을 스위칭하여 인가시키는 회로가 필요하다. 본 발명의 지연 결함 테스트 장치는 상기 스위칭을 위한 회로를 래치(Latch)나 플립플롭(Flip-flop)을 이용하여 구성하고 이를 내부에 포함한다.
지연 결함 테스트 장치는 지연 결함 테스트를 위한 동작 상태에 따라, 초기화 상태(INT)(200), 시프트 상태(SHIFT)(210), 론치/캡쳐 상태(220), 출력 상태(OUT)(230)로 구분되어 동작할 수 있다.
초기화 상태(200)는 지연 결함 테스트 장치가 대상 회로를 테스트하기 위해 준비 대기하는 상태를 지칭하며, 예컨대 초기화 상태(200)에서의 지연 결함 테스트 장치는 기존에 기록하고 있던 불필요한 정보들을 리셋시키는 등의 처리를 수행할 수 있다.
시프트 상태(210)는 스캔 인에이블 신호(SE)가 '1'로 인가하는 동안 출력 클록 신호(CLKO)로서 출력되는 저속의 테스트 클록(TCK)을 인가받는 상태를 의미할 수 있다.
론치/캡쳐 상태(220)는 스캔 인에이블 신호(SE)가 '0'으로 인가하는 동안 출력 클록 신호(CLKO)로서 출력되는 고속의 정상 모드 클록(CLKI)을 인가받는 상태를 지칭할 수 있다.
출력 상태(230)는 스캔 인에이블 신호(SE)의 레벨 크기에 따라 출력 클록 신호(CLKO)를 선택적으로 출력하는 상태를 의미할 수 있다. 예컨대, 출력 상태(230)에서의 지연 결함 테스트 장치는, 스캔 인에이블 신호(SE)가 '1'일 경우 인가 된 저속의 테스트 클록(TCK)을 출력하고, 반면 스캔 인에이블 신호(SE)가 '0'일 경우 인가된 고속의 정상 모드 클록(CLKI)을 선택적으로 출력할 수 있다.
테스트 클록 블록 신호(TCB)는 지연 결함 테스트에서 대상 회로를 분석하기 위해서 생성될 수 있다. 도 2에서, 테스트 클록 블록 신호(TCB)는 지연 결함 테스트 장치의 초기화 상태(200)에서 인가되며, 테스트 기간 중에 대상 회로에 대한 분석 동작이 지속적으로 수행되도록 한다.
PLL 신호는 테스트 클록 블록 신호(TCB)의 상승 상태 전이(로우-하이) 이후의 입력 클록을 이용하여, 지연 결함 테스트 장치가 로크 처리, 동기화 개시 등의 지연 결함 테스트를 수행할 수 있도록 하는 신호를 지칭할 수 있다. PLL 신호는 론치/캡쳐 상태(220) 이전에 인가되며, 지연 결함 테스트 장치는 로킹된 PLL 신호(빗금부분)를 론치/캡쳐 상태(220)에서 활용하여 대상 회로로부터 캡쳐되는 출력 신호에 대한 분석 과정이 보다 정확하게 이루어지도록 한다.
도 3은 본 발명에 따른 출력 클록 신호(CLKO)를 생성하는 일례를 나타내는 도면이다.
상술한 바와 같이, 본 발명의 지연 결함 테스트 장치는 스캔 인에이블 신호(SE)의 레벨 크기에 따라 출력할 클록 신호를 상이하게 선택하여 출력시킬 수 있다.
즉, 지연 결함 테스트 장치는 스캔 인에이블 신호(SE)가 '1'로 인가되는 시프트 모드(300)에서 출력 클록 신호(CLKO)로서 테스트 클록(TCK)을 출력시킬 수 있고, 스캔 인에이블 신호(SE)가 '0'으로 인가되는 론치/캡쳐 모드(310)에서 출력 클 록 신호(CLKO)로서 정상 모드 클록(CLKI)을 출력시킬 수 있다.
테스트 클록(TCK)은 대상 회로를 동작시켜 대상 회로로부터 데이터가 시프트되도록 하기 위한 클록 신호이다.
정상 모드 클록(CLKI)은 소정의 클록 소스 또는 PLL 회로로부터 인가되는 클록 신호로서, 대상 회로로부터 데이터를 론치하거나 캡쳐하기 위한 클록 신호이다.
도 3에 도시한 바와 같이, 지연 결함 테스트 장치는 시프트 모드(300) 동안 출력 클록 신호(CLKO)로서 테스트 클록(TCK)에 대응하는 신호를 출력한다. 이러한 테스트 클록(TCK)에 대응하여 출력 클록 신호(CLKO)를 출력시키는 지연 결함 테스트 장치의 처리는 론치/캡쳐 모드(310)의 개시 전까지 유지된다.
테스트 모드가 론치/캡쳐 모드(310)로 변경하는 경우, 지연 결함 테스트 장치는 정상 모드 클록(CLKI)에 대응하는 신호를 출력하되, 후술하는 JTAG 컨트롤러에 의해 결정되는 n번째의 정상 모드 클록(CLKI) 만이 출력되도록 한다. 즉, JTAG 컨트롤러는 테스트 클록(TCK)과 정상 모드 클록(CLKI)의 비율에 따라 론치 클록의 인가 시간을 결정할 수 있고, 지연 결함 테스트 장치는 JTAG 컨트롤러에 의해 결정되는 상기 인가 시간 이후 론치 클록 및 캡쳐 클록으로 구성되는 출력 클록 신호(CLKO)를 출력시킬 수 있다.
JTAG 컨트롤러는 다양한 테스트 환경에 따른 각 인스트럭션에 대하여 상이한 론치 클록의 인가 시간을 프로그래밍함으로써 본 발명의 지연 결함 테스트 장치에서 테스트 환경에 최적하는 클록 지연을 갖는 출력 클록 신호(CLKO)가 출력되도 록 하는 환경을 마련할 수 있다.
즉, 론치/캡쳐 모드(310)에서의 지연 결함 테스트 장치는 JTAG 컨트롤러에 의해 결정된 클록 지연 이후 특정의 정상 모드 클록(CLKI)이 출력 클록 신호(CLKO)로서 출력되도록 한다.
도 3에서 지연 결함 테스트 장치는 n이 '4'인 경우(상기 n은 론치 클록의 인가 시간과 상응됨), 스캔 인에이블 신호(SE) 인가 후 3번째 정상 모드 클록(CLKI)까지를 클록 지연시키고(출력시키지 않고), 4번째 정상 모드 클록(CLKI)을 이용하여 출력 클록 신호(CLKO)의 론치 클록을 생성하는 것을 예시하고 있다. 또한, 지연 결함 테스트 장치는 5번째 정상 모드 클록(CLKI)을 이용하여 출력 클록 신호(CLKO)의 캡쳐 클록을 생성할 수 있다.
클록 지연하는 정상 모드 클록(CLKI)의 수를 결정하는 상기 n은, 테스트 환경에 의해 지정되는 인스트럭션(즉, 테스트 클록(TCK)과 정상 모드 클록(CLKI)의 비율)에 따른 JTAG 컨트롤러에 의해 유연하게 변경될 수 있으며, 본 발명의 지연 결함 테스트 장치는 인스트럭션 별로 출력 클록 신호(CLKO)로서 이용할 최적한 n번째 정상 모드 클록(CLKI)을 대응시켜 JTAG 컨트롤러의 레지스터에 프로그래밍할 수 있다.
이에 따라, 지연 결함 테스트 장치는 소정 인스트럭션에 대해서 결정되는 n번째의 정상 모드 클록(CLKI)에 대응하는 출력 클록 신호(CLKO)를 출력시킬 수 있다.
론치/캡쳐 모드(310)가 완료된 이후 스캔 인에이블 신호(SE)의 레벨은 '1' 이 되고, 지연 결함 테스트 장치는 출력 클록 신호(CLKO)로서 테스트 클록(TCK)에 대응하는 신호를 출력한다.
도 4는 본 발명의 일실시예에 따른 지연 결함 테스트 장치를 나타내는 구성도이다.
본 발명의 지연 결함 테스트 장치(400)는 JTAG 컨트롤러(410) 및 클록 컨트롤 블록(420)을 포함하여 다양한 인스트럭션 별로 출력될 출력 클록 신호(CLKO)를 프로그래밍하고, 테스트 환경에 따라 지정되는 인스트럭션에 최적하는 출력 클록 신호(CLKO)를 출력하는 역할을 한다.
이러한 인스트럭션에 대응하는 출력 클록 신호(CLKO)를 프로그래밍하기 위해, 지연 결함 테스트 장치(400)는 인스트럭션 별로 출력 클록 신호(CLKO)로서 사용할 정상 모드 클록(CLKI)을 결정하는 JTAG 컨트롤러(410)를 포함한다. 즉, JTAG 컨트롤러(410)는 대상 회로에 대한 데이터의 론치 또는 캡쳐시 이용할 n번째의 정상 모드 클록(CLKI)을 결정하는 장치이다.
도 5는 본 발명의 JTAG 컨트롤러(500)에 대한 상세 구성을 도시한 도면이다.
우선, JTAG 컨트롤러(500)는 테스트 환경에 따라 지정되는 인스트럭션을 JTAG 포트(530)를 통해 로딩(loading)하는 인스트럭션 레지스터(520)를 포함한다. 즉, JTAG 컨트롤러(500)는 소정 테스트 동작을 위한 특정 인스트럭션을 지정받고, 인스트럭션 레지스터(520)는 지정되는 인스트럭션에 해당되는 값을 JTAG 포트(530)를 통해 로딩하는 역할을 한다.
데이터 레지스터(510)에는 인스트럭션 'a 명령'과 연관된 지정된 값 '0101'이 프로그래밍되어 저장하고 있고, 상기 인스트럭션 'a 명령'과 관련된 명령신호가 발생되는 조건을 가정한다. 이러한 조건하에서, 인스트럭션 레지스터(520)는 JTAG 포토(530)를 통해 데이터 레지스터(510)에 액세스(access)하며, 발생된 상기 명령신호의 처리를 위한 인스트럭션 'a 명령'의 지정된 값 '0101'을 JTAG 포트(530)를 통해 데이터 레지스터(510)로부터 로딩할 수 있다. 이에 따라 인스트럭션 레지스터(520)에는 인스트럭션 'a 명령' 및 상기 인스트럭션 'a 명령'에 대응하는 지정된 값 '0101'이 기록될 수 있다.
또한, JTAG 컨트롤러(500)는 인스트럭션 각각에 대해, 스캔 인에이블 신호(SE)와 론치 클록 간의 클록수에 관한 정보를 프로그래밍하여 기록하는 데이터 레지스터(510)를 포함할 수 있다. 즉, 데이터 레지스터(510)는 각 인스트럭션에 대해 론치/캡쳐 모드시 사용할 정상 모드 클록(CLKI)을 선정하여 기록하는 역할을 한다.
상술한 예의 인스트럭션 'a 명령'과 관련한 명령신호가 발생한 테스트 환경에서, 스캔 인에이블 신호(SE)와 론치 클록 간에 클록 지연되는 클록수가 한 개인 것이 최적하다고 판단되는 경우(1 클록의 클록 지연 이후 론치 클록을 인가하는 것이 최적하다고 판단되는 경우), JTAG 컨트롤러(500)는 상기 인스트럭션 'a 명령'과 연관된 지정된 값 '0101'에 대응하여 상기 클록수에 관한 정보 '1 클록'을 데이터 레지스터(510)에 로딩시킬 수 있다. 상기 스캔 인에이블 신호(SE)와 론치 클록 간에 클록 지연되는 최적의 클록수 판단은 장시간의 실험 및 연구를 수행한 본 장치 의 운영자에 의해 이루어질 수 있다. 이에 따라 데이터 레지스터(510)에는 발생된 명령신호와 관련한 인스트럭션의 지정된 값 및 상기 지정된 값에 대응하는 클록수 정보가 프로그래밍되어 기록될 수 있다.
이하, 도 6을 참조하여 JTAG 컨트롤러(500)에 포함되는 레지스터에 대해 상세히 설명한다.
도 6은 본 발명에 따른 인스트럭션 레지스터 및 데이터 레지스터에 기록되는 정보의 일례를 나타내는 도면이다.
도 6에서는 상술한 예의 인스트럭션 'a 명령'과 관련한 명령신호가 발생한 테스트 환경에서, 상기 인스트럭션 'a 명령'과 관련하여 각 레지스터에 기록되는 정보를 예시하고 있다.
인스트럭션 레지스터(520)에는 테스트 환경과 연관된 인스트럭션 및 해당 인스트럭션에 상응하는 지정된 값을 기록할 수 있다. 또한, 데이터 레지스터(510)는 상기 지정된 값에 대응하는 클록수 정보(스캔 인에이블 신호(SE) 및 론치 클록 간의 클록수)를 기록할 수 있다.
도 6에 도시한 바와 같이, 인스트럭션 'a 명령'과 관련한 명령신호가 발생하는 경우, JTAG 컨트롤러(500)는 인스트럭션 레지스터(520)에 인스트럭션 'a 명령'을 기록하고, 또한 인스트럭션 레지스터(520)가 JTAG 포토(530)을 통해 데이터 레지스터(510)에 액세스하는 과정에서 식별되는 지정된 값 '0101'을 인스트럭션 레지스터(520)에 로딩한다.
데이터 레지스터(510)에는 인스트럭션 'a 명령'과 관련하여 지정된 값 '0101'을 프로그래밍하여 저장하고 있으며, 소정의 절차에 따라 결정되는 클록수 정보 '1 클록(n=2)'가 상기 지정된 값 '0101'에 대응하여 기록되도록 한다.
이에 따라 도 6에서 JTAG 컨트롤러(500)는 인스트럭션 레지스터(520) 및 데이터 레지스터(510)를 참고하여, 상기 인스트럭션 'a 명령'과 관련한 명령신호가 발생하는 테스트 환경에서의 인스트럭션 'a 명령'에 대해, 클록수에 관한 정보를 '1 클록(n=2)'으로 식별할 수 있는 환경을 마련한다.
또한, JTAG 컨트롤러(500)는 인스트럭션 'a 명령'에 대해, 론치/캡쳐 모드에서 출력 클록 신호(CLKO)로서 이용할 정상 모드 클록을, 스캔 인에이블 신호(SE)를 기준으로 하나의 클록수가 클록 지연되는 2번째 정상 모드 클록으로 결정할 수 있다.
복수의 인스트럭션에 대해, JTAG 컨트롤러(500)는 각 인스트럭션에 대응하여 최적하게 클록 지연된 n번째의 정상 모드 클록을 결정하여 프로그래밍하여 인스트럭션 레지스터(520) 또는 데이터 레지스터(510)에 기록할 수도 있다.
더불어, JTAG 컨트롤러(500)는 연속되는 복수의 인스트럭션에 대해서 결정되도록 프로그래밍된 정상 모드 클록(CLKI)이 일정한 간격의 클록 지연을 갖도록 할 수 있다. 예컨대, JTAG 컨트롤러(500)는 상술의 인스트럭션 'a 명령'에 대응하는 스캔 인에이블 신호(SE)와 론치 클록간의 클록수 정보를 '1 클록'으로 기록할 수 있고, 연속되는 인스트럭션 'b 명령'에 대응하는 스캔 인에이블 신호(SE)와 론치 클록간의 클록수 정보를 '2 클록'으로 로딩할 수 있다.
즉, JTAG 컨트롤러(500)는 로딩된 인스트럭션과 연관하여 데이터 레지스터 (510)로부터 프로그래밍된 클록수에 관한 정보를 식별하고, 식별된 클록수에 관한 정보를 통해 출력 클록 신호(CLKO)로서 사용할 n번째의 정상 모드 클록을 정확하게 결정할 수 있다.
또한 JTAG 컨트롤러(500)는 TCK, TDI, TMS, TRST_N, TDO 등과 같은 신호를 입력받아 소정의 신호 처리를 수행하는 다른 로직 수단(Other Logics)들을 더 포함할 수 있다. 이러한 로직 수단들에 의해 JTAG 컨트롤러(500)는 후술하는 클록 컨트롤 블록(420)에서 각종 테스트 모드를 위한 클록 신호들이 적절하게 출력될 수 있도록 한다.
예컨대, JTAG 컨트롤러(500)는 스캔 테스트를 위한 클록이 클록 컨트롤 블록(420)에서부터 출력되도록 할 수 있다. 스캔 테스트는 저속의 테스트 클록(TCK) 만을 사용하는 Stuck-At 테스트 모드와 지연 고장을 위한 테스트로 구분될 수 있다. Stuck-At 테스트를 위한 클록은 항상 저속의 테스트 클록(TCK)인 TEST CLOCK이 출력 클록 신호(CLKO)로서 선택되도록 한다.
도 4를 다시 살펴보면, 본 발명의 지연 결함 테스트 장치(400)는 JTAG 컨트롤러(410)에 의해 결정되는 정상 모드 클록(CLKI)을 출력 클록 신호(CLKO)로 출력시키는 클록 컨트롤 블록(420)을 포함할 수 있다. 즉, 클록 컨트롤 블록(420)은 결정된 정상 모드 클록(CLKI)에 따라 생성되는 출력 클록 신호(CLKO)를 대상 회로에 입력시키는 역할을 한다.
출력 클록 신호(CLKO)의 출력을 위해 클록 컨트롤 블록(420)은 FSM 블록(425)을 포함할 수 있으며, 상기 FSM 블록(425)으로부터 정상 모드 클록(CLKI) 결 정과 연관하여 소정의 컨트롤 신호가 발생되도록 할 수 있다. FSM 블록(425)에 의해 발생된 컨트롤 신호는 연속적으로 인가되는 정상 모드 클록(CLKI)과 논리곱하여, JTAG 컨트롤러(410)에서 결정한 n번째의 정상 모드 클록(CLKI)만이 출력 클록 신호(CLKO)로 출력되도록 한다.
예컨대, JTAG 컨트롤러(410)에 의해 n이 '2'로 결정되는 경우, FSM 블록(425)은 상기 결정된 'n=2'와 연관된 컨트롤 신호를 발생할 수 있다. 이후, 클록 컨트롤 블록(420)은 'AND 게이트'에서 상기 발생한 컨트롤 신호와 연속적으로 인가되는 정상 모드 클록(CLKI)을 AND함으로써 상기 'n=2'와 직접적으로 관련되는 2번째의 정상 모드 클록(CLKI) 만을 식별할 수 있다. 상기 식별된 정상 모드 클록(CLKI)은 스캔 인에이블 신호(SE)의 레벨이 '0'으로 인가되는 동안, 즉 론치/캡쳐 모드 환경에서 출력 클록 신호(CLKO)로서 출력하게 된다.
또한, 클록 컨트롤 블록(420)은 컨트롤 신호를 소정의 딜레이 수단에 통과시킴으로써 식별되는 정상 모드 클록(CLKI)을 변경할 수도 있다. 즉, 클록 컨트롤 블록(420)은 딜레이 수단을 통과한 컨트롤 신호를, 복수의 AND 게이트에서 연속된 정상 모드 클록(CLKI)과 각각 AND함으로써 일정한 클록 지연을 갖는 복수의 정상 모드 클록(CLKI)을 생성할 수 있다. 생성된 복수의 정상 모드 클록(CLKI)은 예를 들어 멀티플렉서로 인가되며, JTAG 컨트롤러(410)에 의해 선택된 하나의 정상 모드 클록(CLKI)만을 출력 클록 신호(CLKO)로 출력시킬 수 있다.
이에 따라 본 발명의 지연 결함 테스트 장치(400)는 다수의 출력신호용 정상 모드 클록(CLKI) 중에서 JTAG 컨트롤러(410)에 의해 선택되는 하나의 정상 모드 클록(CLKI) 만을 출력시킬 수 있는 환경을 마련할 수 있다.
도 7은 본 발명에 따른 출력 클록 신호의 생성 일례를 예시한 도면이다.
도 7에서는 도 4에 도시한 지연 결함 테스트 장치(400)로부터 출력되는 출력 클록 신호(CLKO)를 예시하고 있다.
우선, 클록 컨트롤 블록(420)으로는 스캔 인에이블 신호(SE), 정상 모드 클록(CLKI), 테스트 클록(TCK), 스캔 테스트, AT_SPEED 등이 입력신호로서 인가될 수 있다. 또한, 클록 컨트롤 블록(420)은 출력신호로 출력된 출력 클록 신호(CLKO)를 대상 회로에 입력하고, 대상 회로로부터의 출력을 분석함으로써 대상 회로의 지연 결함을 검출할 수 있다.
클록 컨트롤 블록(420)은 복수의 AND 게이트(도 4에서는 4개의 AND 게이트 예시)를 포함하고, AND 게이트 각각으로 컨트롤 신호 및 연속적인 정상 모드 클록(CLKI)을 인가한다. 상술한 바와 같이, FSM 블록(425)의 컨트롤 신호는 JTAG 컨트롤러(410)에 의해 결정된 n번째 정상 모드 클록(CLKI)에 관한 정보가 포함되어, 각 AND 게이트에서 n번째의 정상 모드 클록(CLKI)이 출력되도록 한다.
또한, 도 7에서는 FSM 블록(425)에서 발생한 컨트롤 신호를, 딜레이 수단을 경유하여 각 AND 게이트로 인가되도록 함으로써 일정한 간격의 클록 지연을 갖는 복수의 정상 모드 클록(CLKI)이 생성되는 것을 예시하고 있다.
AND 게이트 1에서부터 4까지 출력되는 출력 클록 신호(CLKO)를 도 7에 도시한다.
도 7에 도시한 바와 같이, 지연 결함 테스트 장치(400)는 스캔 인에이블 신 호(SE)의 레벨이 '0'으로 인가되는 동안, 특정 위치의 n번째 정상 모드 클록(CLKI) 만을 출력 클록 신호(CLKO)로서 출력시키게 된다.
AND 게이트 1에는 상기 n에 관한 정보가 '2'로 기록되는 컨트롤 신호가 인가되며, AND 게이트 1에 의해 생성되는 출력 클록 신호(CLKO)는 스캔 인에이블 신호(SE)를 기준으로 2번째 및 3번째 정상 모드 클록(CLKI)을 출력 클록 신호(CLKO)로 출력할 수 있다. 이때, 2번째 정상 모드 클록(CLKI)은 론치 클록으로 동작되며, 3번째 정상 모드 클록(CLKI)은 캡쳐 클록으로 동작될 수 있다.
AND 게이트 2에는 딜레이 수단에 의해 1 콜록의 클록 지연이 발생한 컨트롤 신호가 인가될 수 있다. 이에 따라 AND 게이트 2에 의해 출력되는 출력 클록 신호(CLKO)는 스캔 인에이블 신호(SE)를 기준으로 3번째 및 4번째 정상 모드 클록(CLKI)을 출력 클록 신호(CLKO)로 출력할 수 있다. 즉, 상기 AND 게이트 2에 의해 출력되는 출력 클록 신호(CLKO)와 상기 AND 게이트 1에 의해 출력되는 출력 클록 신호(CLKO)와는 1개의 클록수 만큼의 클록 지연을 갖는다. 이때, 3번째 정상 모드 클록(CLKI)은 론치 클록으로 동작되며, 4번째 정상 모드 클록(CLKI)은 캡쳐 클록으로 동작될 수 있다.
AND 게이트 3에는 딜레이 수단에 의해 2 콜록의 클록 지연이 발생한 컨트롤 신호가 인가될 수 있다. 이에 따라 AND 게이트 3에 의해 출력되는 출력 클록 신호(CLKO)는 스캔 인에이블 신호(SE)를 기준으로 4번째 및 5번째 정상 모드 클록(CLKI)을 출력 클록 신호(CLKO)로 출력할 수 있다. 즉, 상기 AND 게이트 3에 의해 출력되는 출력 클록 신호(CLKO)와 상기 AND 게이트 1에 의해 출력되는 출력 클록 신호(CLKO)와는 2개의 클록수 만큼의 클록 지연을 갖는다. 이때, 4번째 정상 모드 클록(CLKI)은 론치 클록으로 동작되며, 5번째 정상 모드 클록(CLKI)은 캡쳐 클록으로 동작될 수 있다.
AND 게이트 4에는 딜레이 수단에 의해 3 콜록의 클록 지연이 발생한 컨트롤 신호가 인가될 수 있다. 이에 따라 AND 게이트 4에 의해 출력되는 출력 클록 신호(CLKO)는 스캔 인에이블 신호(SE)를 기준으로 5번째 및 6번째 정상 모드 클록(CLKI)을 출력 클록 신호(CLKO)로 출력할 수 있다. 즉, 상기 AND 게이트 4에 의해 출력되는 출력 클록 신호(CLKO)와 상기 AND 게이트 1에 의해 출력되는 출력 클록 신호(CLKO)와는 3개의 클록수 만큼의 클록 지연을 갖는다. 이때, 5번째 정상 모드 클록(CLKI)은 론치 클록으로 동작되며, 6번째 정상 모드 클록(CLKI)은 캡쳐 클록으로 동작될 수 있다.
따라서, 본 발명의 지연 결함 테스트 장치(400)에 의해서는 JTAG 컨트롤러(410)의 데이터 레지스터(510)에 원하는 값을 프로그래밍 함으로써 스캔 인에이블 신호(SE)가 '0'으로 인가된 이후 몇 번째 정상 모드 클록(CLKI)을 가지고 데이터를 론치하거나 캡쳐할지를 용이하게 결정할 수 있다.
이하, 본 발명의 실시예에 따른 지연 결함 테스트 장치의 작업 흐름을 상세히 설명한다.
도 8은 본 발명의 지연 결함 테스트 방법을 구체적으로 도시한 작업 흐름도이다.
본 발명의 지연 결함 테스트 방법은 상술한 지연 결함 테스트 장치(400)에 의해 수행된다.
우선, 지연 결함 테스트 장치(400)는 지정되는 인스트럭션을 JTAG 포트(530)를 통해 인스트럭션 레지스터(520)에 로딩한다(S801). 본 단계(S801)는 테스트 환경에 따라 외부로부터 지정되어진 인스트럭션을 입력받아 인스트럭션 레지스터(520)에 기록하는 과정이다. 즉, 지연 결함 테스트 장치(400)는 JTAG 컨트롤러(410)에서 특정한 인스트럭션을 지정받고, 지정된 인스트럭션에 해당되는 값을 JTAG 포트(530)를 통해 JTAG 컨트롤러(410) 내 데이터 레지스터(510)로부터 로딩할 수 있다. 예컨대, 지연 결함 테스트 장치(400)는 인스트럭션 'a 명령'과 관련한 명령신호가 발생한 테스트 환경에서, 상기 인스트럭션 'a 명령'의 지정된 값 '0101'을 JTAG 포트(530)를 통해 인스트럭션 레지스터(520)에 로딩할 수 있다(도 6 참조).
또한, 지연 결함 테스트 장치(400)는 상기 지정되는 인스트럭션 각각에 대해, 스캔 인에이블 신호(SE)와 론치 클록 간의 클록수에 관한 정보를 데이터 레지스터(510)에 프로그래밍한다(S802). 본 단계(S802)는 인스트럭션 별로 최적하는 론치 클록의 인가 시간 정보를 대응시켜 데이터 레지스터(510)에 기록하는 과정이다. 즉, 지연 결함 테스트 장치(400)는 인스트럭션에 각각 대해 론치/캡쳐 모드에서 출력 클록 신호(CLKO)로서 이용될 n번째 정상 모드 클록(CLKI)을 선정하여 데이터 레지스터(510)에 기록한다.
상술한 예의 인스트럭션 'a 명령'과 관련한 명령신호가 발생한 테스트 환경에서, 지연 결함 테스트 장치(400)는 스캔 인에이블 신호(SE)와 론치 클록 간의 최 적한 클록수를 '1 클록(n=2)'으로 판단할 수 있으며, 상기 인스트럭션 'a 명령'의 지정된 값 '0101'에 대응하여 상기 판단된 클록수에 관한 정보 '1 클록(n=2)'을 데이터 레지스터(510)에 기록할 수 있다.
이에 따라 지연 결함 테스트 장치(400)는 인스트럭션 레지스터(520) 및 데이터 레지스터(510)를 참조하여, 인스트럭션과 스캔 인에이블 신호(SE)와 론치 클록 간의 클록수에 관한 정보를 대응시킬 수 있으며, 외부로부터 지정되는 인스트럭션에 상응하여 출력 클록 신호(CLKO)로서 사용할 n번째 정상 모드 클록(CLKI)을 정확하게 결정할 수 있는 환경을 마련할 수 있다.
상기 단계(S801) 및 단계(S802)를 통해, 지연 결함 테스트 장치(400)는 JTAG 컨트롤러(410)에서 대상 회로에 대한 데이터의 론치 또는 캡쳐시 이용할 정상 모드 클록(CLKI)을 결정한다(S803). 본 단계(S803)는 스캔 인에이블 신호(SE)의 레벨이 '0'으로 인가되는 론치/캡쳐 모드에서 출력 클록 신호(CLKO)로서 출력되는 n번째 정상 모드 클록(CLKI)을 결정하는 과정이다.
즉, 지연 결함 테스트 장치(400)는 인스트럭션 지정 또는 로딩과 연관하여 데이터 레지스터(510)로부터 프로그래밍된 클록수에 관한 정보를 식별하고, 상기 식별된 클록수에 관한 정보를 통해 n을 결정할 수 있다.
또한, 지연 결함 테스트 장치(400)는 JTAG 컨트롤러(410)에 의한 정상 모드 클록(CLKI) 결정과 연관하여 소정의 컨트롤 신호를 발생시킨다(S804). 본 단계(S804)는 JTAG 컨트롤러(410)에 의해 결정된 n번째 정상 모드 클록(CLKI)에 관한 정보를 포함하는 컨트롤 신호를 클록 컨트롤 블록(420)의 FSM 블록(425)으로부터 발생시키는 과정이다.
계속해서, 지연 결함 테스트 장치(400)는 발생된 컨트롤 신호 및 정상 모드 클록(CLKI)을 논리곱(AND)하여 스캔 인에이블 신호(SE)의 레벨이 '0'인 동안에 출력되는 출력 클록 신호(CLKO)로서의 정상 모드 클록(CLKI)을 생성한다(S805). 본 단계(S805)는 연속적으로 인가되는 정상 모드 클록(CLKI) 중에서 컨트롤 신호에 의해 특정 위치의 n번째 정상 모드 클록(CLKI)을 선별하는 과정이다.
예컨대, 상기 FSM 블록(425)에 의해 발생된 컨트롤 신호가 '2번째 정상 모드 클록(CLKI)'과 관련하는 정보를 포함하는 경우, 지연 결함 테스트 장치(400)는 컨트롤 신호와 연속적인 정상 모드 클록(CLKI)을 AND하여, 스캔 인에이블 신호(SE)가 '0'으로 인가된 이후 첫 번째로 인가되는 정상 모드 클록(CLKI)을 지연시키고 두 번째로 인가되는 정상 모드 클록(CLKI)을 출력 클록 신호(CLKO)로서 출력할 수 있다.
상기 단계(S804) 및 단계(S805)를 통해, 지연 결함 테스트 장치(400)는 클록 컨트롤 블록(420)에서 상기 결정된 정상 모드 클록(CLKI)에 따라 생성되는 출력 클록 신호(CLKO)를 대상 회로에 입력함으로써 대상 회로에 대한 지연 결함 테스트가 수행되도록 한다(S806). 본 단계(S806)는 JTAG 컨트롤러(410)에서 결정된 n번째 정상 모드 클록(CLKI)을 출력신호로서 활용하여 출력 클록 신호(CLKO)를 생성하고, 이를 대상 회로에 입력하여 테스트가 수행되도록 하는 과정이다. 출력 클록 신호(CLKO)의 생성에 있어서, 지연 결함 테스트 장치(400)는 스캔 인에이블 신호(SE)의 레벨이 '0'으로 인가하는 론치/캡쳐 모드 동안에 적어도 2개의 클록(4회 클 록 전환)이 발생하도록 한다. 출력 클록 신호로 생성되는 상기 클록은 론치를 위한 론치 클록 및 캡쳐를 위한 캡쳐 클록으로 활용될 수 있다.
따라서, 본 발명에 의하면, 론치/캡쳐 모드에서 테스트 환경에 따라 최적한 클록 지연을 갖는 n번째의 정상 모드 클록(CLKI)을 출력 클록 신호(CLKO)로서 출력할 수 있어, 대상 회로에 대한 정확한 시간 지연 테스트를 수행하는 환경을 마련할 수 있다.
다른 실시예로서, 본 발명의 지연 결함 테스트 장치(400)는 복수의 AND 게이트를 포함하고, FSM 블록(425)에 의해 발생한 컨트롤 신호를 딜레이 수단을 통과시키는 등의 소정 과정을 통해 상기 컨트롤 신호의 n에 대한 클록 지연을 수행할 수 있다. 이후, 지연 결함 테스트 장치(400)는 상기 n에 대한 정보가 상이하게 변경된 컨트롤 신호 각각을 상기 복수의 AND 게이트에 인가함으로써 일정한 클록 지연을 갖는 다수의 정상 모드 클록(CLKI)을 출력 클록 신호(CLKO)로서 생성할 수 있다. 이에 따라, 지연 결함 테스트 장치(400)는 생성된 다수의 출력 클록 신호(CLKO)를 특정 값에 대응시켜 프로그래밍함으로써 론치/캡쳐 모드에서 스캔 인에이블 신호(SE)의 인가 후 몇 번째 클록을 가지고 데이터를 론치하고 캡쳐할지를 용이하게 결정할 수 있다. 상기 생성된 복수의 출력 클록 신호(CLKO)는 멀티플렉서에 인가되고, JTAG 컨트롤러(410)의 선택 과정을 거쳐, 특정 인스트럭션에 최적하는 하나의 출력 클록 신호(CLKO)를 출력할 수 있다.
본 발명의 실시예들은 다양한 컴퓨터로 구현되는 동작을 수행하기 위한 프로그램 명령을 포함하는 컴퓨터 판독 가능 매체를 포함한다. 상기 컴퓨터 판독 가 능 매체는 프로그램 명령, 로컬 데이터 파일, 로컬 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체는 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체, CD-ROM, DVD와 같은 광기록 매체, 플롭티컬 디스크와 같은 자기-광 매체, 및 롬, 램, 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 상기 매체는 프로그램 명령, 로컬 데이터 구조 등을 지정하는 신호를 전송하는 반송파를 포함하는 광 또는 금속선, 도파관 등의 전송 매체일 수도 있다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.
지금까지 본 발명에 따른 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상의 설명에서 알 수 있는 바와 같이, 본 발명에 따르면, JTAG 컨트롤러를 사용하여 테스트 클록(TCK)과 정상 모드 클록(CLKI)의 클록 비율을 프로그램 함으로써 테스트하는 클록 주파수에 따라 론치/캡쳐 모드를 시작하는 스캔 인에이블 신호(SE)와 론치 클록 사이의 시간을 유연하게 조정할 수 있는 JTAG 컨트롤러를 이 용한 지연 결함 테스트 장치 및 지연 결함 테스트 방법을 제공할 수 있다.
또한, 본 발명에 따르면, JTAG 컨트롤러의 데이터 레지스터에 원하는 값을 프로그래밍 함으로써 스캔 인에이블 신호(SE)가 '0'으로 인가된 이후 몇 번째 정상 모드 클록(CLKI)을 가지고 데이터를 론치하거나 캡쳐할지를 용이하게 결정할 수 있는 JTAG 컨트롤러를 이용한 지연 결함 테스트 장치 및 지연 결함 테스트 방법을 제공할 수 있다.
또한, 본 발명에 따르면, 다수의 출력신호용 정상 모드 클록(CLKI) 중에서 JTAG 컨트롤러에 의해 선택되는 하나의 정상 모드 클록(CLKI) 만을 출력시킴으로써 다수 인스트럭션에 대해 프로그래밍된 특정 클록 신호를 정확하게 출력시키는 JTAG 컨트롤러를 이용한 지연 결함 테스트 장치 및 지연 결함 테스트 방법을 제공할 수 있다.

Claims (15)

  1. 지연 결함 테스트 장치에 있어서,
    인스트럭션(instruction) 별로 데이터의 론치(launch) 또는 캡쳐(capture)시 출력할 정상 모드 클록(CLKI)을 사전에 프로그래밍해두고, 대상 회로의 인스트럭션에 따라 상기 프로그래밍에 기초하여 정상 모드 클록(CLKI)을 결정하는 JTAG 컨트롤러; 및
    상기 결정된 정상 모드 클록(CLKI)에 따라 생성되는 출력 클록 신호(CLKO)를 상기 대상 회로에 입력함으로써 상기 대상 회로에 대한 지연 결함 테스트가 수행되도록 하는 클록 컨트롤 블록
    을 포함하는 것을 특징으로 하는 지연 결함 테스트 장치.
  2. 제1항에 있어서,
    상기 JTAG 컨트롤러는 론치/캡쳐 모드에서 스캔 인에이블 신호(SE)를 기준으로 n번째 정상 모드 클록(CLKI)을 결정하는 것을 특징으로 하는 지연 결함 테스트 장치.
  3. 제2항에 있어서,
    상기 론치/캡쳐 모드는 상기 스캔 인에이블 신호(SE)의 레벨이 '0'으로 인가되는 모드 환경인 것을 특징으로 하는 지연 결함 테스트 장치.
  4. 제2항에 있어서,
    상기 JTAG 컨트롤러는,
    지정되는 인스트럭션(instruction)에 대해, 상기 스캔 인에이블 신호(SE)와 론치 클록 간의 클록수에 관한 정보를 데이터 레지스터에 프로그래밍하는 것을 특징으로 하는 지연 결함 테스트 장치.
  5. 제4항에 있어서,
    상기 데이터 레지스터는 인스트럭션 각각에 대응하는 상기 스캔 인에이블 신호(SE)와 론치 클록 간의 클록수가, 소정 클록수만큼 클록 지연되도록 하는 것을 특징으로 하는 지연 결함 테스트 장치.
  6. 제4항에 있어서,
    상기 JTAG 컨트롤러는,
    상기 지정되는 인스트럭션을 JTAG 포트를 통해 로딩하는 인스트럭션 레지스터를 포함하고,
    상기 로딩된 인스트럭션과 연관하여 상기 데이터 레지스터로부터 상기 프로그래밍된 클록수에 관한 정보를 식별하고, 상기 식별된 클록수에 관한 정보를 통해 상기 n을 결정하는 것을 특징으로 하는 지연 결함 테스트 장치.
  7. 제1항에 있어서,
    상기 클록 컨트롤 블록은,
    상기 JTAG 컨트롤러에 의한 정상 모드 클록(CLKI) 결정과 연관하여 소정의 컨트롤 신호를 발생시키는 FSM(Finite State Machine) 블록을 포함하고,
    상기 발생된 컨트롤 신호 및 정상 모드 클록(CLKI)을 논리곱(AND)하여, 스캔 인에이블 신호(SE)의 레벨이 '0'인 동안에 출력되는 출력 클록 신호(CLKO)로서의 정상 모드 클록(CLKI)을 생성하는 것을 특징으로 하는 지연 결함 테스트 장치.
  8. 제7항에 있어서,
    상기 생성된 출력 클록 신호(CLKO)는 상기 론치를 위한 론치 클록 및 상기 캡쳐를 위한 캡쳐 클록을 포함하는 것을 특징으로 하는 지연 결함 테스트 장치.
  9. 지연 결함 테스트 방법에 있어서,
    JTAG 컨트롤러에서, 인스트럭션(instruction) 별로 데이터의 론치(launch) 또는 캡쳐(capture)시 출력할 정상 모드 클록(CLKI)을 사전에 프로그래밍해두고, 대상 회로의 인스트럭션에 따라 상기 프로그래밍에 기초하여 정상 모드 클록(CLKI)을 결정하는 단계; 및
    클록 컨트롤 블록에서, 상기 결정된 정상 모드 클록(CLKI)에 따라 생성되는 출력 클록 신호(CLKO)를 상기 대상 회로에 입력함으로써 상기 대상 회로에 대한 지연 결함 테스트가 수행되도록 하는 단계
    를 포함하는 것을 특징으로 하는 지연 결함 테스트 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    정상 모드 클록(CLKI)을 결정하는 상기 단계는,
    를 포함하는 것을 특징으로 하는 지연 결함 테스트 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 론치/캡쳐 모드는 상기 스캔 인에이블 신호(SE)의 레벨이 '0'으로 인가되는 모드환경인 것을 특징으로 하는 지연 결함 테스트 방법.
  12. 제10항에 있어서,
    정상 모드 클록(CLKI)을 결정하는 상기 단계는,
    지정되는 인스트럭션을 JTAG 포트를 통해 인스트럭션 레지스터에 로딩하는 단계; 및
    상기 지정되는 인스트럭션 각각에 대해, 상기 스캔 인에이블 신호(SE)와 론치 클록 간의 클록수에 관한 정보를 데이터 레지스터에 프로그래밍하는 단계
    를 더 포함하는 것을 특징으로 하는 지연 결함 테스트 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    정상 모드 클록(CLKI)을 결정하는 상기 단계는,
    상기 로딩된 인스트럭션과 연관하여 상기 데이터 레지스터로부터 상기 프로그래밍된 클록수에 관한 정보를 식별하고, 상기 식별된 클록수에 관한 정보를 통해 상기 n을 결정하는 것을 특징으로 하는 지연 결함 테스트 방법.
  14. 제9항에 있어서,
    지연 결함 테스트가 수행되도록 하는 상기 단계는,
    상기 JTAG 컨트롤러에 의한 정상 모드 클록(CLKI) 결정과 연관하여 소정의 컨트롤 신호를 발생시키는 단계; 및
    상기 발생된 컨트롤 신호 및 상기 정상 모드 클록(CLKI)을 논리곱(AND)하여 스캔 인에이블 신호(SE)의 레벨이 '0'인 동안에 출력되는 출력 클록 신호(CLKO)로서의 정상 모드 클록(CLKI)을 생성하는 단계
    를 포함하는 것을 특징으로 하는 지연 결함 테스트 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제9항 내지 제14항 중 어느 한 항의 방법을 실행시키기 위한 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체.
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* Cited by examiner, † Cited by third party
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JPH06186299A (ja) * 1992-08-27 1994-07-08 American Teleph & Telegr Co <Att> 回路の遅延障害検知方法とその装置
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