JPH08180095A - 遅延故障シミュレーション方法、及び遅延故障解析装置 - Google Patents

Abstract

(57)【要約】 【目的】 縮退故障モデルで遅延故障を模擬できる遅延
故障シミュレーション方法を提供する。 【構成】 計算機を介して模擬される回路の信号パスに
遅延セル３１，３２を挿入する。一方は立上りエッジ他
方は立下りエッジに関する遅延故障を仮定する。夫々の
遅延セルは遅延故障を仮定するための遅延量を以て信号
を伝達する遅延状態と遅延故障を生じさせずに信号を伝
達するノーマル状態とが選択端子Ｎ７，Ｎ８の論理値で
選択可能にされる。遅延状態の遅延セルの選択端子を縮
退故障ノードと仮定して縮退故障シミュレーションを行
い、該シミュレーション結果において上記仮定された縮
退故障ノードによる故障を信号パスにおける遅延故障に
置き換えて、実際のテスト結果に対応されるべき故障個
所を解析する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、遅延故障シミュレーシ
ョン、特に縮退故障モデルを扱って動作できるハードウ
ェアシミュレータを用いて半導体集積回路の遅延故障シ
ミュレーションを行うことができる技術に関する。

【０００２】

【従来の技術】半導体集積回路のテストによって不良で
あることが判定された場合、その故障個所を検出するた
めに故障シミュレーションを行うことができる。故障シ
ミュレーションでは半導体集積回路の内部論理回路に故
障を仮定してシミュレーションを行い、回路の故障情報
を故障辞書として得る。この故障情報とＬＳＩテスタ等
によって実際に得られた情報とから、回路の故障個所に
ついての候補点を得る。そして、それら候補点を電子ビ
ームテスタやレーザービームテスタなどで観測すること
によって故障個所を指摘することができる。このような
故障シミュレーションについて記載された文献の例とし
ては特開昭６２−１３７５７３号公報がある。故障シミ
ュレーションで扱う故障モデルの代表的な例としては縮
退故障を挙げることができる。縮退故障とは仮定した故
障ノードの論理値が所定論理値に固定される故障を仮定
するものである。

【０００３】

【発明が解決しようとする課題】しかしながら、そのよ
うな故障モデルでは、仮定した縮退故障が実際の故障状
況と一致しないことが往々にある。そこで、本発明者は
故障シミュレーションによる故障箇所指摘の精度を向上
させるためには縮退故障モデルと遅延故障モデルの双方
に対して故障シミュレーションを行う必要性を見出し
た。遅延故障とは、信号パスの遅延成分によって生ずる
信号の立ち上がり遅延や立ち下がり遅延に起因する故障
である。

【０００４】このとき、縮退故障モデルを用いるシミュ
レータとしてはハードウェアシミュレータが提供されて
いる。これは、模擬すべき回路を任意にマッピング可能
なハードウェアアクセラレータを備え、これにマッピン
グされた回路にテストパターンを与えて高速に縮退故障
シミュレーションを行うものであり、専らソフトウェア
によって計算機上だけで回路を模擬するソフトウェアシ
ミュレータに比べて計算機処理時間を数百倍から数千倍
高速化することができる。これに対し、遅延故障シミュ
レーションに関しては従来ソフトウェアシミュレータの
みが提供されている。

【０００５】しかしながら、半導体集積回路の集積規模
の増大に伴って、ソフトウェアシミュレータによって故
障シミュレーションを行うには膨大な計算機処理時間と
リソースを必要とすることから、遅延故障シミュレーシ
ョンがソフトウェアシミュレータに依存しなければなら
ない状態では、縮退故障と遅延故障の双方を考慮して能
率的に故障シミュレーションを行うと共に故障シミュレ
ーションによる故障箇所指摘の精度を向上させることは
できない。

【０００６】本発明の目的は、縮退故障モデルで遅延故
障を模擬できる遅延故障シミュレーション方法を提供す
ることにある。本発明の別の目的は、縮退故障と遅延故
障の双方を考慮して能率的に故障シミュレーションを行
うと共に故障シミュレーションによる故障箇所指摘の精
度を向上させることを可能にする遅延故障シミュレーシ
ョン方法、そして遅延故障解析装置を提供することにあ
る。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、計算機（１０）を介して模擬さ
れる回路の信号パスに遅延セル（３２）を挿入し、該遅
延セルは上記信号パスに遅延故障を仮定するための遅延
量を以て入力信号を出力に伝達する遅延状態（Ｎ８＝
１）と上記信号パスに遅延故障を生じさせずに入力信号
を出力に伝達するノーマル状態（Ｎ８＝０）とが選択可
能にされ、遅延状態を選択した遅延セルの選択端子（Ｎ
８）を縮退故障ノードと仮定して縮退故障シミュレーシ
ョンを行い、そのシミュレーション結果において上記仮
定された縮退故障ノードによる故障（Ｎ８＝１）を上記
信号パスにおける遅延故障に置き換えて、実際のテスト
結果に対応されるべき故障個所を解析するものである。

【００１０】信号立ち上がりと立ち下がりの双方に対し
て遅延故障を容易に仮定することを考慮した場合には、
信号パスに一対の遅延セル（３１，３２）を直列的に挿
入する。このとき、一方の遅延セル（３１）は上記信号
パスに信号立ち上がりに際しての遅延故障を仮定するた
めの遅延量を以て入力信号を出力に伝達する遅延状態
（Ｎ７＝１）と上記信号パスに上記信号立ち上がりに際
しての遅延故障を生じさせずに入力信号を出力に伝達す
るノーマル状態（Ｎ７＝０）とが選択可能にされ、他方
の遅延セル（３２）は上記信号パスに信号立ち下がりに
際しての遅延故障を仮定するための遅延量を以て入力信
号を出力に伝達する遅延状態（Ｎ８＝１）と上記信号パ
スに上記信号立ち下がりに際しての遅延故障を生じさせ
ずに入力信号を出力に伝達するノーマル状態（Ｎ８＝
０）とが選択可能にされ、何れか一方の遅延セルはノー
マル状態が選択され、他方の遅延セルは遅延状態が選択
され、遅延状態を選択した遅延セルの選択端子（Ｎ７，
Ｎ８）を縮退故障ノードと仮定して縮退故障シミュレー
ションを行い、そのシミュレーション結果において上記
仮定された縮退故障ノードによる故障を上記信号パスに
おける信号立ち上がり又は立ち下がりの遅延故障に置き
換えて、実際のテスト結果に対応されるべき故障個所を
解析する。

【００１１】信号立ち上がりと立ち下がりの双方に対し
て遅延故障を容易に仮定することを考慮した場合には、
別の遅延セル（３３）を採用できる。この遅延セル（３
３）は、信号立ち上がりに際しての遅延故障を仮定する
ための遅延量を以て入力信号を出力に伝達する第１の遅
延状態（Ｎ９＝１，Ｎ１０＝０）と、上記信号パスに信
号立ち下がりに際しての遅延故障を仮定するための遅延
量を以て入力信号を出力に伝達する第２の遅延状態と
（Ｎ９＝０，Ｎ１０＝１）、上記信号パスに上記信号立
ち上がり及び立ち下がりの何れに対しても遅延故障を生
じさせずに入力信号を出力に伝達するノーマル状態（Ｎ
９＝０，Ｎ１０＝０）とが選択可能にされ、第１又は第
２の遅延状態を選択した遅延セルの選択端子を縮退故障
ノードと仮定して縮退故障シミュレーションを行い、そ
のシミュレーション結果において上記仮定された縮退故
障ノードによる故障を上記信号パスにおける信号立ち上
がり又は立ち下がりの遅延故障に置き換えて、実際のテ
スト結果に対応されるべき故障個所を解析する。

【００１２】上記遅延セルは、計算機を介して模擬され
る回路の全ての信号パスに少なくとも１回挿入されれば
如何なる遅延故障も仮定することができるようになる。

【００１３】上述の故障シミュレーション方法を実現す
るための遅延故障解析装置は、計算機（１０）を介して
模擬される回路の信号パスに遅延セルを挿入し、該遅延
セルは上記信号パスに遅延故障を仮定するための遅延量
を以て入力信号を出力に伝達する遅延状態と上記信号パ
スに遅延故障を生じさせずに入力信号を出力に伝達する
ノーマル状態とが選択可能にされ、遅延セルにおいて遅
延状態を選択した遅延セルの選択端子を縮退故障ノード
と仮定して縮退故障シミュレーションを行うシミュレー
タ（１）と、上記シミュレータによる縮退故障シミュレ
ーションの結果と上記シミュレーションの対象とされた
実際の回路に対するテスト結果とに基づき、そのシミュ
レーション結果において上記仮定された縮退故障ノード
による故障を上記信号パスにおける遅延故障に置き換え
て、実際のテスト結果に対応されるべき故障個所を解析
する故障個所抽出手段（２）とを備えて構成される。

【００１４】シミュレータによる故障シミュレーション
の高速化を図るには、上記シミュレータにハードウェア
アクセラレータ（１１）を設けるとよい。ハードウェア
アクセラレータは多数のデータプロセッサを有し、遅延
セルを含めて模擬されるべき回路が当該回路の記述情報
にづいて上記多数のデータプロセッサにマッピングされ
るものである

【００１５】

【作用】上記した手段によれば、遅延セルは遅延故障シ
ミュレーションされるべき対象回路の全ての信号パス又
は全ての着目ノード（例えば各ゲートの入力）に対して
少なくとも１回挿入される。遅延セルが挿入されること
により、仮定されるべき故障ノードは遅延セルの選択端
子のようなノードとされる。遅延セルの選択端子が一方
の論理値にセットされるなら、遅延セルはノーマル状態
とされ、それが挿入される信号パスに遅延故障を生じさ
せないように入力（信号パスの入力ノード）を出力（信
号パスの出力ノード）に伝達する。遅延セルの選択端子
が他方の論理値にセットされるなら、遅延セルはそれが
挿入された信号パスに遅延故障を生じさせる遅延時間を
以てその入力を出力に伝達し、その信号パスの終点位置
に到達しようとする信号がある一定時間を経過しても到
着しないようにされる。そのような遅延状態は、信号立
ち上がりと立ち下がりにおける回路動作特性に相違が有
る場合には、両者を区別して決定されることになる。そ
して、選択端子に他方の論理値を割り当てて遅延状態を
選択した遅延セルの選択端子を縮退故障ノードと仮定し
て縮退故障シミュレーションを行い、そのシミュレーシ
ョン結果において上記仮定された縮退故障ノードによる
故障を上記信号パスにおける遅延故障に置き換えて、実
際のテスト結果に対応されるべき故障個所が解析され
る。

【００１６】

【実施例】図４の（Ａ）には遅延故障と縮退故障の一般
的な相違が代表的に示されている。縮退故障はＬＳＩの
等価回路表現データ若しくは論理記述表現データ上でゲ
ート入力や特定のネットなどが論理値”１”又は”０”
に固定されると仮定した故障である。同図には２入力ア
ンドゲートの一方の入力が倫理値”１”に固定された１
縮退故障が例示されている。遅延故障は、信号パスに立
ち上がり又は立ち下がり変化される信号を伝播させたと
き許容遅延時間を経過してもその変化が後段に伝達され
ない若しくはラッチできないと仮定した故障である。同
図には２入力アンドゲートの一方の入力へ伝達されるべ
き立ち上がり変化の信号が所定の許容時間内に到達しな
い状態の遅延故障が例示されている。信号の立ち上がり
と立ち下がりの夫々に許容される時間は格別に決定され
る性質のものである。図４において×印で示されるノー
ドＮ１は故障ポイント若しくは故障ノードを意味するも
のである。

【００１７】図４の（Ｂ）には上記遅延故障に対して一
般的にどのようにテストされるかの一例が示される。こ
こで着目する信号経路は例えば３個の２入力アンドゲー
トの直列経路ＰＡＳＳ１である。この経路ＰＡＳＳ１に
供給されるべき信号はクロック信号ＣＬＫ１を使ってス
キャンインラッチＬＡＴ−ＩＮにラッチされる。ラッチ
された信号はスキャンアウトラッチＬＡＴ−ＯＵＴに向
けて出力される。スキャンアウトラッチＬＡＴ−ＯＵＴ
のラッチタイミングはクロック信号ＣＬＫ２によって制
御される。双方のラッチＬＡＴ−ＩＮ，ＬＡＴ−ＯＵＴ
のラッチタイミングはある一定時間ずらされる。このラ
ッチタイミングの時間差は、許容される信号伝播遅延と
して予め定義されている。もしも、着目する信号経路が
その値よりも大きな遅延を発生するならば、正規の信号
はスキャンアウトラッチＬＡＴ−ＯＵＴにラッチされ
ず、遅延故障を生じていることになる。故障の実際の位
置は、連続するパス例えば当該パスを含む別のパスＰＡ
ＳＳ２〜ＰＡＳＳ４が全てテストされた後に決定され
る。この例に従えばＮ１が故障ノードとして抽出されて
いる。尚、実際には同図の例のように一つの信号経路に
おける一つのポイントを故障ノードとして抽出させるこ
とは往々にして難しく、仮に回路に供給されるテストパ
ターンが十分にすなわち故障箇所のほとんどを抽出可能
なように計算され尽くされているものであるならば、回
路中におけるノードの小さなサブセットを抽出すること
は比較的容易である。

【００１８】図３には本発明の一実施例に係る遅延故障
解析装置のシステムブロック図が示される。このシステ
ムは、ハードウェアシミュレータ１、故障候補抽出部
２、デザインファイル３、テストパターンファイル４、
故障辞書ファイル５、テスト結果ファイル６、及び故障
候補点ファイル７を備える。上記デザインファイル３は
故障解析の対象とされるマイクロコンピュータ等の半導
体集積回路（単に半導体集積回路をＬＳＩとも記す）の
回路構成などを特定するための論理記述若しくは回路記
述を含んでいる。上記テストパターンファイルは故障解
析対象ＬＳＩに対するテストパターンや期待値パターン
などを保有する。テスト結果ファイル６はテストパター
ンを実際の故障解析対象ＬＳＩに与えて動作させて得ら
れた結果を保有する。

【００１９】上記ハードウェアシミュレータ１はエンジ
ニアリングワークステーションのようなコンピュータ１
０とハードウェアアクセラレータ１１を供え、デザイン
ファイル３で特定される回路に対してテストパターンを
与えて縮退故障モデルによる故障シミュレーションを行
う回路である。ハードウェアアクセラレータ１１は、特
に制限されないが、複数列複数行で配置されたバスの交
点部分にデータプロセッサが配置された、多数のデータ
プロセッサのマトリクスアレイを有し、シミュレーショ
ンによって模擬されるべき回路が当該回路の記述情報に
基づいて上記多数のデータプロセッサにマッピングされ
るものである。このハードウェアアクセラレータ１１に
マッピングされた回路にテストパターンが与えられるこ
とにより、縮退故障シミュレーションを高速に実行で
き、専らソフトウェアによって計算機上だけで回路を模
擬するソフトウェアシミュレータに比べて計算機処理時
間を数百倍から数千倍高速化することができる。

【００２０】故障辞書ファイル５はハードウェアシミュ
レータ１の出力を保有するものであり、例えば図５に示
されるように仮定した故障ノードの位置（例えばＦａｕ
ｌｔ＝／Ｃｅｌｌ１／Ｐｉｎ１）、当該故障ノードにお
ける縮退故障が論理値”１”故障か論理値”０”故障か
の種別（例えばＳｔａｃｋ−＠＝０）、その故障を生じ
たシミュレータ上の時間（例えばＴｉｍｅ＝１００）、
そしてその仮定された故障ノードによって影響を受ける
出力ピンの位置（例えばＰｉｎ＝／ＯＰｉｎ２０）等を
特定する情報が保持される。故障辞書ファイル５の内容
は、故障候補抽出部２にて、テストされたチップから得
られた実際のテスト結果ファイル６の内容と比較され、
例えばＬＳＩのある出力ピンが故障ならばそれに起因す
る特定のノードの故障位置を故障候補として抽出する。
抽出された故障候補は故障候補点ファイル７に格納され
る。

【００２１】ここまでの説明は縮退故障モデルをサポー
トするハードウェアシミュレータを備えた多くの装置に
共通な内容である。本実施例の遅延故障解析装置は、縮
退故障モデルで動作されるハードウェアシミュレータに
て遅延故障シミュレーションを行うことができるもので
あり、以下その内容について詳述する。

【００２２】図１の（Ｂ）にはシミュレーション対象Ｌ
ＳＩのある信号パスに介在された一つのアンドゲート３
０が代表的に示される。例えばこのアンドゲート３０の
一つの入力（×印の位置）Ｎ２に縮退故障を仮定した場
合、そのノードは論理値”１”又は”０”に固定され、
その意味において当該ノードは論理ゲートに機能的な故
障を生じさせるノーマルノードとされる。

【００２３】図１の（Ｂ）に示されるアンドゲート３０
が例えば遅延故障を仮定したいある信号パスに含まれる
場合を想定したとき、例えば図４の（Ｂ）に示される信
号パスＰＡＳＳ１に含まれるアンドゲートであるとする
と、図１の（Ａ）に示されるようにその信号経路に遅延
故障を仮定するためにそのアンドゲート３０の前段に例
えば一対の遅延セル３１，３２を直列的に挿入する。上
記一対の遅延セル３１，３２は遅延故障を考慮すべき全
ての信号経路に少なくとも１回挿入される。Ｎ３，Ｎ４
は信号経路に結合される遅延セル３１，３２の入力端
子、Ｎ５，Ｎ６は着目する信号経路に結合される遅延セ
ル３１，３２の出力端子である。一方の遅延セル３１は
信号の立ち上がりに際しての遅延故障を仮定するためも
のであり、他方の遅延セル３２は信号の立ち下がりに際
しての遅延故障を仮定するためのものである。

【００２４】一方の遅延セル３１は、それが挿入された
信号パスに信号立ち上がりに際しての遅延故障を仮定す
るための遅延量を以て入力信号を出力に伝達する遅延状
態と、上記信号パスに上記信号立ち上がりに際しての遅
延故障を生じさせずに入力信号を出力に伝達するノーマ
ル状態とが選択可能にされ、選択端子Ｎ７を論理値”
１”にすることによって遅延状態が選択され、選択端子
Ｎ７を論理値”０”にすることによってノーマル状態が
選択される。他方の遅延セル３２はそれが挿入された信
号パスに信号立ち下がりに際しての遅延故障を仮定する
ための遅延量を以て入力信号を出力に伝達する遅延状態
と、上記信号パスに上記信号立ち下がりに際しての遅延
故障を生じさせずに入力信号を出力に伝達するノーマル
状態とが選択可能にされ、選択端子Ｎ８を論理値”１”
にすることによって遅延状態が選択され、選択端子Ｎ８
を論理値”０”にすることによってノーマル状態が選択
される。

【００２５】上記一対の遅延セル３１，３２が挿入され
た信号パスに対して立ち上がり及び立ち下がりの何れの
遅延故障も仮定しない場合には、双方の遅延セル３１，
３２はノーマル状態（端子Ｎ７，Ｎ８は論理値”０”）
にされる。双方のノーマル状態において当該信号パス上
に与えられる信号は当該信号パスにおける許容遅延時間
を越えて遅延されず（遅延時間をゼロとすることも可能
である）、その許容時間内に当該経路の終端に到達され
る。

【００２６】上記一対の遅延セル３１，３２が挿入され
た信号パスに対して立ち上がりの遅延故障を仮定する場
合には、遅延セル３１は遅延状態（端子Ｎ７は論理値”
１”）に，遅延セル３２はノーマル状態（端子Ｎ８は論
理値”０”）にされる。この状態において当該信号パス
上に与えられる立ち上がり変化を有する信号は当該信号
パスにおける許容遅延時間を越えて遅延され、当該経路
の終端には立ち上がり変化された信号は許容時間内には
到達されない。

【００２７】上記一対の遅延セル３１，３２が挿入され
た信号パスに対して立ち下がりの遅延故障を仮定する場
合には、遅延セル３１はノーマル状態（端子Ｎ７は論理
値”０”）に，遅延セル３２は遅延状態（端子Ｎ８は論
理値”１”）にされる。この状態において当該信号パス
上に与えられる立ち下がり変化を有する信号は当該信号
パスにおける許容遅延時間を越えて遅延され、当該経路
の終端には立ち下がり変化された信号は許容時間内には
到達されない。

【００２８】遅延セル３１，３２における上記遅延状態
とノーマル状態は遅延セル３１，３２の端子Ｎ７，Ｎ８
を論理値”１”に固定するか否かによって決定される。
即ち、遅延セル３１の端子Ｎ７に１縮退故障を仮定する
ことは信号の立ち上がり変化に対する遅延故障を仮定し
たのと等価とされる。また、遅延セル３２の端子Ｎ８に
１縮退故障を仮定することは信号の立ち下がり変化に対
する遅延故障を仮定したのと等価とされる。ハードウェ
アシミュレータ１は、挿入された遅延セル３１，３２の
端子Ｎ７，Ｎ８に縮退故障が仮定されることによって遅
延故障を模擬する。挿入された遅延セル３１，３２の端
子Ｎ７，Ｎ８に縮退故障が仮定されると、信号は所定の
時間内には信号パスの目的とする地点に到達せず、それ
は、仮定された遅延故障に応ずる結果を、ある出力ノー
ド（スキャンアウトノード）に顕在化させる。その結果
は故障辞書に記録される。このように縮退故障を模擬す
るだけのハードウェアシミュレータ（故障シミュレー
タ）は、遅延故障を模擬できる。換言すれば、遅延状態
を選択した遅延セル３１，３２の選択端子Ｎ７，Ｎ８を
縮退故障ノードと仮定して縮退故障シミュレーションを
行うことができる。尚、遅延セル３１，３２の挿入やそ
れに対する遅延状態の選択などに関する情報は、特に制
限されないが、デザインファイル３を介してハードウェ
アシミュレータ１に与えられるものと理解された。

【００２９】遅延セルの選択端子Ｎ７，Ｎ８に縮退故障
を仮定することによって遅延故障を模擬する故障シミュ
レーションの結果は故障辞書ファイル５に格納される。
故障候補抽出部２は、その故障シミュレーション結果に
対し、一対の遅延セル３１，３２において端子Ｎ７が１
縮退故障で端子Ｎ８が論理値”０”固定の状況は当該遅
延セル３１，３２が挿入された信号パスにおける信号立
ち上がりに対する遅延故障と把握し、また、一対の遅延
セル３１，３２において端子Ｎ７が論理値”０”固定で
端子Ｎ８が１縮退故障の状況は当該遅延セル３１，３２
が挿入された信号パスにおける信号立ち下がりに対する
遅延故障と把握し、そのようにして把握された内容が、
テストされたチップから得られた実際のテスト結果ファ
イル６の内容と比較され、例えばＬＳＩのある出力ピン
が故障ならばそれに起因する特定のノードの故障位置を
故障候補として抽出する。故障候補抽出部２は、このよ
うにして実際のテスト結果に対応されるべき故障個所を
解析する。

【００３０】遅延故障を模擬する縮退故障シミュレーシ
ョンにおいて、故障が検出されたなら（例えばある出力
ノードがエラー値を出力したとき）、その結果は故障辞
書ファイル５に記録されている。回路に対する実際のテ
スト結果は図３のテスト結果ファイル６に記録されてい
る。このテスト結果ファイル６は、ある出力ピンが誤っ
た論理値を出力したことを示している。テスト結果ファ
イル６は、故障候補抽出部２によって故障辞書ファイル
５の内容と比較される。このとき、ある遅延セルの選択
端子が引き起こした縮退故障（この例の場合には１縮退
故障）は、フェイルした遅延セルに対応されるゲート若
しくはそれが配置された信号線路において生じた遅延故
障を意味するものと理解する。明らかなことであるが、
遅延セルは実際の回路には存在していないと言うことで
ある。遅延セルは、この環境において遅延故障を模擬す
る目的で挿入されたものである。

【００３１】図２の（Ａ）には上記遅延セル３２の一例
が示される。３２０は遅延時間δを形成するバッファで
ある。３２１はセレクタである。端子Ｎ８はセレクタの
選択端子とされる。セレクタ３２１の選択端子Ｎ８が論
理値”１”に設定されると、遅延セル３２は遅延状態と
され、それが挿入された信号パスに上記遅延を生じさせ
る。セレクタ３２１の選択端子Ｎ８が論理値”０”に設
定されると、遅延セル３２は上記ノーマル状態とされ
る。ここでハードウェアアクセラレータ１１を用いて故
障シミュレーションを行う性質上、セレクタ３２１を含
めて当該信号パスに介在される全てのゲートの正常な動
作遅延時間を考慮する場合には、当該全てのゲートの正
常な動作遅延時間に上記遅延時間δを加算した時間を上
記遅延状態における遅延時間として把握するように、当
該遅延時間δを決定すればよい。一つの信号経路におけ
るセレクタ３２１やその他のゲートの動作遅延時間を実
質的に無視し得るなら、上記遅延セル３２の遅延状態に
おける遅延時間を、バッファの遅延時間δそれ自体とす
るように当該遅延時間を決定することができる。この場
合、ノーマル状態における信号パスの遅延時間はゼロと
される。

【００３２】図６にはマクロコンピュータなどの論理Ｌ
ＳＩに対する故障解析の全体的なフローチャートが示さ
れる。即ち、故障解析の対象とされる論理ＬＳＩに対す
るテストパターンや期待値パターンなどがコンパイルさ
れ（ステップＳ１）、これによって得られた情報が実際
に論理ＬＳＩに与えられてテストされ、フェイルした情
報が取得される（ステップＳ２）。次に信号経路の要所
に縮退故障を仮定して縮退故障シミュレーションを行い
（ステップＳ３）、さらに、実際のＬＳＩに対してＤＣ
特性テストを施してその結果を得る（ステップＳ４）。
次いで、ＡＣ特性テストとしてディレイテストを行う
（ステップＳ５）。このディレイテストとして遅延故障
シミュレーションを行うことができる。このフローチャ
ートにおいて縮退故障テストはディレイテストの前に行
われている。縮退故障を生じていることが明らかなノー
ドを含む信号パスに対して重ねてディレイテストを行っ
ても実質的な意味がないと判断するときは、テストコス
トを優先させるためである。その後、ＬＳＩにオンチッ
プＲＡＭが含まれている場合にはＲＡＭテストを行い
（ステップＳ６）、更に、必要な場合にはその他の機能
テスト（ステップＳ７）やボード上にＬＳＩを実装して
他の回路とのインタフェースなどを実際にテストするボ
ードテスト（ステップＳ８）が行われる。

【００３３】上記した遅延セルの選択端子Ｎ７，Ｎ８に
縮退故障を仮定することによって遅延故障を模擬する故
障シミュレーションはステップＳ５のＡＣ特性テストの
一貫として行われる。この遅延故障を模擬する故障シミ
ュレーションはハードウェアアクセラレータ１１を備え
たハードウェアシミュレータで実現されるため、それを
ソフトウェア故障シミュレータで行う場合に比べて非常
に高速に（ソフトウェアシミュレータの数百倍から数千
倍の動作速度）で実現できる。したがって、縮退故障と
遅延故障の双方を考慮して能率的に故障シミュレーショ
ンを行うことができると共に故障シミュレーションによ
る故障箇所指摘の精度を向上させることができる。

【００３４】図２の（Ｂ）には上記遅延セル３１と３２
の双方に機能を持つ遅延セルの一例が示される。同図に
示される遅延セル３３は、それが挿入される信号パスに
信号立ち上がりに際しての遅延故障を仮定するための遅
延量を以て入力信号を出力に伝達する第１の遅延状態
と、上記信号パスに信号立ち下がりに際しての遅延故障
を仮定するための遅延量を以て入力信号を出力に伝達す
る第２の遅延状態と、上記信号パスに上記信号立ち上が
り及び立ち下がりの何れに対しても遅延故障を生じさせ
ずに入力信号を出力に伝達するノーマル状態とが選択可
能にされる。それらの状態は選択端子Ｎ９，Ｎ１０に与
えられる論理値によって決定され、Ｎ９＝０，Ｎ１０＝
０でノーマル状態、Ｎ９＝１，Ｎ１０＝０で第１の遅延
状態、Ｎ９＝０，Ｎ１０＝１で第２の遅延状態が選択さ
れる。同図に従えばその選択はセレクタ３３２が行う。
バッファ３３１は信号立ち上がりに際しての遅延故障を
仮定するための遅延時間例えばδ１を形成し、バッファ
３３０は信号立ち下がりに際しての遅延故障を仮定する
ための遅延時間例えばδ２を形成する。そのような遅延
時間をどのように決定するかは上述の場合と同様である
のでその詳細な説明は省略する。斯る遅延セル３３を用
いる場合にも遅延セル３３の選択端子（ノードＮ９，Ｎ
１０）に縮退故障を仮定することによって遅延故障を模
擬する故障シミュレーションをハードウェアシミュレー
タ１で行うことができ、上記同様の効果を得ることがで
きる。

【００３５】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば遅
延セルで生成されるべき遅延時間を無限大に設定すれ
ば、遅延セルを挿入したままの状態で縮退故障シミュレ
ーションを行うことができる。また、信号立ち上がりだ
けを問題とする信号パス、信号立ち下がりだけを問題と
する信号パスに対しては図２の（Ａ）に示すような遅延
セルは当該信号パスに１個挿入するだけでよい。また、
信号の立ち上がりと立ち下がりの双方に対する故障を仮
定すべき信号パスにおいても、双方における遅延状態の
遅延時間を同一にして差し支えない場合、また、遅延時
間の設定をその都度変化させる手法を採用する場合に
は、やはり図２の（Ａ）に示すような遅延セルは当該信
号パスに１個挿入するだけでよい。

【００３６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるハード
ウェアアクセラレータを備えた縮退故障用のハードウェ
アシミュレータを備えたシステムに適用した場合につい
て説明したが、本発明は縮退故障用のソフトウェアシミ
ュレータを用いる場合にも適用することができる。ま
た、遅延セルはゲート毎に配置してもよい。

【００３７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３８】すなわち、遅延故障を模擬する目的で信号
パスに遅延セルを挿入することにより、遅延セルの選択
端子に縮退故障を仮定することによって遅延故障を模擬
して、故障シミュレーションを行うことができる。この
遅延故障を模擬する故障シミュレーションをハードウェ
アアクセラレータを備えたハードウェアシミュレータで
実現することにより、それをソフトウェア故障シミュレ
ータで行う場合に比べて非常に高速に行うことができ
る。さらに、縮退故障と遅延故障の双方を考慮して能率
的に故障シミュレーションを行うことができると共に故
障シミュレーションによる故障箇所指摘の精度を向上さ
せることができる。

【図面の簡単な説明】

【図１】遅延故障を模擬するために一対の遅延セルをあ
る信号パスに挿入して遅延故障を模擬する原理的手法の
一例を示す説明図である。

【図２】遅延セルの論理を例示した論理回路図である。

【図３】本発明の一実施例に係る遅延故障解析装置のシ
ステムブロック図である。

【図４】遅延故障と縮退故障の一般的な相違を（Ａ）に
示し、遅延故障に対して一般的にどのようにテストされ
るかを（Ｂ）に示す説明図である。

【図５】故障辞書ファイル５に格納される上場の一例説
明図である。

【図６】マクロコンピュータなどの論理ＬＳＩに対する
故障解析を全体的に示す一例フローチャートである。

【符号の説明】

１ ハードウェアシミュレータ １０ コンピュータ １１ ハードウェアアクセラレータ ２ 故障候補抽出部 ３ デザインファイル ３１，３２，３３ 遅延セル Ｎ７，Ｎ８，Ｎ９，Ｎ１０ 遅延セルの選択端子 ４ テストパターンファイル ５ 故障辞書ファイル ６ テスト結果ファイル ７ 故障候補点ファイル

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9168−5Ｌ Ｇ０６Ｆ 15/20 Ｄ 15/60 ６６８ Ａ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 計算機を介して模擬される回路の信号パ
   スに遅延セルを挿入し、該遅延セルは上記信号パスに遅
   延故障を仮定するための遅延量を以て入力信号を出力に
   伝達する遅延状態と上記信号パスに遅延故障を生じさせ
   ずに入力信号を出力に伝達するノーマル状態とが選択可
   能にされ、遅延状態を選択した遅延セルの選択端子を縮
   退故障ノードと仮定して縮退故障シミュレーションを行
   い、そのシミュレーション結果において上記仮定された
   縮退故障ノードによる故障を上記信号パスにおける遅延
   故障に置き換えて、実際のテスト結果に対応されるべき
   故障個所を解析することを特徴とする遅延故障シミュレ
   ーション方法。
2. 【請求項２】 計算機を介して模擬される回路の信号パ
   スに一対の遅延セルを直列的に挿入し、一方の遅延セル
   は上記信号パスに信号立ち上がりに際しての遅延故障を
   仮定するための遅延量を以て入力信号を出力に伝達する
   遅延状態と上記信号パスに上記信号立ち上がりに際して
   の遅延故障を生じさせずに入力信号を出力に伝達するノ
   ーマル状態とが選択可能にされ、他方の遅延セルは上記
   信号パスに信号立ち下がりに際しての遅延故障を仮定す
   るための遅延量を以て入力信号を出力に伝達する遅延状
   態と上記信号パスに上記信号立ち下がりに際しての遅延
   故障を生じさせずに入力信号を出力に伝達するノーマル
   状態とが選択可能にされ、何れか一方の遅延セルはノー
   マル状態が選択され、他方の遅延セルは遅延状態が選択
   され、遅延状態を選択した遅延セルの選択端子を縮退故
   障ノードと仮定して縮退故障シミュレーションを行い、
   そのシミュレーション結果において上記仮定された縮退
   故障ノードによる故障を上記信号パスにおける信号立ち
   上がり又は立ち下がりの遅延故障に置き換えて、実際の
   テスト結果に対応されるべき故障個所を解析することを
   特徴とする遅延故障シミュレーション方法。
3. 【請求項３】 計算機を介して模擬される回路の信号パ
   スに遅延セルを挿入し、該遅延セルは上記信号パスに信
   号立ち上がりに際しての遅延故障を仮定するための遅延
   量を以て入力信号を出力に伝達する第１の遅延状態と、
   上記信号パスに信号立ち下がりに際しての遅延故障を仮
   定するための遅延量を以て入力信号を出力に伝達する第
   ２の遅延状態と、上記信号パスに上記信号立ち上がり及
   び立ち下がりの何れに対しても遅延故障を生じさせずに
   入力信号を出力に伝達するノーマル状態とが選択可能に
   され、第１又は第２の遅延状態を選択した遅延セルの選
   択端子を縮退故障ノードと仮定して縮退故障シミュレー
   ションを行い、そのシミュレーション結果において上記
   仮定された縮退故障ノードによる故障を上記信号パスに
   おける信号立ち上がり又は立ち下がりの遅延故障に置き
   換えて、実際のテスト結果に対応されるべき故障個所を
   解析することを特徴とする遅延故障シミュレーション方
   法。
4. 【請求項４】 上記遅延セルは、計算機を介して模擬さ
   れる回路の全ての信号パスに少なくとも１回挿入される
   ものであることを特徴とする請求項１乃至３の何れか１
   項記載の遅延故障シミュレーション方法。
5. 【請求項５】 計算機を介して模擬される回路の信号パ
   スに遅延セルを挿入し、該遅延セルは上記信号パスに遅
   延故障を仮定するための遅延量を以て入力信号を出力に
   伝達する遅延状態と上記信号パスに遅延故障を生じさせ
   ずに入力信号を出力に伝達するノーマル状態とが選択可
   能にされ、遅延セルにおいて遅延状態を選択した遅延セ
   ルの選択端子を縮退故障ノードと仮定して縮退故障シミ
   ュレーションを行うシミュレータと、 上記シミュレータによる縮退故障シミュレーションの結
   果とそのシミュレーションの対象とされた実際の回路に
   対するテスト結果とに基づき、そのシミュレーション結
   果において上記仮定された縮退故障ノードによる故障を
   上記信号パスにおける遅延故障に置き換えて、実際のテ
   スト結果に対応されるべき故障個所を解析する故障個所
   抽出手段と、を備えて成るものであることを特徴とする
   遅延故障解析装置。
6. 【請求項６】 上記シミュレータはハードウェアアクセ
   ラレータを供え、該ハードウェアアクセラレータは多数
   のデータプロセッサを有し、遅延セルを含めて模擬され
   るべき回路が当該回路の記述情報にづいて上記多数のデ
   ータプロセッサにマッピングされるものであることを特
   徴とする請求項５記載の遅延故障解析装置。