JPH06186299A - 回路の遅延障害検知方法とその装置 - Google Patents
回路の遅延障害検知方法とその装置Info
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- JPH06186299A JPH06186299A JP5232162A JP23216293A JPH06186299A JP H06186299 A JPH06186299 A JP H06186299A JP 5232162 A JP5232162 A JP 5232162A JP 23216293 A JP23216293 A JP 23216293A JP H06186299 A JPH06186299 A JP H06186299A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/30—Marginal testing, e.g. by varying supply voltage
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- G—PHYSICS
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- G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
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- General Engineering & Computer Science (AREA)
- Tests Of Electronic Circuits (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 高速のデジタル回路において、その遅延障害
を比較的簡単な構成を用いて容易かつ確実に検知可能な
方法と装置を提供する。 【構成】 検査対象回路１２を一連のパルスによってク
ロック動作させて、それ自身をテストすることにより、
遅延障害を検知する。テストパターン生成器１４によっ
てテストパターンを検査対象回路１２に供給する。テス
トパターン生成器１４内に設けた遅延ゲート１６を使用
して、複数の入力に関連する遅延障害を検知する。検査
対象回路１６からの応答信号をラッチ２６で受信し、コ
ンパクタ３４で圧縮する。ゲート３０、３２およびマル
チプレクサ２８を用いて、ラッチ２６による応答信号の
受信を遅延させる。比較回路３５によって、コンパクタ
３４からの信号と基準信号とを比較し、入力と出力との
間の遅延障害を検知する。
を比較的簡単な構成を用いて容易かつ確実に検知可能な
方法と装置を提供する。 【構成】 検査対象回路１２を一連のパルスによってク
ロック動作させて、それ自身をテストすることにより、
遅延障害を検知する。テストパターン生成器１４によっ
てテストパターンを検査対象回路１２に供給する。テス
トパターン生成器１４内に設けた遅延ゲート１６を使用
して、複数の入力に関連する遅延障害を検知する。検査
対象回路１６からの応答信号をラッチ２６で受信し、コ
ンパクタ３４で圧縮する。ゲート３０、３２およびマル
チプレクサ２８を用いて、ラッチ２６による応答信号の
受信を遅延させる。比較回路３５によって、コンパクタ
３４からの信号と基準信号とを比較し、入力と出力との
間の遅延障害を検知する。
Description
【０００１】
【産業上の利用分野】本発明は電子回路の遅延障害（所
定の時間内に回路内を信号が伝播することが不可能とな
る）を検知する方法とその装置に関する。
定の時間内に回路内を信号が伝播することが不可能とな
る）を検知する方法とその装置に関する。
【０００２】
【従来の技術】デジタル回路は、常に、より速いスピー
ドで動作することが要求される。このようなデジタル回
路の動作スピードは、通常、回路に印加されるクロック
パルスの周波数（レート）で規定されている。今日のデ
ジタル回路は、１００ＭＨｚ以上のスピードで動作する
ことが可能である。このようにデジタル回路の動作スピ
ードが上昇することによって、遅延障害、すなわち、信
号が所定の間隔（連続するクロックパルスの間の間隔）
内で回路入力から回路出力まで伝播することができない
遅延障害の問題が重要となってくる。それゆえに、高速
のデジタル回路の使用者は、遅延障害に関する信頼性の
問題を回避するために、購入前にこのような回路をテス
トするように要求している。
ドで動作することが要求される。このようなデジタル回
路の動作スピードは、通常、回路に印加されるクロック
パルスの周波数（レート）で規定されている。今日のデ
ジタル回路は、１００ＭＨｚ以上のスピードで動作する
ことが可能である。このようにデジタル回路の動作スピ
ードが上昇することによって、遅延障害、すなわち、信
号が所定の間隔（連続するクロックパルスの間の間隔）
内で回路入力から回路出力まで伝播することができない
遅延障害の問題が重要となってくる。それゆえに、高速
のデジタル回路の使用者は、遅延障害に関する信頼性の
問題を回避するために、購入前にこのような回路をテス
トするように要求している。
【０００３】今日、特にデジタル回路内の遅延障害に関
して、回路内テストを行なうことは不可能である。その
ため、遅延障害の検知は、機能テストベクトルのパター
ンをデジタル回路に入力しながら、この回路をその定格
スピードで動作させ、電子回路の機能試験を実施するこ
とにより行なわれている。テストベクトルパターンがク
ロックパルスの間の間隔内でデジタル回路の入力から出
力まで伝播することができないと、このテストベクトル
に対する実際の回路応答は、予測した応答とは異なるも
のとなる。
して、回路内テストを行なうことは不可能である。その
ため、遅延障害の検知は、機能テストベクトルのパター
ンをデジタル回路に入力しながら、この回路をその定格
スピードで動作させ、電子回路の機能試験を実施するこ
とにより行なわれている。テストベクトルパターンがク
ロックパルスの間の間隔内でデジタル回路の入力から出
力まで伝播することができないと、このテストベクトル
に対する実際の回路応答は、予測した応答とは異なるも
のとなる。
【０００４】このような方法で遅延障害を検知するデジ
タル回路のテストを行う場合には、その定格動作スピー
ドで回路をテストすることのできる独立型（スタンドア
ローン）テストセットを用いる必要がある。しかしなが
ら、デジタル回路の動作スピードが増加するにつれて、
このテストセットが高価となり、その構造が複雑となる
ため、このようなテストの実施は高価なものとなる。そ
の結果、遅延障害を検知するために、その定格動作スピ
ードでデジタル回路をテストすることができなくなる。
また所定のスピード機能テストを実行しても、テスト方
法が不十分なために、遅延障害を発見できない場合もあ
る。
タル回路のテストを行う場合には、その定格動作スピー
ドで回路をテストすることのできる独立型（スタンドア
ローン）テストセットを用いる必要がある。しかしなが
ら、デジタル回路の動作スピードが増加するにつれて、
このテストセットが高価となり、その構造が複雑となる
ため、このようなテストの実施は高価なものとなる。そ
の結果、遅延障害を検知するために、その定格動作スピ
ードでデジタル回路をテストすることができなくなる。
また所定のスピード機能テストを実行しても、テスト方
法が不十分なために、遅延障害を発見できない場合もあ
る。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、高速のデジタル回路において、その遅延障害を比較
的簡単な構成を用いて容易かつ確実に検知可能な方法と
装置を提供することである。
は、高速のデジタル回路において、その遅延障害を比較
的簡単な構成を用いて容易かつ確実に検知可能な方法と
装置を提供することである。
【０００６】
【課題を解決するための手段】前記課題を解決するため
に、本発明の方法においては、デジタル回路を一連のパ
ルスによってクロック動作させて、それ自身をテストす
ることにより、遅延障害を検知する。この方法において
は、デジタル回路内の遅延障害を検知する遅延セルを使
用する。すなわち、この方法においては、まず、パター
ン生成器によってテストパターンをデジタル回路に供給
する。この場合、パターン生成器内に設けた遅延セル
を、複数の入力に関連する遅延障害を検知するために使
用する。次に、このデジタル回路からの応答を受信し
て、その正確さを評価する。この場合、遅延セルを用い
て、正確な時間で応答を受信し、入力と出力との間の遅
延障害を検知する。本明細書においては、２つの方法が
示されているが、一方はクロック周期を利用し、他方は
利用していない。
に、本発明の方法においては、デジタル回路を一連のパ
ルスによってクロック動作させて、それ自身をテストす
ることにより、遅延障害を検知する。この方法において
は、デジタル回路内の遅延障害を検知する遅延セルを使
用する。すなわち、この方法においては、まず、パター
ン生成器によってテストパターンをデジタル回路に供給
する。この場合、パターン生成器内に設けた遅延セル
を、複数の入力に関連する遅延障害を検知するために使
用する。次に、このデジタル回路からの応答を受信し
て、その正確さを評価する。この場合、遅延セルを用い
て、正確な時間で応答を受信し、入力と出力との間の遅
延障害を検知する。本明細書においては、２つの方法が
示されているが、一方はクロック周期を利用し、他方は
利用していない。
【０００７】
【実施例】図１は、本発明による遅延障害検知システム
１０の一実施例を示すブロック図である。この遅延障害
検知システム１０は、検査対象回路１２を伝播する信号
の遅延障害を検知する。また、検査対象回路１２は、マ
イクロセルブロック、例えばＲＡＭ、ＲＯＭ、ＡＳＩＣ
である。あるいはまた、検査対象回路１２として、シー
ケンス回路または組合せ回路を使用することもできる。
１０の一実施例を示すブロック図である。この遅延障害
検知システム１０は、検査対象回路１２を伝播する信号
の遅延障害を検知する。また、検査対象回路１２は、マ
イクロセルブロック、例えばＲＡＭ、ＲＯＭ、ＡＳＩＣ
である。あるいはまた、検査対象回路１２として、シー
ケンス回路または組合せ回路を使用することもできる。
【０００８】この遅延障害検知システム１０は、まず、
検査対象回路１２に入力するテストパターンを生成する
テストパターン生成器１４を有する。例えば、ＲＡＭに
おいては、テストパターン生成器１４は、マクロイネー
ブル生成器（図示せず）、リード／ライト生成器（図示
せず）、マクロイネーブル生成器（図示せず）、アドレ
ス情報を提供するアドレス生成器（図示せず）、および
データ情報を提供する入力データ生成器（図示せず）に
よって構成される。このテストパターン生成器１４は、
テストパターンの受信を遅延させる遅延ゲート１６と２
４を有する。
検査対象回路１２に入力するテストパターンを生成する
テストパターン生成器１４を有する。例えば、ＲＡＭに
おいては、テストパターン生成器１４は、マクロイネー
ブル生成器（図示せず）、リード／ライト生成器（図示
せず）、マクロイネーブル生成器（図示せず）、アドレ
ス情報を提供するアドレス生成器（図示せず）、および
データ情報を提供する入力データ生成器（図示せず）に
よって構成される。このテストパターン生成器１４は、
テストパターンの受信を遅延させる遅延ゲート１６と２
４を有する。
【０００９】このテストパターン生成器１４の他に、本
発明の遅延障害検知システム１０は、ラッチ２６（図で
は一個のみが図示されているが）を有する。テストパタ
ーン生成器１４からのテストパターンが、検査対象回路
１２に入力され、この検査対象回路１２はテストパター
ンに応答して、ラッチ２６にラッチされる応答信号を生
成する。このラッチ２６は、入力（図１では二個の入力
が図示されている）を有するマルチプレクサ２８の出力
で生成されるクロック信号によりクロック駆動される。
このマルチプレクサ２８の入力には、ゲート３０と３２
を介してバス２０からのクロック信号が供給される。一
般的に、ゲート３０と３２は、別個の遅延値を有し、そ
れらは、検知しようとする遅延障害のタイプに応じて決
定される。例えば、アドレス・トゥー・データ出力から
の伝播時間（ゲート３０によりチェックされる）とマク
ロ・イネーブル・トゥー・データ出力（ゲート３２によ
りチェックされる）は、ＲＡＭ内の別個の遅延障害を表
す。
発明の遅延障害検知システム１０は、ラッチ２６（図で
は一個のみが図示されているが）を有する。テストパタ
ーン生成器１４からのテストパターンが、検査対象回路
１２に入力され、この検査対象回路１２はテストパター
ンに応答して、ラッチ２６にラッチされる応答信号を生
成する。このラッチ２６は、入力（図１では二個の入力
が図示されている）を有するマルチプレクサ２８の出力
で生成されるクロック信号によりクロック駆動される。
このマルチプレクサ２８の入力には、ゲート３０と３２
を介してバス２０からのクロック信号が供給される。一
般的に、ゲート３０と３２は、別個の遅延値を有し、そ
れらは、検知しようとする遅延障害のタイプに応じて決
定される。例えば、アドレス・トゥー・データ出力から
の伝播時間（ゲート３０によりチェックされる）とマク
ロ・イネーブル・トゥー・データ出力（ゲート３２によ
りチェックされる）は、ＲＡＭ内の別個の遅延障害を表
す。
【００１０】ラッチ２６は、検査対象回路１２からの応
答信号を保持するよう機能して、コンパクタ３４に結合
され、このコンパクタ３４はラッチからの連続パターン
をコンパクト化（圧縮）し、遅延障害の存在を指示する
単一のパターン（信号）を生成する。実際の回路として
は、このコンパクタ３４は、リニアフィードバックシフ
トレジスタにより構成される。このコンパクタ３４に比
較回路３５が接続され、この比較回路３５は、連続応答
信号のコンパクト化の後で、コンパクタ３４により生成
された信号と無障害条件を指示する信号とを比較する。
ラッチ２６、マルチプレクサ２８、ゲート３０と３２の
別のセットを、検査対象回路１２の異なる出力用として
用意し、二重化することも可能である。
答信号を保持するよう機能して、コンパクタ３４に結合
され、このコンパクタ３４はラッチからの連続パターン
をコンパクト化（圧縮）し、遅延障害の存在を指示する
単一のパターン（信号）を生成する。実際の回路として
は、このコンパクタ３４は、リニアフィードバックシフ
トレジスタにより構成される。このコンパクタ３４に比
較回路３５が接続され、この比較回路３５は、連続応答
信号のコンパクト化の後で、コンパクタ３４により生成
された信号と無障害条件を指示する信号とを比較する。
ラッチ２６、マルチプレクサ２８、ゲート３０と３２の
別のセットを、検査対象回路１２の異なる出力用として
用意し、二重化することも可能である。
【００１１】遅延障害検知システム１０の全体の制御
は、制御回路３８により実行される。この制御回路３８
は、テストパターン生成器１４とコンパクタ３４とマル
チプレクサ２８を制御し、初期化する有限状態マシンか
らなる。全体の遅延障害のテストするために、この制御
回路３８の制御により、テストパターン生成器１４は、
遅延ゲート１６により遅延されたクロックパターンの受
信後、テストパターンを検査対象回路１２に供給する。
前述したように、このテストパターンを受信後、この検
査対象回路１２は応答パターンを生成する。この応答パ
ターンは、ゲート３０と３２の一方により遅延されたク
ロック信号の受信後、ラッチ２６によってラッチされ
る。
は、制御回路３８により実行される。この制御回路３８
は、テストパターン生成器１４とコンパクタ３４とマル
チプレクサ２８を制御し、初期化する有限状態マシンか
らなる。全体の遅延障害のテストするために、この制御
回路３８の制御により、テストパターン生成器１４は、
遅延ゲート１６により遅延されたクロックパターンの受
信後、テストパターンを検査対象回路１２に供給する。
前述したように、このテストパターンを受信後、この検
査対象回路１２は応答パターンを生成する。この応答パ
ターンは、ゲート３０と３２の一方により遅延されたク
ロック信号の受信後、ラッチ２６によってラッチされ
る。
【００１２】ゲート３０と３２の一方による全体的遅延
は、テストパターン生成器１４（遅延ゲート１６と２４
とを含む）の遅延と、検査対象回路１２の遅延と、制御
回路３８の遅延と、遅延障害検知システム１０の全体の
遅延との関数となるように選択される。実際問題として
は、テストパターン生成器１４による遅延と、検査対象
回路１２と制御回路３８の通常の遅延とを加えた時間
は、ゲート３０または３２あるいはその両方の遅延と、
マルチプレクサ２８の遅延と、ラッチ２６のセットアッ
プ時間とを加えた時間に等しい。正常の条件（すなわ
ち、遅延障害がない場合）のもとでは、検査対象回路１
２により生成される応答パターンは、クロック信号の間
の間隔内で、ラッチ２６にラッチされる。ゲート３０ま
たは３２あるいはその両方の遅延とテストパターン生成
器１４のセットアップ時間は、最も単純な動作モードに
対し、連続する動作クロックエッジの間の最小間隔を規
定する。付加的に論理回路を設けた場合には、制御回路
３８によって、検査対象回路１２を第２（または第３）
のクロックサイクルで動作させて、非常に高周波のクロ
ック駆動を行うことが可能となる。
は、テストパターン生成器１４（遅延ゲート１６と２４
とを含む）の遅延と、検査対象回路１２の遅延と、制御
回路３８の遅延と、遅延障害検知システム１０の全体の
遅延との関数となるように選択される。実際問題として
は、テストパターン生成器１４による遅延と、検査対象
回路１２と制御回路３８の通常の遅延とを加えた時間
は、ゲート３０または３２あるいはその両方の遅延と、
マルチプレクサ２８の遅延と、ラッチ２６のセットアッ
プ時間とを加えた時間に等しい。正常の条件（すなわ
ち、遅延障害がない場合）のもとでは、検査対象回路１
２により生成される応答パターンは、クロック信号の間
の間隔内で、ラッチ２６にラッチされる。ゲート３０ま
たは３２あるいはその両方の遅延とテストパターン生成
器１４のセットアップ時間は、最も単純な動作モードに
対し、連続する動作クロックエッジの間の最小間隔を規
定する。付加的に論理回路を設けた場合には、制御回路
３８によって、検査対象回路１２を第２（または第３）
のクロックサイクルで動作させて、非常に高周波のクロ
ック駆動を行うことが可能となる。
【００１３】しかし、検査対象回路１２に遅延障害があ
る場合には、この検査対象回路１２により全体的遅延の
増加が引き起こされ、テストパターン生成器１４からの
テストパターンに対する検査対象回路１２の応答パター
ンは、クロックパルスの間の間隔内でラッチ２６にラッ
チされることができなくなる。その結果、ラッチ２６か
らコンパクタ３４に供給される信号は、予測した信号と
は異なることになる。
る場合には、この検査対象回路１２により全体的遅延の
増加が引き起こされ、テストパターン生成器１４からの
テストパターンに対する検査対象回路１２の応答パター
ンは、クロックパルスの間の間隔内でラッチ２６にラッ
チされることができなくなる。その結果、ラッチ２６か
らコンパクタ３４に供給される信号は、予測した信号と
は異なることになる。
【００１４】ラッチ２６から供給されるパターンは、前
に供給されたパターンとともにコンパクタ３４によりコ
ンパクト化される。コンパクタ３４に供給されるテスト
パターンが予測パターンと異なる場合には、コンパクタ
３４により生成されるコンパクト化信号は、予測した信
号とは異なるが、このような差異は、比較回路３５によ
り判定される。したがって、この比較回路３５によっ
て、コンパクタ３４により実際に生成された信号と無遅
延障害条件を表わす基準信号とを比較することにより、
遅延障害を検知することができる。
に供給されたパターンとともにコンパクタ３４によりコ
ンパクト化される。コンパクタ３４に供給されるテスト
パターンが予測パターンと異なる場合には、コンパクタ
３４により生成されるコンパクト化信号は、予測した信
号とは異なるが、このような差異は、比較回路３５によ
り判定される。したがって、この比較回路３５によっ
て、コンパクタ３４により実際に生成された信号と無遅
延障害条件を表わす基準信号とを比較することにより、
遅延障害を検知することができる。
【００１５】ある場合においては、検査対象回路１２の
一つの出力に関連する遅延は、全体のパターンに関連す
る遅延よりも問題となる。前述したように、検査対象回
路１２の特定の出力に関連する遅延ゲート３６は、その
出力点で生成される信号を、コンパクタ３４によって受
信される前に遅延するように機能する。遅延ゲート３６
による全体的な遅延は、テストパターン生成器１４（遅
延ゲート１６と２４とを含む）の遅延と、検査対象回路
１２の遅延と、制御回路３８の遅延と、コンパクタ３４
を介した遅延と、クロックの連続する動作端部の間の遅
延間隔との関数となるよう選択される。実際問題とし
て、遅延ゲート３６の遅延は、クロックの連続する動作
端部の間の遅延間隔から、テストパターン生成器１４
と、検査対象回路１２と、制御回路３８の遅延を合わせ
た時間、およびコンパクタ３４のセットアップ時間を引
いた時間に等しい。検査対象回路１２の出力に関連する
遅延障害の場合には、コンパクタ３４により生成される
信号は、その予測信号とは異なるものとなる。かくし
て、コンパクタ３４の信号を監視することにより、検査
対象回路１２のある出力に関連した遅延障害を、比較回
路３５によって検知することができる。
一つの出力に関連する遅延は、全体のパターンに関連す
る遅延よりも問題となる。前述したように、検査対象回
路１２の特定の出力に関連する遅延ゲート３６は、その
出力点で生成される信号を、コンパクタ３４によって受
信される前に遅延するように機能する。遅延ゲート３６
による全体的な遅延は、テストパターン生成器１４（遅
延ゲート１６と２４とを含む）の遅延と、検査対象回路
１２の遅延と、制御回路３８の遅延と、コンパクタ３４
を介した遅延と、クロックの連続する動作端部の間の遅
延間隔との関数となるよう選択される。実際問題とし
て、遅延ゲート３６の遅延は、クロックの連続する動作
端部の間の遅延間隔から、テストパターン生成器１４
と、検査対象回路１２と、制御回路３８の遅延を合わせ
た時間、およびコンパクタ３４のセットアップ時間を引
いた時間に等しい。検査対象回路１２の出力に関連する
遅延障害の場合には、コンパクタ３４により生成される
信号は、その予測信号とは異なるものとなる。かくし
て、コンパクタ３４の信号を監視することにより、検査
対象回路１２のある出力に関連した遅延障害を、比較回
路３５によって検知することができる。
【００１６】この方法は、周期的クロックを必要とす
る。検査対象回路１２の複数の入力の間の遅延をテスト
する方法は、上記と同様な方法により実行される。特定
の入力に関連する遅延ゲート２４は、テストパターン生
成器１４からその入力へのテスト信号の受信を、検査対
象回路１２へのテストパターン入力に関連する全体的遅
延よりも、より大きな間隔で遅延させる。この遅延ゲー
ト２４に関連した特定の入力が、所定の値を越えて遅延
する場合には、個別の検査対象回路１２の出力点に現わ
れる応答は、予測した値とは異なる。この条件下におい
て、コンパクタ３４により生成された信号は予測した信
号とは異なり、この差異は、比較回路３５により判定さ
れ、遅延障害の存在を指示する。例えば、非同期ＲＡＭ
においては、書き込みに関連するアドレスのセットアッ
プ時間は、遅延ゲート２４の書き込みの遅延によりチェ
ックされ、それにより、そのアドレスは書き込みの前の
セットアップ時間に正確に到着する。
る。検査対象回路１２の複数の入力の間の遅延をテスト
する方法は、上記と同様な方法により実行される。特定
の入力に関連する遅延ゲート２４は、テストパターン生
成器１４からその入力へのテスト信号の受信を、検査対
象回路１２へのテストパターン入力に関連する全体的遅
延よりも、より大きな間隔で遅延させる。この遅延ゲー
ト２４に関連した特定の入力が、所定の値を越えて遅延
する場合には、個別の検査対象回路１２の出力点に現わ
れる応答は、予測した値とは異なる。この条件下におい
て、コンパクタ３４により生成された信号は予測した信
号とは異なり、この差異は、比較回路３５により判定さ
れ、遅延障害の存在を指示する。例えば、非同期ＲＡＭ
においては、書き込みに関連するアドレスのセットアッ
プ時間は、遅延ゲート２４の書き込みの遅延によりチェ
ックされ、それにより、そのアドレスは書き込みの前の
セットアップ時間に正確に到着する。
【００１７】複数の入力間の遅延障害のテストにおいて
は、同一間隔を有する複数の信号を遅延させる必要があ
る。この遅延は、遅延ゲート２４によって、あるいは、
テストパターン生成器１４内の遅延ゲート１６を追加す
ることによって実行することができる。例えば、非同期
ＲＡＭにおける書き込みに関連するアドレスの保持時間
をテストするためには、全体のアドレスは、書き込みよ
りも保持時間だけ遅延させられる必要がある。この遅延
は、遅延ゲート１６または２４を追加することによって
実行することができる。入力遅延障害を検知するこの方
法は、複数のクロックパルスの間の時間が、ＢＩＳＴの
制御回路３８、テストパターン生成器１４、検査対象回
路１２、ゲート３０、３２、およびコンパクタ３４によ
り規定される期間よりもはるかに長い限り、クロック周
期には影響されない。
は、同一間隔を有する複数の信号を遅延させる必要があ
る。この遅延は、遅延ゲート２４によって、あるいは、
テストパターン生成器１４内の遅延ゲート１６を追加す
ることによって実行することができる。例えば、非同期
ＲＡＭにおける書き込みに関連するアドレスの保持時間
をテストするためには、全体のアドレスは、書き込みよ
りも保持時間だけ遅延させられる必要がある。この遅延
は、遅延ゲート１６または２４を追加することによって
実行することができる。入力遅延障害を検知するこの方
法は、複数のクロックパルスの間の時間が、ＢＩＳＴの
制御回路３８、テストパターン生成器１４、検査対象回
路１２、ゲート３０、３２、およびコンパクタ３４によ
り規定される期間よりもはるかに長い限り、クロック周
期には影響されない。
【００１８】以上の説明において、遅延障害を検知する
３つの別の方法が開示された。その内の第１の方法は、
ゲート３０、３２とマルチプレクサ２８とラッチ２６を
用いて、入力と出力との間の伝播遅延障害を検知するも
のである。この方法は、パルスが最小間隔を維持してい
る限り、クロックパルスのタイミングとは無関係であ
る。
３つの別の方法が開示された。その内の第１の方法は、
ゲート３０、３２とマルチプレクサ２８とラッチ２６を
用いて、入力と出力との間の伝播遅延障害を検知するも
のである。この方法は、パルスが最小間隔を維持してい
る限り、クロックパルスのタイミングとは無関係であ
る。
【００１９】第２の方法は、遅延ゲート３６を有し、入
力と出力との間の遅延障害を検知するが、しかし、既知
の期間の周期的クロックを必要とする。第３の方法は、
遅延ゲート１６または２４あるいはその両方を有し、セ
ットアップ時間または保持時間のような複数の入力間の
遅延障害を検知する。この方法は、前記の第１の方法と
同様なクロックパルスの最小間隔を必要とする。第１と
第３の方法の利点は、既知の周波数の一定期間クロック
を必要とせずに遅延障害を検知できることである。クロ
ックパルスが複数のパルス間の最小時間を維持する限
り、遅延障害を検知することができる。
力と出力との間の遅延障害を検知するが、しかし、既知
の期間の周期的クロックを必要とする。第３の方法は、
遅延ゲート１６または２４あるいはその両方を有し、セ
ットアップ時間または保持時間のような複数の入力間の
遅延障害を検知する。この方法は、前記の第１の方法と
同様なクロックパルスの最小間隔を必要とする。第１と
第３の方法の利点は、既知の周波数の一定期間クロック
を必要とせずに遅延障害を検知できることである。クロ
ックパルスが複数のパルス間の最小時間を維持する限
り、遅延障害を検知することができる。
【００２０】上記の遅延障害検知システム１０の利点
は、単一構造の検査対象回路１２によって容易に遅延障
害のテストを実施できる点である。この検査対象回路１
２がシリコンまたは同種の半導体材料の場合には、テス
トパターン生成器１４、コンパクタ３４、比較回路３５
と様々な遅延ゲート１６、２４、ゲート３０、３２、遅
延ゲート３６を、同一のシリコン部品の上に構成でき
る。同様にして、検査対象回路１２が回路基板（図示せ
ず）に付属する複数の素子を有する場合には、この遅延
障害検知システム１０を、同一の回路基板に付属する個
別の素子によって構成できる。遅延障害検知システム１
０と検査対象回路１２を組み合わせることにより、検査
対象回路１２自身によって遅延障害テストを有効に実施
することができる。
は、単一構造の検査対象回路１２によって容易に遅延障
害のテストを実施できる点である。この検査対象回路１
２がシリコンまたは同種の半導体材料の場合には、テス
トパターン生成器１４、コンパクタ３４、比較回路３５
と様々な遅延ゲート１６、２４、ゲート３０、３２、遅
延ゲート３６を、同一のシリコン部品の上に構成でき
る。同様にして、検査対象回路１２が回路基板（図示せ
ず）に付属する複数の素子を有する場合には、この遅延
障害検知システム１０を、同一の回路基板に付属する個
別の素子によって構成できる。遅延障害検知システム１
０と検査対象回路１２を組み合わせることにより、検査
対象回路１２自身によって遅延障害テストを有効に実施
することができる。
【００２１】
【発明の効果】以上述べたように、本発明の遅延障害検
知システムによれば、極めて簡単な構成により、検査対
象回路自身を使用してその遅延障害を容易かつ確実に検
知できる。
知システムによれば、極めて簡単な構成により、検査対
象回路自身を使用してその遅延障害を容易かつ確実に検
知できる。
【図面の簡単な説明】
【図１】電子回路を伝播する信号の遅延障害を検知する
本発明の一実施例の遅延障害検出システムを示すブロッ
ク図である。
本発明の一実施例の遅延障害検出システムを示すブロッ
ク図である。
１０ 遅延障害検知システム １２ 検査対象回路 １４ テストパターン生成器 １６、２４ 遅延ゲート ２０ バス ２２ クロック生成器 ２６ ラッチ ２８ マルチプレクサ ３０、３２ ゲート ３４ コンパクタ ３５ 比較回路 ３６ 遅延ゲート ３８ 制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハロルド エヌ．シュルツ アメリカ合衆国 18103 ペンシルヴェニ ア アレンタウン、クリスレーン 955 (72)発明者 エーヴァン ゾリアン アメリカ合衆国 08540 ニュージャージ ー プリンスタウン、チコピードライヴ 31ビー
Claims (8)
- 【請求項１】 クロックパルスによりクロック駆動され
る回路（１２）の遅延障害を検知する方法において、 （ａ）回路にテスト信号の受信によって応答信号を生成
させるために、第１所定間隔の後、第１テスト信号を回
路内に発信する発信ステップと、 （ｂ）所定間隔の後、前記回路の応答信号を受信する受
信ステップと、 （ｃ）後続のクロック信号の受信後、信号受信手段の受
信した応答信号が前記第１テスト信号に対応するか否か
を決定するために、信号を比較する比較ステップと、 を有することを特徴とする回路の遅延障害検知方法。 - 【請求項２】 （ａ）複数の第１テスト信号の各々は、
第１遅延間隔の後、連続して回路（１２）内に発信さ
れ、 （ｂ）回路の応答信号の受信は、第２所定間隔の後行な
われ、 （ｃ）信号受信手段で受信された各連続信号は、連続的
に生成された応答信号によって圧縮され、無障害条件を
表わす基準信号と比較するための信号を生成することを
特徴とする請求項１の方法。 - 【請求項３】 クロック信号によってクロック駆動され
る回路（１２）の遅延障害を検知する装置において、 回路に応答信号を生成させるために、第１テスト信号を
回路内に発信するテストパターン生成手段（１４）と、 前記テストパターン生成手段に接続されて、前記回路に
よるテストパターンの受信を第１所定間隔だけ遅延させ
る第１遅延手段（１６）と、 前記第１テスト信号の受信後、前記回路により生成され
た応答信号を受信し、遅延障害を表す信号を提供する信
号受信手段（２６、３４）と、 前記信号受信手段における応答信号の受信を第２所定間
隔だけ遅延させる第２遅延手段（２８、３０、３２）
と、 前記信号受信手段の信号と無障害条件を表わす基準信号
とを比較する比較手段（３５）と、 を有することを特徴とする回路の遅延障害検知装置。 - 【請求項４】 前記信号受信手段は、 前記回路により生成された応答信号をラッチするラッチ
（２６）と、 このラッチから受信された連続信号を圧縮するコンパク
タ（３４）と、 を含むことを特徴とする請求項３の装置。 - 【請求項５】 前記第２遅延手段は、前記信号受信手段
による前記回路からの応答信号の受信を遅延させるため
に、信号受信手段によるクロック信号の受信を遅延させ
る少なくとも一つの遅延ゲート（３０）を含むことを特
徴とする請求項３の装置。 - 【請求項６】 前記第２遅延手段は、複数の個別の遅延
ゲート（３０、３２）を含み、 この遅延ゲートの内の一つは、前記信号受信手段による
応答信号の受信を遅延させるために、信号受信手段によ
るクロック信号の受信を遅延させるように動作すること
を特徴とする請求項３の装置。 - 【請求項７】 前記信号受信手段は、コンパクタ（３
４）を含み、 前記第２遅延手段は、このコンパクタによる前記回路か
らの応答信号の受信を遅延させる遅延ゲート（３６）を
含むことを特徴とする請求項３の装置。 - 【請求項８】 前記回路による前記テストパターン生成
手段からのテスト信号の受信を、前記第１所定間隔とは
異なる間隔で遅延させる遅延手段（２４）をさらに有す
ることを特徴とする請求項３の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US93571792A | 1992-08-27 | 1992-08-27 | |
| US935717 | 1992-08-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06186299A true JPH06186299A (ja) | 1994-07-08 |
Family
ID=25467562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5232162A Pending JPH06186299A (ja) | 1992-08-27 | 1993-08-26 | 回路の遅延障害検知方法とその装置 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0585086A3 (ja) |
| JP (1) | JPH06186299A (ja) |
| KR (1) | KR940004332A (ja) |
| CA (1) | CA2099415A1 (ja) |
| TW (1) | TW321806B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6189121B1 (en) | 1995-12-15 | 2001-02-13 | Nec Corporation | Semiconductor device containing a self-test circuit |
| KR100735017B1 (ko) * | 2005-08-22 | 2007-07-03 | 삼성전자주식회사 | 반도체 장치 및 이 장치의 테스트 방법 |
| KR100817236B1 (ko) * | 2006-05-08 | 2008-03-27 | 엠텍비젼 주식회사 | Ｊｔａｇ 컨트롤러를 이용한 지연 결함 테스트 장치 및지연 결함 테스트 방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100511893B1 (ko) * | 1998-12-30 | 2005-10-26 | 매그나칩 반도체 유한회사 | 칩 테스트 회로 |
| JP2001042012A (ja) * | 1999-07-29 | 2001-02-16 | Mitsubishi Electric Corp | テストパターン生成装置、ループ切断方法、伝播経路切断方法、遅延故障検出方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体 |
| US6892314B2 (en) | 2001-04-02 | 2005-05-10 | International Business Machines Corporation | Method and system of automatic delay detection and receiver adjustment for synchronous bus interface |
| JP4749754B2 (ja) * | 2005-04-12 | 2011-08-17 | 株式会社アドバンテスト | 試験装置及び試験方法 |
Citations (3)
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| JPS5920871A (ja) * | 1982-07-28 | 1984-02-02 | Nec Corp | 集積回路試験装置 |
| JPH04181184A (ja) * | 1990-11-15 | 1992-06-29 | Advantest Corp | Ｉｃ試験装置 |
| JPH04204274A (ja) * | 1990-11-30 | 1992-07-24 | Mitsubishi Electric Corp | 集積回路装置 |
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|---|---|---|---|---|
| US4878209A (en) * | 1988-03-17 | 1989-10-31 | International Business Machines Corporation | Macro performance test |
| DE3910507A1 (de) * | 1989-04-01 | 1990-10-04 | Asea Brown Boveri | Verfahren und vorrichtung zur pruefung des zeitlichen verhaltens von digitalen schaltkreisen |
| US5056094A (en) * | 1989-06-09 | 1991-10-08 | Texas Instruments Incorporated | Delay fault testing method and apparatus |
-
1993
- 1993-06-30 CA CA002099415A patent/CA2099415A1/en not_active Abandoned
- 1993-07-01 TW TW082105240A patent/TW321806B/zh active
- 1993-08-20 EP EP93306633A patent/EP0585086A3/en not_active Withdrawn
- 1993-08-20 KR KR1019930016191A patent/KR940004332A/ko not_active Application Discontinuation
- 1993-08-26 JP JP5232162A patent/JPH06186299A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5920871A (ja) * | 1982-07-28 | 1984-02-02 | Nec Corp | 集積回路試験装置 |
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| KR100735017B1 (ko) * | 2005-08-22 | 2007-07-03 | 삼성전자주식회사 | 반도체 장치 및 이 장치의 테스트 방법 |
| US7543201B2 (en) | 2005-08-22 | 2009-06-02 | Samsung Electronics Co., Ltd. | Semiconductor devices including test circuits and related methods of testing |
| KR100817236B1 (ko) * | 2006-05-08 | 2008-03-27 | 엠텍비젼 주식회사 | Ｊｔａｇ 컨트롤러를 이용한 지연 결함 테스트 장치 및지연 결함 테스트 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0585086A3 (en) | 1995-02-01 |
| KR940004332A (ko) | 1994-03-15 |
| EP0585086A2 (en) | 1994-03-02 |
| TW321806B (ja) | 1997-12-01 |
| CA2099415A1 (en) | 1994-02-28 |
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