JPH04204274A - 集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は少なくとも１つの回路ブロックを含む集積回路
装置に関し、詳しくは、回路ブロックの々イ２ンゲ信号
を窩精度に行うことので入る集積回路装置に関するもの
である。

〔従来の技術〕

ＡＳＩＣ設計においてセルライブラリは必須であるが、
設計段階でのフィードバックを少なくし、開発期間の短
縮化、開発コストの削減を図るためには、個々のセルの
性能や信頼性を把握しておかなければならない。その中
でタイミング評価は重要な技術の１つであるが、セルの
タイミング評価を行うためには、入力バッファ等のセル
周辺の回路の遅延を除いて評価しなければならない。

コノヨウに、入力バッファ等のセル周辺の回路の遅延を
除いてセルのタイミング評価を行うものとして、従来か
ら一般的に知ちれているものに、例えば第６図に示すも
のがあった。第６図は従来の集積回路装置のブロック図
である。図において、１は集積回路装置、２１〜２ｊは
入力端子、３ａ〜３ｊは入力バッファ、４８〜４Ｃは入
力データ保持回路、５はタイミング測定を行う回路ブロ
ックＣ以下被測定回路ブロックと呼ぶ〕、６８〜６ｃは
出力データ保持回路、７８〜７Ｃホ出力バツフア、８８
〜８Ｃは出力端子である。

次に、従来の集積回路装置１における被測定回路ブロッ
ク５のタイミング測定方法について説明する。被測定回
路ブロック５のタイミング測定は、被測定回路ブロック
５の入力端子に入力した入力信号と、その結果被測定回
路ブロック５の出力端子から出力される出力信号の時間
的な差、すなわち遅延時間を測定することで行わねる。

この遅延時間を測定するため、第６図のように被測定回
路ブロック５の入力端子に入力データ保持回路４８〜４
ｃを接続し、被測定回路ブロック５の出力端子には出力
データ保持回路６ａ〜６Ｃを接続している。これら入力
並びに出力データ保持回路は、集積回路装置１の外部よ
り入力される制御信号に同期して動作する。すなわち、
制御信号入力端子２ｈ〜２１から入力する制御信号に同
期して、入力信号保持回路４ａ〜４Ｃは保持していた入
力データを被測定回路ブロック５に印加し、同様に制御
信号入力端子２ｊから入力される制御信号に同期して、
出力データ保持回路に出力データが取り込まねる。

第７図は被測定回路ブロック５の入出力信号なちびに入
力なちびに出力データ保持回路に与えられろタイミング
信号を示した波形図である。図には、入力端子２ｈ〜２
ｊに入力されるタイミング信号と、これらタイミング信
号が入力バッファを経由して入力データ保持回路４＆〜
４Ｃの入力端子４ａ、。

４ｃ、に与えられる制ａ信号、これら制御信号に応答し
て入力データ保持回路の出力端子４ａ３　、４Ｃ３から
出力される。すなわち、被測定回路ブロック５の入力信
号、被測定回路ブロック５の出力信号すなわち出力デー
タ保持回路のデータ入力端子６ａ３゜６ｂ３　＋　６ｃ
Ｍに入力される信号、そして、この信号を出力データ保
持回路に取り込むタイミングを制御する制御信号６ａ１
、そして、この制御信号が入力されると制御信号入力端
子２ｊに与えられる信号を示している。信号２ｈ、２１
，２ｊと信号”！　＋　４０２　、６ａ＊はそれぞれ同
一制御信号であるが、入力バッファによって遅延が生じ
ている。

被測定回路ブロック５の遅延時間を測定するには、出力
信号保持回路６ａ〜６Ｃに入力される制御信号５ａ２の
入力タイミングを変動させろことによって、出力データ
保持回路に取り込むデータの変更時期を観測することに
よって行わねろ。

第４図には入力データ保持回路め一具体例を、第５図に
は出力データ保持回路の一具体例を示す。

第４図において、２２はデータ入力端子、２３はデータ
出力端子、２１は制御信号入力端子を示している。

２４はｎチャネルトランジスタによるトランスミッショ
ンゲートであり、制御信号入力端子２１から入力さねる
制御信号が′″Ｈ′の時ゲートが開かれ、信号が伝搬し
、′Ｌ′のときはゲートは閉じられ信号は伝搬しない。

インバータ２７はインバータ２６とでレシオ型ラッチを
構成しており、インバータ２７はインバータ２５ならび
にインバータ２６と比較して駆動能力が小さくなってい
る。このため、インバータ２５の出力によってラッチに
保持さねたデータの書換えが可能となっている。第５図
において、２８．２９．３２は制御信号入力端子、３０
．３１はデータ入力端子、３３はデータ出力端子、３４
〜３６はｎチャネルトランジスタによるトランスミッシ
ョンゲート、３７〜４３はインバータである。第４図に
示した回路と同様に、インバータ４０．４２は他のイン
バータと比較して駆動能力が小さくなっており、インバ
ータ３９と４０、並びに４１と４２でそねぞれレシオ型
うツ゛チ回路を構成している。制御信号入力端子２８並
びに３２にノンオーバーラツプな２相クロツクを与えろ
ことによって、データ入力端子３１とデータ出力端子３
３の間でシフトレジスタ回路を形成している。

また、データ入力端子３０から入力されるデータは、制
御信号入力端子２９より入力される制ａ信号によって、
インバータ３９並びに４０によって構成さねろラッチ回
路に取り込まれ保持されることとなる。

また、第５図に示したように、出力データ保持回路にシ
フトレジスタ機能を持たせ、こねちを直列接続しシフト
パス化することによって、出力データ保持回路に出力デ
ータ（期待値）やその反転値を初期設定することが可能
となり、これによって、出力データによる出力データ保
持回路のデータ変更を確認することができ、また集積回
路装置の内部に複数の回路ブロックが存在する場合、す
へてを大畠カピンに接続しなくてもデータを観測するこ
とが可能となる。

〔発明が解決しようとする課題〕

従来の集積回路装置は以上のように構成されていたので
、第７図に示したように、制御信号入力端子から入力さ
れるタイミング信号と、実際に被測定回路ブロックに入
力し、また出力を取り込むタイミング信号の間には、個
々の出力バッファによる遅延時間Ｌｄ１〜ｔｄ３のずれ
が生じてしまう。また、入力バッファのようなチップ内
部の個々の回路並びに配線の違いによる遅延時間のずれ
だけでなく、測定するタイミングを発生する測定装置が
ち集積回路装置までの配線、治工具類のそれぞれの信号
伝搬経路の違いによってタイミングのずれが生じ、高精
度なタイミング測定ができないという問題点があった。

本発明は以上のような問題点を解消するためになされた
もので、これちタイミング信号の伝搬経路の違いによる
タイミング信号のずれを無くし、被測定回路ブロックの
高精度なタイ２ンゲ渾］定を可能とする集積回路装置を
得ろことを目的とする。

〔課題を解決するための手段〕

本発明に係る集積回路装置は、少なくとも１つの回路ブ
ロックと、この回路ブロックへの入力信号を保持し、保
持さねた入力データを回路プロ゛ツクに印加するタイミ
ングを制御する制御信号とが入力される第１の論理と、
回路ブロックの出力データを取り込み保持し、その取り
込むタイミングを制匝する制御信号とが入力される第２
の論理と、この第１ならびに第２の論理の制御信号を毘
−のタイミング信号から生成するタイミング信号生成部
を備え、タイミング信号生成部は外部より入力される信
号によって、そのタイミングを任意の範囲で変更可能と
したものである。

０作用〕 本発明におけろ集積回路装置は、回路ブロックに入力す
るデータのタイミングを制御する第１の論理への制と信
号と、回路ブロックの出力データを取り込むデータを制
匝する第２の論理への制御信号を、集積回路装置内部に
設けられたタイミング信号生成部によって生成されるの
で、入力バッファ等の集積回路内部、またタイミング信
号を発生する測定回路から集積回路装置の入力端子まで
の集積回路装置外部のタイミング信号伝搬経路の違いに
よろ印加タイミングのすわが生じず高精度なタイミング
測定が可能となる。

〔実施例〕

以下、本発明の一実施例を図に基づいて説明する。

第１図は本発明の一実施例である集積回路装置のブロッ
ク図である。

図において、１は集積回路装置、２ａ〜２ｇは入力端子
、３８〜３ｇは入力バッファ％４’〜４Ｃは入力データ
保持回路で、この入力データ保持回路の６カは、５の被
測定回路ブロックの入力端子に接続されている。被測定
回路ブロック５の圧力は、６ａ〜６ｃの出力データ保持
回路に接続されている。入力データ保持回路４８〜４Ｃ
１並びに６力データ保持回路６ａ〜６Ｃの印加並びに取
り込みタイミングを制御する副色信号４ａ２〜４　ｃ　
２　並びに６ａ２〜６Ｃ２は、タイミング信号生成回路
９に接続さねている。タイεノブ信号生成回路９のシ１
】アルデータ入力端子ＳＩ並びにンリアルデータ出力端
子ＳＯは、入カッ〈ツファ３ｆ並びに出力バッファ７Ｆ
を介して集積回路装置１のデータ入力端子２ｒ並びにデ
ータ出力端子８ｆに接続されている。また、基準タイミ
ング入力端子ＴＩＮは、入力バッファ３ｇを介して入力
端子２ｇに接続さねている。

第１図におζするタイミング発生器９の一実施例を第２
図に示す。図において、１１は基準タイミング信号入力
端子、１２はタイミング調整信号入力端子、１３は制御
信号入力端子、１０１〜１０１はタイミング調節ユニッ
トで、遅延素子１９ａ〜１９１、タイミング調節信号伝
搬回路２０ａ〜２０１、選択回路２１ａ〜２１１によっ
て構成されている。また、１８ａ〜１８Ｃは遅延素子、
１４〜１６はタイミング信号出力端子である。ＩＳａ〜
１８Ｃの遅延素子は予め所望の遅延量が設定されており
、また遅延素子１９ａ〜１９ｅは＠調整のための基本遅
延量の２ｎ倍の遅延量が割り振＾わでいる。同様にして
１９ｄ　−１９ｆ、１９ｇ〜１９１番ζも基本遅延量の
２°倍の遅延量がそれぞｔ″Ｉ割り振らねている。遅延
量の微調整は、例えハ直列に接続さねた々イミング調節
ユニットｌＱａから１００において、タイミング調節信
号伝搬回路２０ａ〜２０ｅに保持されたタイミング調節
信号によって選択回路２１ａ〜２１ｃが制御され、こね
によって遅延素子１９ａ〜１９８の内、任意の遅延素子
をタイミング信号が伝搬するように制御している。タイ
ミング調節信号伝搬回路２０ａ〜２０ｉはすべて、直列
接続されて１本のシフトパスを形成しており、制御信号
入力端子１３から入力されるシフト制御信号によって、
タイミング調節信号入力端子１２から出力端子エフまで
シフトされる。タイミング調節信号はこのシフトパス上
を伝搬することとなる。

基準タイミング信号入力端子１１から入力された基準タ
イミング信号は、予め所望の遅延量に設定さｒた遅延素
子１８１〜１８Ｃｌζよって初期遅延を与えられた後、
複数のタイミング調節ユニットｌｏａ〜工ｏｉによって
遅延量が微調整され、基準タイミング信号から所望の遅
延量だけ遅延させ八ねたタイミング信号が出力される。

第３図には基準タイミング信号と、第２図に示したタイ
ミング信号発生器によって生成させたタイミング信号の
例を示す。ここには基準タイミング信号入力端子１１か
ら入力される基準タイミング信号と、タイミング信号出
力端子１４〜１６に出力されるタイミング信号を示した
ものである。例えば、遅延量ｔ＆は第２図に示した遅延
素子１８ｍによる遅延量を示し、Δｔは遅延素子１９１
〜１９８の組合せにより生成さｊろ最大限の遅延量を示
しており、タイミング信号出力端子１４には、基準タイ
ミング信号より１ａ〜（Ｌａ＋Δｔａ）　　だけ遅延し
たタイミング信号が出力される。ここで、Δｔａの範囲
でとる遅延量は、基本遅延量の整数倍の範囲内で段階的
に調整できる。

以上述べた回路以外の回路並びにその動作は、前記従来
のものと同様である。

〔発明の効果〕

以上のように本発明によれば、被測定回路ブロックの入
力データの印加オろタイミングと、出力データを取り込
むタイミングを、単一の基準ブロックから集積回路内部
で生成させろ構成にしたので、タイミング信号の信号伝
搬経路の違いによるタイミング信号のずねが生じず、そ
の結果高精度なタイミング測定を実施できる集積回路装
置が得られる効果がある。

【図面の簡単な説明】

第１図は本発明の集積回路装置の一実施例を示すブロッ
ク図、第２図は第１図の半導体簗積回路を構成するタイ
ミング信号発生器の一具体例を示す回路図、第３図は第
２図に示したタイミング信号発生器によって生成したタ
イミング信号を示す波形図、第４図は従来および本発明
共通の入力データ保持回路の回路図、第５図は従来およ
び本発明共通の出力データ保持回路の回路図、第６図は
従来の集積回路装置のブロック図、第７図は第６図に示
した従来例に搭載さねている被測定回路ブロックのタイ
ミング測定を行う時の被測定回路ブロックの入力並びに
出力タイミング信号等を示す図である。 図中、１は集積回路装置、２８〜２ｇ　　は入力端子、
３８〜３ｇハ入カバツファ、４ａ〜４Ｃは入力データ保
持回路、５は回路ブロック、６８〜６Ｃは出力データ保
持回路、７ａ〜７Ｃは出力バッファ、８ａ〜８Ｃは出力
端子、９はタイミング信号生成回路を示す。 なお、図中、同一符号は同一、または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 　少なくとも１つの回路ブロックと、この回路ブロツク
   への入力信号を保持し、保持された入力データを前記回
   路ブロックに印加するタイミングを制御する制御信号と
   が入力される第１の論理と、前記回路ブロックの出力デ
   ータを取り込み保持し、その取り込むタイミングを制御
   する制御信号とが入力される第２の論理と、前記第１な
   らびに第２の論理の制御信号を単一のタイミング信号か
   ら生成するタイミング信号生成部を備えて、前記タイミ
   ング信号生成部は外部より入力される信号によつてその
   タイミングを任意の範囲で変更可能なことを特徴とする
   集積回路装置。