JPH04140612A - ロジック・アナライザのサンプリング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はロジック・アナライザのサンプリング回路に関
する。置体的には、被測定物からのクロックに同期した
サンプリング・クロックによりデータを取込む同期測定
を行うロジック・アナライザにおいて、入力されたデー
タを確実に取込むことができる安価な構成のロジック・
アナライザのサンプリング回路を提供せん゛とするもの
である。

［従来の技術］ 従来の同期測定を行うロジック・アナライザのサンプリ
ング回路の構成を第４Ａ図に示し説明する。

第４Ａ図において、被測定物から取込まれる入力データ
信号１１は、データ入力回路６０に入力され、ここで所
定の基準レベルと比較されて“Ｈ”または“Ｌ”が判定
される。データ入力回路６０により“Ｈ”または“Ｌ　
ＩＩの信号に変換されたデータ信号６９は、データ遅延
回路７０を介して所定時間遅延され、遅延された遅延デ
ータ信号７９はサンプリング回路８０に入力される。サ
ンプリング回路８０では、サンプリング・クロック生成
回路１００からのサンプリング・クロック１０９に従っ
て遅延データ信号７９をサンプルし、これをサンプルド
・データ信号８９として出力する。

ここで、サンプリング・クロック１０９は、被測定物か
らの外部クロック１２をもとにして生成されている。す
なわち、入力データ信号１つと同期した外部クロック１
２は、まず外部クロック入力回路９０により所定の基準
レベルと比較されて、ＨＩＩまたは“Ｌ　ｔｔが判定さ
れる。Ｈ”またはｔｉ　Ｌ　ｐｔが判定され再生された
再生クロック９９は、サンプリング・クロック生成回路
１００に入力されて、あらかじめ設定された条件に従っ
てサンプリング・クロック１０９として生成される。設
定された条件としては、たとえば、外部クロック７２の
有効エツジの極性、入力された外部クロック１２を有効
とするか無効とするかを判別するクロック・クオリフ？
イ機能、複数のクロックを組合わせる機能、複数のクロ
ックからサンプリング・クロックとして用いるクロック
を選択する機能であり、これらの機能を有する回路がサ
ンプリング・クロック生成回路１００内に直列に接続さ
れている。

以上の回路動作において、被測定物からの入力データ信
号１１を確実に取込むためには、第４Ｂ図に示すセット
アツプ時間およびホールド時間の条件を満たしているこ
とが必要である。セットアツプ時間は、外部クロック１
２（同図（ｂ））の有効エツジ（ここでは、立上がりエ
ツジ）以前に入力データ信号１１（同図（ａ））が安定
していなければならない時間であり、ホールド時間は、
外部クロック１２の有効エツジ以後に入力データ信号１
１が安定していなければならない時間である。後者のホ
ールド時間は、セットアツプ時間に比べ非常に小さく、
通常は測定をし易くするためＯである。したがって、外
部クロック１２の有効エツジが入力されると同時に入力
データ信号］１が変化しても、それ以前に安定していた
入力データ信＠１１をサンプリング回路８０において確
実にサンプルしなければならない。そこで、データ遅延
回路７０は、遅延データ信号７９がサンプリング回路８
０においてサンプリング・クロック１０９によって確実
にサンプルされるように遅延時間が設定されている。

また、サンプリング・クロック１０９は外部クロック１
２をもとにして生成されるが、サンプリング・クロック
１０９がサンプリング回路８０に印加されるまでの間に
は、外部クロック入力回路９０およびサンプリング・ク
ロック生成回路１００に含まれた各種の機能を有する回
路の遅延時間がそれぞれ存在する。そのために、データ
遅延回路７０はこれらの遅延時間をも考慮した値の遅延
時間に設定する必要がある。

［発明が解決しようとする課題］ しかしながら、第４Ａ図に示した従来例によると、たと
えば、複数の外部クロックと複数のクロック・フォリフ
フイ機能を組合わせてサンプリング・クロック１０９を
生成するなど豊富な機能を持たせようとすれば、構成要
素、とくにこれらの機能を有する各回路を直列に接続し
たサンプリング・クロック生成回路１００の回路規模が
大きくなる。その結果、外部クロック１２が入力されて
からサンプリング・クロック１０９が出力されるまでの
遅延時間が大きくなるとともに、用いられる回路素子の
定数のバラツキや周囲温度の変化などによる遅延時間の
バラツキも大きくなる。そのために、データ遅延回路７
０には、遅延時間が大きく、しかも精度の良い、高価な
遅延素子（デイレ−・ライン）を用いなければならない
という解決すべき課題があった。

また、外部クロック１２が入力されてからサンプリング
・クロック１０９が出力されるまでの遅延時間のバラツ
キが著しく大きい場合は、このバラツキを所定の範囲内
におさまるように調整しなければならないという未解決
の課題があった。

他方、論理ゲートを多数接続してデータ遅延回路７０を
構成するならば、安価な手段となり得るが、データ遅延
回路７０自体の遅延時間にバラツキが生じてしまうから
、正確な遅延時間を有するデータ遅延回路７０はゲート
・デイレのようなＩＣ（集積回路）化には適さないとい
う解決すべき課題があった。

［課題を解決するための手段］ 上記解決課題に照らし、本発明はなされたものであり、
そのために、同期測定を行うロジック・アナライザのサ
ンプリング回路として、外部クロックの周期に対して十
分に高速の内部クロック発生回路を具備せしめて、これ
より供給される内部クロックにより、“Ｈ”または“Ｌ
”の信号に変換された被測定物からのデータ信号をサン
プルし、このサンプルされたデータ信号を内部クロック
に同期してラッチすることを必要な遅延時間分繰返すこ
とにより遅延せしめるようにした。

また、“Ｈ”または“Ｌ　ｔｔが判定されて再生された
被測定物からの外部クロックを内部クロックでサンプル
し、この内部クロックに同期してサンプルされた外部ク
ロックから、あらかじめ設定された条件に従ってサンプ
リング・クロックを生成するようにした。

ざらに、あらかじめ設定された条件に従ってサンプリン
グ・クロックを生成する場合に、内部クロックに同期せ
しめて設定条件を満たしたサンプリング・クロックを生
成するようにもした。

［作用］ このように、被測定物からのデータ信号を高速の内部ク
ロックに同期して必要な時間遅延せしめるとともに、内
部クロックによりサンプルされた外部クロックからサン
プリング・クロックを生成するようにし、ざらには、サ
ンプリング・クロックを生成する場合に内部クロックに
同期せしめるようにもしたので、使用される回路素子の
定数の違いや周囲温度の変化などによるデータ信号およ
びサンプリング・クロックの遅延時間のバラツキがなく
なり、データ信号を確実に取込むことができるロジック
・アナライザのサンプリング回路が実現されるようにな
った。

Ｆ実施例〕 本発明の一実施例の回路構成を第１図に示し説明する。

ここで、第４Ａ図における構成要素に対応するものにつ
いては同じ記号を付した。

第１図において、被測定物からの入力データ信号１１は
、データ入力回路６０により基準レベルと比較されて“
ＨｔｔまたはＬ″が判定される。

判定されたデータ信号６９は、データ・サンプリング回
路２０に入力されて、内部クロック発生回路５０からの
高速の内部クロック５９（たとえば２００ＭＨｚ　）に
従ってサンプルされ、サンプルされたデータ信号は内部
クロック５９に同期して必要とする時間遅延される。遅
延された遅延データ信号２９は、サンプリング回路８０
でサンプリング・クロック生成回路４０からのサンプリ
ング・クロック４９によりサンプルされ、得られたデー
タはサンプルド・データ信号８９として出力される。こ
こにおけるサンプリング・クロック４９は、第４Ａ図に
示した従来例と同様に外部クロツり１２をもとにして生
成されるが、つどの点で従来例とは異なっている。すな
わち、外部クロック入力回路９０において“ＨＩＴまた
は“Ｌパが判定された再生クロック９９は、クロック・
サンプリング回路３０により内部クロック５９でサンプ
ルされる。このサンプルされたサンプルド再生クロック
３９を受けたサンプリング・クロック生成回路４０は、
あらかじめ設定された条件に従ってサンプリング・クロ
ック４９を生成する。

このように、本発明では、データ・サンプリング回路２
０により遅延された遅延データ信号２９は、内部クロッ
ク５９に同期して遅延しているため遅延時間のバラツキ
がなく、サンプリング・クロック４９もサンプリング・
クロック生成回路４０における遅延時間を含んでいるも
のの、内部クロック５９に同期しているので、確実、か
つ、安定して遅延データ信号２９を取込むことができる
。

第２Ａ図は第１図に示したデータ・サンプリング回路２
０．サンプリング回路８０およびクロック・サンプリン
グ回路３０の具体的な回路構成を示しており、回路の動
作タイミングを示す第２Ｂ図を併用して説明する。

第２Ａ図において、データ入力回路６０（第１図）から
のデータ信号６９（第２Ｂ図（ｂ））は、データ・サン
プリング回路２０のフリップフロップ２１において内部
クロック５９（同図（ａ））に従ってラッチされること
によりサンプルされる。

サンプルされたデータ信号２５は、さらに各フリップフ
ロップ２２ａ、２２ｂ、２２ｃ、２２ｄ。

２２ｅによって内部クロック５９に従って順次ラッチさ
れることにより、内部クロック５９に同期して必要な時
間分遅延される。

他方、外部クロック入力回路９０（第１図）からの再生
クロック９９（第２Ｂ図（Ｃ））は、クロック・サンプ
リング回路３０を構成するフリップフロップ３１におい
て内部クロック５９に従ってラッチされることによりサ
ンプルされる。この内部クロック５９に同期したサンプ
ルド再生クロック３９（同図（ｅ））は、サンプリング
・クロック生成回路４０に入力されて、サンプリング・
クロック４９（同図（ｆ））として生成される。

そこで、サンプリング回路８０を構成するノリツブフロ
ップ８１は、データ・サンプ１ノング回路２０からの遅
延データ信号２９（同図（ｄ））を、サンプリング・ク
ロック４９によりサンプルする。

ここで、サンプリング・クロック生成回路４０の遅延時
間をＴｄ　（同図（ｆ））とすると、図示するように、
遅延データ信号２９はサンプリング回路８０においてサ
ンプリング・クロック４９により確実に取込まれること
になる。

しかし、サンプリング・クロック生成回路４０の回路規
模が各種の機能を有する回路を組込まれることにより大
きくなってしまい、そのために遅延時間Ｔｄのバラツキ
を無視することができなくなる場合もあり得る。そのよ
うな場合には、サンプリング・クロック生成回路４０も
内部クロック５９に同期して動作するようにすることに
より、その遅延時間Ｔｄのバラツキを抑制することが可
能となる。

第３Ａ図はそのように動作するサンプリング・クロック
生成回路４０の具体的な回路構成を示すものであり、回
路の動作タイミングを示す第３Ｂ図を併用して説明する
。

第３Ａ図において、再生クロック９９（第３Ｂ図（Ｃ）
、第２Ａ図）をクロック・サンプリング回路３０（第１
図）により内部クロック５９（第３Ｂ図（ａ））に同期
してサンプルしたサンプルド再生クロック３９（同図（
ｅ）〉は、第１サンプリング・クロック生成回路４１８
に入力され、ここで生成された最初のサンプリング・ク
ロック４４ａ（同図（ｆ））は、ノリツブフロップ４２
ａにより内部クロック５９に同期してラッチされる。そ
の出力４５ａ（同図（ｇ））を受けた第２サンプリング
・クロック生成回路４１ｂでは、つどのサンプリング・
クロック４６ｂ（同図（ｈ））を生成し、これをフリッ
プフロップ４２ｂで同様にしてラッチする。さらに、第
３サンプリング・クロック生成回路４１Ｇは、フリップ
フロップ４２ｂからの出力４７ｂ（同図（ｉ））を受け
て最終的なサンプリング・クロック４８ｃ（同図（」）
）を生成し、これをフリップ７０ツブ４２ｃによりラッ
チする。そこで、その出力が遅延データ信号２９（同図
（ｄ））をサンプルするためのサンプリング・クロック
４９（同図（ｋ））としてサンプリング回路８０（第１
図）に印加される。ここで、第１サンプリング・クロッ
ク生成回路４１ａの遅延時間をＴｄ８（第３Ｂ図（ｆ）
）、第２サンプリング・クロック生成回路４１ｂの遅延
時間をＴｄｂ（同図（ｈ））、第３サンプリング・クロ
ック生成回路４１Ｃの遅延時間をＴｄｏ（同図（ｊ））
とすると、サンプリング・クロック生成回路４０は内部
クロック５９に同期して動作するので、サンプリング・
クロック４９の遅延時間のバラツキもなくなり、データ
入力回路６０（第１図）より入力されたデータ信号６９
（第３Ｂ図（ｂ））を遅延せしめて出力されるデータ・
サンプリング回路２０からの遅延データ信号２９（同図
（ｄ））は、サンプリング回路８０において、サンプリ
ング・クロック４９（同図（ｋ））により確実に取込ま
れることになる。

このように、サンプリング・クロック生成回路４０を、
第１、第２、第３サンプリング・クロック生成回路４１
ａ、４１ｂ、４１ｃに細分化し、それぞれ得られたサン
プリング・クロック４４ａ。

４６ｂ、４８ｃについて内部クロック５９でラッチする
ことにより内部クロック５９に同期せしめるようにする
ならば、サンプリング回路８０に印加されるサンプリン
グ・クロック４９の遅延時間のバラツキをなくすること
ができる。細分化された各サンプリング・クロック生成
回路４１８．４１ｂ、４１Ｇの置体的な機能としては、
たとえば、第１サンプリング・クロック生成回路４１ａ
には、クロックの設定された極性を判定する機能を持た
せ、第２サンプリング・クロック生成回路４１ｂは、ク
ロック・クオリフフイ機能を有する回路とし、第３サン
プリング・クロック生成回路４１０には、複数のクロッ
クを組合わせたり、あるいは、複数のクロックからサン
プリング・クロック４９を選択する機能を与えることな
どが挙げられる。

［発明の効果］ 以上の説明から明らかなように、本発明によるならば、
被測定物より入力されたデータ信号を高速の内部クロッ
クによりサンプルし、サンプルされたデータ信号を内部
クロックに同期して必要な時間遅延せしめるようにして
、用いられる回路素子の定数の違いや周囲温度の変化な
どによるデータ信号の遅延時間のバラツキをなくすると
ともに、この遅延されたデータ信号を内部クロックに同
期した外部クロックから生成されたサンプリング・クロ
ックでサンプルするようにしたので、サンプリング・ク
ロックの遅延時間のバラツキもなくなり、データ信号を
確実に取込むことが可能となった。

また、サンプリング・クロックを生成する場合に内部ク
ロックに同期せしめて生成するようにもしたことから、
サンプリング・クロックを生成する回路に多くの機能を
具備せしめるようにしたために、回路規模がたとえ大き
くなったとしても、サンプリング・クロックの遅延時間
のバラツキがなくなり、データを確実に取込むことがで
きる。

したがって、本発明の効果は極めて大きい。

【図面の簡単な説明】

第１図は本発明の一実施例の回路構成図、第２Ａ図は第
１図に示したデータ・サンプリング回路、サンプリング
回路およびクロック・サンプリング回路の一実施例を示
す回路構成図、第２Ｂ図は第２Ａ図に示した各回路の動
作タイミングを説明するためのタイム・チャート、第３
Ａ図は第１図に示したサンプリング・クロック生成回路
の一実施例を示す回路構成図、第３Ｂ図は第３Ａ図に示
した回路各部の動作タイミングを説明するためのタイム
・チャート、第４Ａ図は従来例の回路構成図、 第４Ｂ図は第４Ａ図に示した回路がデータを取込める条
件であるセットアツプ時間およびホールド時間を説明す
るためのタイム・チャートである。 １１・・・入力データ信号 １２・・・外部クロック ２０・・・データ・サンプリング回路 ２１．２２ａ、２２ｂ、２２ｃ、２２ｄ、２２ｅ。 ３１．４２ａ、４２ｂ、４２ｃ、８１゜・・・フリップ
フロップ ２５．６９・・・データ信号 ２９．７９・・・遅延データ信号 ３０・・・クロック・サンプリング回路３９・・・サン
プルド再生クロック ４０．１００・・・サンプリング・クロック生成回路４
１ａ・・・第１サンプリング・クロック生成回路４１ｂ
・・・第２サンプリング・クロック生成回路４１ｃ・・
・第３サンプリング・クロック生成回路４４ａ、４６ｂ
、４８ｃ。 ４９．１０９・・・サンプリング・クロック４５ａ、４
７ｂ、−・・出力 ５０・・・内部クロック発生回路 ５９・・・内部クロック ６０・・・データ入力回路 ７０・・・データ遅延回路 ８０・・・サンプリング回路 ８９・・・サンプルド・データ信号 ９０・・・外部クロック入力回路 ９９・・・再生クロック。

Claims (1)

1. 【特許請求の範囲】 １、被測定物からの外部クロックより高速の内部クロッ
   ク（５９）を発生するための内部クロック発生手段（５
   ０）と、 データ入力手段（６０）により高いレベルであるか低い
   レベルであるかを判定された前記被測定物からのデータ
   信号を、前記内部クロック発生手段からの内部クロック
   に従ってサンプルし、サンプルされた前記データ信号（
   ２５）を前記内部クロックに同期してラッチすることを
   必要な回数繰返して所望の遅延時間後に遅延データ信号
   （２９）を出力するためのデータ・サンプリング手段（
   ２０）と、 外部クロック入力手段（９０）により高いレベルである
   か低いレベルであるかを判定されて再生された前記被測
   定物からの外部クロックを、前記内部クロックに従って
   サンプルするためのクロック・サンプリング手段（３０
   ）と、 前記クロック・サンプリング手段によりサンプルされた
   前記外部クロックからあらかじめ設定された条件に従っ
   てサンプリング・クロック（４９）を生成するためのサ
   ンプリング・クロック生成手段（４０）と、 前記遅延データ信号を、前記サンプリング・クロックを
   印加されてサンプルするためのサンプリング手段（８０
   ）と を具備したロジック・アナライザのサンプリング回路。 ２、前記サンプリング・クロック生成手段が、前記あら
   かじめ設定された条件を満足するための機能を有するサ
   ンプリング・クロック機能手段（４１ａ、４１ｂ、４１
   ｃ）と、 前記サンプリング・クロック機能手段の出力を前記内部
   クロックに周期したタイミングで前記サンプリング・ク
   ロックとして出力するラッチ手段（４２ａ、４２ｂ、４
   ２ｃ）と を含むものである請求項１記載のロジック・アナライザ
   のサンプリング回路。