JPS63169581A - スキヤンデザイン回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、組み合わせ回路と、スキャンパスを構成す
るフリップフロップとを有するスキャンデザイン回路に
関するものである。

〔従来の技術〕

第３図は従来のスキャンデザイン回路を示す。

図において、１．２．３は組み合わせ回路で、前記組み
合わせ回路ｌ、２にはシステムクロック信号ＣＬにが、
組み合わせ回路３には信号ＳＩＧが入力される。４．５
はエツジ・トリガ・フリップフロップ（以下、ＳＦＦと
略す）で、前記ＳＦＦ　４にはデータ、クロック信号Ｔ
１が、前記ＳＦＦ　５には前記組み合わせ回路２からの
データ、クロック信号Ｔ２が人力される。

つぎに、動作を説明する。

１相のシステムクロック信号ＣＬＫが１°パルスだけ組
み合わせ回路！、２に印加されると、データ、例えば、
データＡがクロック信号Ｔ１によりＳＦＦ　４にセット
され、セットされたデータＡが組み合わせ回路２により
処理される。

そして、システムクロック信号がもう１パルス組み合わ
せ回路に印加されると、組み合わせ回路２により処理し
て得られるデータＡがクロック信号Ｔ２によりＳＦＦ　
５にセットされる。

この場合、スキャンアウトされるデータは期待偵と一致
するので、組み合わせ回路、フリップフロップは良と判
定される。

第４図にクロック信号Ｔ１、Ｔ２と第３図に示す各部Ｄ
１、Ｄ２、Ｄ３に現れるデータとのタイミングを示す。

しかし、前記クロックイ８号Ｔ２のクロック信号Ｔ！に
対する位相差ＸがＳＦＦ　４のホールドタイム、組み合
わせ回路２のディレィタイム、ＳＦＦ　２のセットアツ
プタイムの合計時間より大きいと、タイミングエラーが
発生し、データが貫通状態になる。

この場合、スキャンアウトされるデータは期待値と異な
るので５組み合わせ回路、フリップフロップは不良と判
定される。

第５図にデータが貫通状態になったときのタイミングを
示す。

（発明が解決しようとする問題点） 従来のスキャンデザイン回路は、組み合せ回路のディレ
ィタイムとフリップフロップのタイミングマージンの良
否を、タイミングエラーが発生するか否かによって判定
する構成にしたから、スキャンデザイン回路単位に良否
は判定できるが個々の組み合せ回路のディレィタイムと
フリップフロップの不良解析をすることができないとい
う問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、個々の組み合せ回路のディレィタイムとフリ
ップフロップのタイミングマージンを測定できるスキャ
ンデザイン回路を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るスキャンデザイン回路は、複数の組み合
わせ回路と、スキャンパスを構成するフリップフロップ
とを有し、１相のシステムクロック信号により前記複数
の組み合わせ回路を駆動するものであって、組み合わせ
回路からのクロック信号をフリップフロップに転送する
クロック信号転送路に、前記クロック信号か、あるいは
所定のパルス信号かのいずれかを切り換え出力する切り
換え手段を設けたものである。

（作用〕 この発明における切り換え手段は、組み合わせ回路から
人力されるクロック信号か、・あるいは所定のバルスイ
に１号のいずれかを、切り換え出力する構成にしたから
、フリップフロップにクロック信号かあるいは所定のパ
ルス信号を切り換え入力する。

〔実施例〕

第１図はこの発明の一実施例を示す。図において、１〜
５は第３図と同一部分を示す。この実施例のスキャンデ
ザイン回路と、従来例のそれとが相違する点は、組み合
ね上回路２からのクロック信号Ｔ２をＳＦＦ　５に転送
する転送路に、切り換え回路（切り換え手段）６を設け
た点である。この切り換え回路６は、ＦＥＴ（ｆｉｅｌ
ｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ）６ａ、６ｂ
により構成され、前記ＦＥＴ６ａはインバータ７を介し
て人力されるモート切り換え信号により０Ｎ１０ＦＦ制
御され、この制御に従って前記組み合わせ回路２からの
出力信号を０１記転送路に人力し、一方、前記ＦＥＴ６
ｂは前記モート切り換え４３号により０Ｆ１０ＦＦ制御
され、この制御に従って信−ｑｓＩＧ　　（所定の信号
）を前記転送路に入力する。

８はＦＥＴで、前記インバータ７を介して人力されるモ
ード切り換え信号により０Ｎ１０ＦＦＩＩＩａｌｌされ
、このル制御に従って信号ＳＩＧを組み合わせ回路３に
入力する。

つぎに、動作を説明する。

（１）通常動作モードの動作 モード切り換え信号のレベルをローレベルにし、通常動
作モードにする。このとき、ＦＥＴ６ａは導通され、Ｆ
ＥＴ６ｂは遮断される。そして、従来例と同様にして組
み合わせ回路に１相のシステムクロック信号を２パルス
入力し、システムクロック信号が人力された結果、タイ
ミングエラーが発生しない場合は、ディレィテストは合
格と判定される。一方、タイミングエラーが発生すると
、モード切り換えイに号のレベルをハイレベルにしてテ
ストそ−ドにする。

（２）テストモードの動作 テストモードの場合、前記ＦＥＴ６ａは遮断され、ＦＥ
Ｔ６ｂは導通される。

そこで、信号ＳｒＧの立ち上がりタイミングを変化させ
、タイミングが変化された信・号ＳＩＧによりＳＦＦ　
５にデータをセットし、セットされたデータをスキャン
アウトする動作を繰り返す。

そして、スキャンアウトされたデータが期待値と相違し
たとき、すなわち、タイミングエラーが発生したとき、
タイミングエラーが発生したときの信号ＳＴＧの立ち上
がりタイミングにより組み合わせ回路２のディレィタイ
ミングと、フリップフロップのタイミングマージンを測
定する。第２図にクロック信号丁１．　Ｔ２と第１図に
示す各部Ｏ１、Ｄ２、Ｄ３のデータとのタイミングを示
す。

〔発明の効果〕

以上のように、この発明によれば、組み合わせ回路から
のクロック信号かあるいは所定のパルス信号をクロック
信号転送路を介してフリップフロップに人力する構成に
したので、個々のフリップフロップに所定のパルス信号
を入力することができ、従って、組み合わせ回路のディ
レィタイムとフリップフロップのタイミングマージンを
個々に測定できるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
はにクロック信号Ｔ１．　Ｔ２と第１図に示す各部ＤＩ
、　Ｄ２、Ｄ３のデータとのタイミングチャート、第３
図は従来のスキャンデザイン回路を示すブロック図、第
４図はクロック信号Ｔ１、Ｔ２と第３図に示す各部０１
．０２、Ｄ３に現れるデータとのタイミングチャート、
第５図はデータが貫通状態になったときのタイミングチ
ャートである。 図において、１．２は組み合わせ回路、４．５はフリッ
プフロップ、６は切り換え回路である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 複数の組み合わせ回路と、スキャンパスを構成するフリ
   ップフロップとを有し、前記複数の組み合わせ回路を１
   相のシステムクロック信号により駆動するスキャンデザ
   イン回路において、組み合わせ回路からのクロック信号
   をフリップフロップに転送するクロック信号転送路に、
   前記クロック信号か、あるいは所定のパルス信号かのい
   ずれかを切り換え出力する切り換え手段を備えたことを
   特徴とするスキャンデザイン回路。