JPH06148288A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06148288A JPH06148288A JP4295048A JP29504892A JPH06148288A JP H06148288 A JPH06148288 A JP H06148288A JP 4295048 A JP4295048 A JP 4295048A JP 29504892 A JP29504892 A JP 29504892A JP H06148288 A JPH06148288 A JP H06148288A
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- JP
- Japan
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- signal
- output
- data
- test
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 チップの入力ピン数がテスト対象のマクロブ
ロックの入力数に比べて少ない場合にも、容易にテスト
を実施できる半導体集積回路を提供する。 【構成】 外部接続用ピン１２からマクロブロック１０
の入力ピンＡに対し、クロック信号ＣＫに同期したテス
ト信号が入力されている。このテスト信号の分岐出力と
他の内部回路からの出力とがマルチプレクサ１１ｂに入
力され、テスト切換信号TST によって一方を出力する。
Ｆ／Ｆ２０にはこの出力が与えられており、クロック信
号ＣＫに基づき、この入力されたデータを一時的に遅延
させて出力する。この出力がマルチプレクサ１１ｃを介
してマクロブロック１０の入力ピンＢに与えられる。こ
れによって、入力ピンＡには遷移後のテスト信号が、ま
た、入力ピンＢには遷移前のテスト信号がそれぞれ与え
られる期間が形成される。
ロックの入力数に比べて少ない場合にも、容易にテスト
を実施できる半導体集積回路を提供する。 【構成】 外部接続用ピン１２からマクロブロック１０
の入力ピンＡに対し、クロック信号ＣＫに同期したテス
ト信号が入力されている。このテスト信号の分岐出力と
他の内部回路からの出力とがマルチプレクサ１１ｂに入
力され、テスト切換信号TST によって一方を出力する。
Ｆ／Ｆ２０にはこの出力が与えられており、クロック信
号ＣＫに基づき、この入力されたデータを一時的に遅延
させて出力する。この出力がマルチプレクサ１１ｃを介
してマクロブロック１０の入力ピンＢに与えられる。こ
れによって、入力ピンＡには遷移後のテスト信号が、ま
た、入力ピンＢには遷移前のテスト信号がそれぞれ与え
られる期間が形成される。
Description
【０００１】
【産業上の利用分野】本発明は、チップ内の各マクロブ
ロックをテストするためのテスト専用回路を形成して成
る半導体集積回路に関するものである。
ロックをテストするためのテスト専用回路を形成して成
る半導体集積回路に関するものである。
【０００２】
【従来の技術】従来の半導体集積回路では、出荷時、あ
るいは実装時にチップ内のマクロブロックの機能テスト
を行うことが一般的となっている。
るいは実装時にチップ内のマクロブロックの機能テスト
を行うことが一般的となっている。
【０００３】図４（ａ）にこのテスト回路の一般的な構
成を示す。テスト対象となるマクロブロック４０の入出
力側には、それぞれマルチプレクサ４１を付加してお
り、入力側のマルチプレクサ４１には、チップ内の他ブ
ロックから導かれた通常モード信号（データ信号）と、
入力ピン４２から導かれたテストモード信号とが入力さ
れている。また、出力側のマルチプレクサ４１には、チ
ップ内の他ブロックから導かれた通常モード信号（デー
タ信号）と、マクロブロック４０から出力されたテスト
信号が入力されている。これによって、テスト時に通常
の入力ピン４２からテスト対象となるマクロブロック４
０に直接テストパターンを入力でき、このテスト結果も
出力ピン４３から直接検出できる。
成を示す。テスト対象となるマクロブロック４０の入出
力側には、それぞれマルチプレクサ４１を付加してお
り、入力側のマルチプレクサ４１には、チップ内の他ブ
ロックから導かれた通常モード信号（データ信号）と、
入力ピン４２から導かれたテストモード信号とが入力さ
れている。また、出力側のマルチプレクサ４１には、チ
ップ内の他ブロックから導かれた通常モード信号（デー
タ信号）と、マクロブロック４０から出力されたテスト
信号が入力されている。これによって、テスト時に通常
の入力ピン４２からテスト対象となるマクロブロック４
０に直接テストパターンを入力でき、このテスト結果も
出力ピン４３から直接検出できる。
【０００４】また、他の方式として、図４（ｂ）に示す
ように、マクロブロック４０の入出力口にシリアルに接
続されたレジスタ（Boundary Scan Register) ４５を付
加し、このレジスタ４５を介して、各入出力ピンからマ
クロブロック４０に対し、テストパターンを供給する方
式も採用されている。
ように、マクロブロック４０の入出力口にシリアルに接
続されたレジスタ（Boundary Scan Register) ４５を付
加し、このレジスタ４５を介して、各入出力ピンからマ
クロブロック４０に対し、テストパターンを供給する方
式も採用されている。
【０００５】
【発明が解決しようとする課題】しかし、図４（ａ）に
示す方式の場合、テスト対象となるマクロブロック４０
の入力ピンに比べ、チップの入力ピン４２の数が少ない
場合には、各入力ピン４２からマクロブロック４０の各
入力ピンにテスト信号を入力することができず、これを
回避するためにテスト専用の入力ピンを設けるなどの措
置を採るしか方法がなかった。
示す方式の場合、テスト対象となるマクロブロック４０
の入力ピンに比べ、チップの入力ピン４２の数が少ない
場合には、各入力ピン４２からマクロブロック４０の各
入力ピンにテスト信号を入力することができず、これを
回避するためにテスト専用の入力ピンを設けるなどの措
置を採るしか方法がなかった。
【０００６】また、図４（ｂ）に示す方式では、このよ
うなピン数の制限はなくなるが、テストパターンがシリ
アルに供給されるため、パターン長が非常に長くなるた
め、テストが複雑化し、しかもテストに長時間を要すな
どの問題点があった。
うなピン数の制限はなくなるが、テストパターンがシリ
アルに供給されるため、パターン長が非常に長くなるた
め、テストが複雑化し、しかもテストに長時間を要すな
どの問題点があった。
【０００７】本発明は、このような課題を解決すべくな
されたものであり、その目的は、チップの入力ピン数
が、テスト対象のマクロブロックの入力数に比べて少な
い場合にも、容易にテストを実施できる回路を備えた半
導体集積回路を提供することにある。
されたものであり、その目的は、チップの入力ピン数
が、テスト対象のマクロブロックの入力数に比べて少な
い場合にも、容易にテストを実施できる回路を備えた半
導体集積回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明にかかる半導体集
積回路は、１つの外部接続端子からテスト対象ブロック
の１つの入力部に対し、クロック信号に同期したテスト
信号が入力される信号ラインからこのテスト信号を分岐
させ、一時的に遅延させた後、このテスト対象ブロック
の他の入力部に与えることとした。
積回路は、１つの外部接続端子からテスト対象ブロック
の１つの入力部に対し、クロック信号に同期したテスト
信号が入力される信号ラインからこのテスト信号を分岐
させ、一時的に遅延させた後、このテスト対象ブロック
の他の入力部に与えることとした。
【０００９】即ち、このテスト信号の分岐出力と他の内
部回路からの出力とを第１の信号切換え手段に与え、外
部より入力されるモード切換え信号に基づいていずれか
一方を出力する。この出力をＤ型フリップフロップ等の
データ一時遅延手段のデータ入力とし、クロック信号に
基づいてこの入力されたデータを一時的に遅延させて出
力する。このデータ一時遅延手段によって遅延された出
力と第１の信号切換え手段の出力とを第２の信号切換え
手段に入力し、モード切換え信号に基づいていずれか一
方を出力し、この出力をテスト対象ブロックにおける他
の入力部に入力させる構成とする。
部回路からの出力とを第１の信号切換え手段に与え、外
部より入力されるモード切換え信号に基づいていずれか
一方を出力する。この出力をＤ型フリップフロップ等の
データ一時遅延手段のデータ入力とし、クロック信号に
基づいてこの入力されたデータを一時的に遅延させて出
力する。このデータ一時遅延手段によって遅延された出
力と第１の信号切換え手段の出力とを第２の信号切換え
手段に入力し、モード切換え信号に基づいていずれか一
方を出力し、この出力をテスト対象ブロックにおける他
の入力部に入力させる構成とする。
【００１０】
【作用】第１の信号切換え手段には、入力されたテスト
信号の分岐出力が与えられるが、このテスト信号は、従
来と同様にテスト対象ブロックにおける所定の入力部
（これを「入力ピンＡ」とする）に直接与えられる。
信号の分岐出力が与えられるが、このテスト信号は、従
来と同様にテスト対象ブロックにおける所定の入力部
（これを「入力ピンＡ」とする）に直接与えられる。
【００１１】一方、この分岐されたテスト信号は、この
第１の信号切換え手段を介してデータ一時遅延手段に与
えられるが、このデータ一時遅延手段はクロック信号に
基づいてテスト信号を一時的に遅延させてて出力する。
即ち、入力されたデータを保持して、このデータを一定
期間出力し続ける。この出力は、テスト対象ブロックの
他の入力部（これを「入力ピンＢ」とする）に与えられ
る。
第１の信号切換え手段を介してデータ一時遅延手段に与
えられるが、このデータ一時遅延手段はクロック信号に
基づいてテスト信号を一時的に遅延させてて出力する。
即ち、入力されたデータを保持して、このデータを一定
期間出力し続ける。この出力は、テスト対象ブロックの
他の入力部（これを「入力ピンＢ」とする）に与えられ
る。
【００１２】従って、入力されたテスト信号が遷移した
後も、遷移前のテスト信号がこのデータ一時遅延手段か
ら一定期間出力されることになる。これによって、入力
ピンＡには遷移後のテスト信号が、また、入力ピンＢに
は遷移前のテスト信号がそれぞれ与えられる期間が形成
される。
後も、遷移前のテスト信号がこのデータ一時遅延手段か
ら一定期間出力されることになる。これによって、入力
ピンＡには遷移後のテスト信号が、また、入力ピンＢに
は遷移前のテスト信号がそれぞれ与えられる期間が形成
される。
【００１３】
【実施例】以下、本発明の実施例を添付図面に基づいて
説明する。
説明する。
【００１４】図１は、本実施例の一実施例を示す構成図
であり、テスト容易化のため、テスト対象となるマクロ
ブロック１０の入出力側には、複数のマルチプレクサが
付加されている。
であり、テスト容易化のため、テスト対象となるマクロ
ブロック１０の入出力側には、複数のマルチプレクサが
付加されている。
【００１５】マルチプレクサ１１ａには、チップに設け
られた外部接続用ピン１２、入力バッファ１３を介して
直接導かれたテストモード信号と、チップ内の他のマク
ロブロックから導かれた通常モード信号（データ信号）
とが入力されており、テスト用バッファ（図示せず）か
ら導かれた二値のテスト切換信号TST で両モード信号の
いずれか一方を選択してマクロブロック１０の入力ピン
Ａに入力している。
られた外部接続用ピン１２、入力バッファ１３を介して
直接導かれたテストモード信号と、チップ内の他のマク
ロブロックから導かれた通常モード信号（データ信号）
とが入力されており、テスト用バッファ（図示せず）か
ら導かれた二値のテスト切換信号TST で両モード信号の
いずれか一方を選択してマクロブロック１０の入力ピン
Ａに入力している。
【００１６】また、外部接続用ピン１２から入力された
テストモード信号は、マルチプレクサ１１ｂに分岐入力
される。このマルチプレクサ１１ｂには、この他、チッ
プ内の他のマクロブロックから導かれた通常モード信号
が入力されており、テスト切換信号TST で両モード信号
のいずれか一方を選択して出力する。
テストモード信号は、マルチプレクサ１１ｂに分岐入力
される。このマルチプレクサ１１ｂには、この他、チッ
プ内の他のマクロブロックから導かれた通常モード信号
が入力されており、テスト切換信号TST で両モード信号
のいずれか一方を選択して出力する。
【００１７】マルチプレクサ１１ｂの出力は、Ｄ−フリ
ップフロップ（以下、Ｆ／Ｆという）２０のデータ入力
端子Ｄに分岐入力されている。このＦ／Ｆ２０の動作
は、与えられるクロック信号（ＣＫ）の２値レベルが
「High」のとき、データ入力端子Ｄに入力されたデータ
をそのまま出力端子Ｑから出力し、クロック信号が「Lo
w」に遷移した際にデータ入力端子Ｄに入力されていた
データの値を保持する。そして、クロック信号が再び
「High」に遷移するまで、その値を出力端子Ｑから出力
し続けるものである。
ップフロップ（以下、Ｆ／Ｆという）２０のデータ入力
端子Ｄに分岐入力されている。このＦ／Ｆ２０の動作
は、与えられるクロック信号（ＣＫ）の２値レベルが
「High」のとき、データ入力端子Ｄに入力されたデータ
をそのまま出力端子Ｑから出力し、クロック信号が「Lo
w」に遷移した際にデータ入力端子Ｄに入力されていた
データの値を保持する。そして、クロック信号が再び
「High」に遷移するまで、その値を出力端子Ｑから出力
し続けるものである。
【００１８】マルチプレクサ１１ｃには、このＦ／Ｆ２
０の出力がテストモード信号として与えられると共に、
前述したマルチプレクサ１１ｂの出力が通常モード信号
として直接与えられ、テスト切換信号TST で両モード信
号のいずれか一方を選択的に出力する。この出力は、マ
クロブロック１０の入力ピンＢに与えられる。
０の出力がテストモード信号として与えられると共に、
前述したマルチプレクサ１１ｂの出力が通常モード信号
として直接与えられ、テスト切換信号TST で両モード信
号のいずれか一方を選択的に出力する。この出力は、マ
クロブロック１０の入力ピンＢに与えられる。
【００１９】入力ピンＡ，Ｂからマクロブロック１０へ
入力された信号は、それぞれ出力ピンＣ，Ｄから出力さ
れるものとし、この出力信号は、マルチプレクサ１１
ｄ、１１ｅ、出力バッファ１４ｄ，１４ｅ、及び外部接
続用ピン１５ｄ，１５ｅを介してそれぞれ検出される。
入力された信号は、それぞれ出力ピンＣ，Ｄから出力さ
れるものとし、この出力信号は、マルチプレクサ１１
ｄ、１１ｅ、出力バッファ１４ｄ，１４ｅ、及び外部接
続用ピン１５ｄ，１５ｅを介してそれぞれ検出される。
【００２０】なお、図１において示した外部接続用ピン
１２、１５ｄ、１５ｅは、１つのチップに対して、多数
配列形成された外部接続用ピンのいくつかを代表的に示
すものである。また、テスト切換信号TST は各マルチプ
レクサ１１ａ〜１１ｅに入力され、全てのマルチプレク
サについて選択切換が同時に行われる。
１２、１５ｄ、１５ｅは、１つのチップに対して、多数
配列形成された外部接続用ピンのいくつかを代表的に示
すものである。また、テスト切換信号TST は各マルチプ
レクサ１１ａ〜１１ｅに入力され、全てのマルチプレク
サについて選択切換が同時に行われる。
【００２１】次に、このように構成する半導体集積回路
の動作タイミングを図２に基づいて説明する。
の動作タイミングを図２に基づいて説明する。
【００２２】外部接続用ピン１２からは、クロック信号
（ＣＫ）の「High」或いは「Low 」の期間Ｔと同一の期
間Ｔで、テストモード信号の各データａ0 ，ｂo ，
ａ1 ，ｂ1 ，ａ2 ，ｂ2 ・・・がシリアルに入力されて
おり、このクロック信号に比べ、テストモード信号を一
定期間遅延させて入力している。
（ＣＫ）の「High」或いは「Low 」の期間Ｔと同一の期
間Ｔで、テストモード信号の各データａ0 ，ｂo ，
ａ1 ，ｂ1 ，ａ2 ，ｂ2 ・・・がシリアルに入力されて
おり、このクロック信号に比べ、テストモード信号を一
定期間遅延させて入力している。
【００２３】外部接続用ピン１２から入力されるテスト
モード信号（ＩＮ）は、マルチプレクサ１１ａを介して
マクロブロック１０の入力ピンＡに直接入力される。こ
のため、入力ピンＡにはテストモード信号（ＩＮ）の入
力タイミングと同一のタイミングで、テストモード信号
の各データａ0 ，ｂo ，ａ1 ，ｂ1 ，ａ2 ，ｂ2 ・・・
がシリアルに与えられる。
モード信号（ＩＮ）は、マルチプレクサ１１ａを介して
マクロブロック１０の入力ピンＡに直接入力される。こ
のため、入力ピンＡにはテストモード信号（ＩＮ）の入
力タイミングと同一のタイミングで、テストモード信号
の各データａ0 ，ｂo ，ａ1 ，ｂ1 ，ａ2 ，ｂ2 ・・・
がシリアルに与えられる。
【００２４】また、同時に、テストモード信号（ＩＮ）
の分岐出力は、マルチプレクサ１１ｂを介してＦ／Ｆ２
０のデータ入力端子Ｄに与えられる。このＦ／Ｆ２０に
は、始めに、入力ピンＡと同じデータａ0 が入力されて
おり、クロック信号の立下がりｔ1 のタイミングでデー
タａ0 の値が保持され、次ぎのクロック信号の立上がり
ｔ2 までデータａ0 を出力し続ける。この出力は入力ピ
ンＢに与えられる。
の分岐出力は、マルチプレクサ１１ｂを介してＦ／Ｆ２
０のデータ入力端子Ｄに与えられる。このＦ／Ｆ２０に
は、始めに、入力ピンＡと同じデータａ0 が入力されて
おり、クロック信号の立下がりｔ1 のタイミングでデー
タａ0 の値が保持され、次ぎのクロック信号の立上がり
ｔ2 までデータａ0 を出力し続ける。この出力は入力ピ
ンＢに与えられる。
【００２５】一方、この間に、テストモード信号のデー
タがａ0 からｂo に変化するため、入力ピンＡにはデー
タｂo が与えられることになる。よって、図にＰ0 で示
す期間は、入力ピンＡにデータｂo が、入力ピンＢにデ
ータａ0 がそれぞれ与えられる。
タがａ0 からｂo に変化するため、入力ピンＡにはデー
タｂo が与えられることになる。よって、図にＰ0 で示
す期間は、入力ピンＡにデータｂo が、入力ピンＢにデ
ータａ0 がそれぞれ与えられる。
【００２６】この後、Ｆ／Ｆ２０は、クロック信号の立
上がりｔ2 によって、このデータ保持機能が解除され、
このときデータ入力端子Ｄに与えられているデータｂo
を出力し、入力ピンＢに与える。この後、テストモード
信号のデータがｂo からａ1に変化するため、この値を
そのまま出力端子Ｑから出力し入力ピンＢに与える。
上がりｔ2 によって、このデータ保持機能が解除され、
このときデータ入力端子Ｄに与えられているデータｂo
を出力し、入力ピンＢに与える。この後、テストモード
信号のデータがｂo からａ1に変化するため、この値を
そのまま出力端子Ｑから出力し入力ピンＢに与える。
【００２７】さらに、Ｆ／Ｆ２０のデータ入力端子２０
にこのデータａ1 が与えられている間に、クロック信号
が立下がる（ｔ3 ）ので、このａ1 の値が保持され、次
ぎのクロック信号の立上がりｔ4 までこのデータａ1 を
出力し続ける。前述した動作と同様に、この間に、テス
トモード信号のデータがａ1 からｂ1 に変化するため、
入力ピンＡにはデータｂ1 が与えられる。よって、図に
Ｐ1 で示す期間は、入力ピンＡにデータｂ1 が、入力ピ
ンＢにデータａ1 がそれぞれ与えられることになる。
にこのデータａ1 が与えられている間に、クロック信号
が立下がる（ｔ3 ）ので、このａ1 の値が保持され、次
ぎのクロック信号の立上がりｔ4 までこのデータａ1 を
出力し続ける。前述した動作と同様に、この間に、テス
トモード信号のデータがａ1 からｂ1 に変化するため、
入力ピンＡにはデータｂ1 が与えられる。よって、図に
Ｐ1 で示す期間は、入力ピンＡにデータｂ1 が、入力ピ
ンＢにデータａ1 がそれぞれ与えられることになる。
【００２８】以上のような動作が繰り返されることによ
って、図にＰ0 ，Ｐ1 ，Ｐ2 で示す期間では、２つの入
力ピンＡ，Ｂにはそれぞれ異なるデータが与えられるこ
とになる。従って、１つの外部接続用ピン１２からシリ
アルに入力されたテストモード信号のデータが、マクロ
ブロック１０の異なる２つの入力ピンにそれぞれ振り分
けられることになる。
って、図にＰ0 ，Ｐ1 ，Ｐ2 で示す期間では、２つの入
力ピンＡ，Ｂにはそれぞれ異なるデータが与えられるこ
とになる。従って、１つの外部接続用ピン１２からシリ
アルに入力されたテストモード信号のデータが、マクロ
ブロック１０の異なる２つの入力ピンにそれぞれ振り分
けられることになる。
【００２９】また、図３に他の実施例を示す。この回路
は、図１に例示したＦ／Ｆ２０に代えて、図示したよう
に、インバータ３３の帰還接続線にクロックドインバー
タ３２を挿入接続してレジスタ回路を構成し、その前段
にクロックドインバータ３１を接続して構成している。
他の回路構成は、図１の回路構成と同一であり、同一の
構成要素には同一の参照番号を付す。
は、図１に例示したＦ／Ｆ２０に代えて、図示したよう
に、インバータ３３の帰還接続線にクロックドインバー
タ３２を挿入接続してレジスタ回路を構成し、その前段
にクロックドインバータ３１を接続して構成している。
他の回路構成は、図１の回路構成と同一であり、同一の
構成要素には同一の参照番号を付す。
【００３０】クロックドインバータ３１、３２は、トラ
ンスミッションゲートとインバータを組み合わせて構成
したものであり、一種のスイッチ素子として機能する。
このスイッチ機能のON-OFF制御としてクロック信号が入
力されている。図３の例では、一方のクロックドインバ
ータがＯＮ状態（ＯＦＦ状態）のとき、他方のクロック
ドインバータはＯＦＦ状態（ＯＮ状態）となる。このよ
うな回路構成にした場合にも、前述したＦ／Ｆ２０と同
様な回路動作を行わせることができる。
ンスミッションゲートとインバータを組み合わせて構成
したものであり、一種のスイッチ素子として機能する。
このスイッチ機能のON-OFF制御としてクロック信号が入
力されている。図３の例では、一方のクロックドインバ
ータがＯＮ状態（ＯＦＦ状態）のとき、他方のクロック
ドインバータはＯＦＦ状態（ＯＮ状態）となる。このよ
うな回路構成にした場合にも、前述したＦ／Ｆ２０と同
様な回路動作を行わせることができる。
【００３１】
【発明の効果】以上説明したように本発明によれば、１
つの外部接続端子からテスト対象ブロックの１つの入力
部に対しテスト信号を与えると共に、このテスト信号の
分岐出力を第１の信号切換え手段を介してデータ一時遅
延手段に与え、この出力を第２の信号切換え手段を介し
てテスト対象ブロックの他の入力部に入力させる構成を
採用した。
つの外部接続端子からテスト対象ブロックの１つの入力
部に対しテスト信号を与えると共に、このテスト信号の
分岐出力を第１の信号切換え手段を介してデータ一時遅
延手段に与え、この出力を第２の信号切換え手段を介し
てテスト対象ブロックの他の入力部に入力させる構成を
採用した。
【００３２】従って、データ一時遅延手段を介して与え
られるテスト信号は、外部接続端子直接与えられるテス
ト信号に比べ一時的に遅延することとなり、この結果、
１つの外部接続用ピンからシリアルに入力されたテスト
信号を遷移前と遷移後のテスト信号に振り分けて、テス
ト対象ブロックの異なる入力部にそれぞれ与えることが
できる。よって、外部接続端子数がテスト対象ブロック
の入力部数に比べて少ない場合にも、テスト専用入力端
子を増設することなく、テスト対象ブロックの各入力部
にテスト信号を入力することが可能となる。
られるテスト信号は、外部接続端子直接与えられるテス
ト信号に比べ一時的に遅延することとなり、この結果、
１つの外部接続用ピンからシリアルに入力されたテスト
信号を遷移前と遷移後のテスト信号に振り分けて、テス
ト対象ブロックの異なる入力部にそれぞれ与えることが
できる。よって、外部接続端子数がテスト対象ブロック
の入力部数に比べて少ない場合にも、テスト専用入力端
子を増設することなく、テスト対象ブロックの各入力部
にテスト信号を入力することが可能となる。
【図１】本発明にかかる半導体集積回路を模式化したブ
ロック図である。
ロック図である。
【図２】図１に示す回路の動作を示すタイミングチャー
トである。
トである。
【図３】他の失し例を示すブロック図である。
【図４】（ａ），（ｂ）は従来のテスト用回路を模式化
したブロック図である。
したブロック図である。
１０…マクロブロック、１２…外部接続用ピン、１１ｂ
…マルチプレクサ（第１の信号切換え手段）、１１ｃ…
マルチプレクサ（第２の信号切換え手段）、２０…Ｄ型
フリップフロップ（データ一時遅延手段）、３１、３２
…クロックドインバータ（データ一時遅延手段）、３３
…インバータ（データ一時遅延手段）。
…マルチプレクサ（第１の信号切換え手段）、１１ｃ…
マルチプレクサ（第２の信号切換え手段）、２０…Ｄ型
フリップフロップ（データ一時遅延手段）、３１、３２
…クロックドインバータ（データ一時遅延手段）、３３
…インバータ（データ一時遅延手段）。
Claims (3)
- 【請求項１】 １つの外部接続端子からテスト対象ブロ
ックの１つの入力部に対し、クロック信号に同期したテ
スト信号が入力され、このテスト信号の分岐出力と他の
内部回路からの出力とが与えられ、外部より入力される
モード切換え信号に基づいていずれか一方を出力する第
１の信号切換え手段と、 前記第１の信号切換え手段の出力をデータ入力とし、前
記クロック信号に基づいてこの入力されたデータを一時
的に遅延させて出力するデータ一時遅延手段と、 前記
データ一時遅延手段の出力と前記第１の信号切換え手段
の出力とが与えられ、前記モード切換え信号に基づいて
いずれか一方を出力し、この出力を前記テスト対象ブロ
ックにおける他の入力部に入力させる第２の信号切換え
手段とを備えることを特徴とする半導体集積回路。 - 【請求項２】 前記データ一時遅延手段は、前記クロッ
ク信号の２値レベルのうち、一方のレベルが入力されて
いる期間では入力された前記データを出力し、このクロ
ック信号が他方のレベルへ遷移した際、この遷移時に入
力されていた前記データを保持して出力するＤ型フリッ
プフロップで構成することを特徴とする請求項１記載の
半導体集積回路。 - 【請求項３】 前記データ一時遅延手段は、第１のイン
バータの帰還接続線に第２のインバータを挿入接続して
構成するレジスタ回路と、このレジスタ回路の前段に接
続する第３のインバータとを含んで構成することを特徴
とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4295048A JPH06148288A (ja) | 1992-11-04 | 1992-11-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4295048A JPH06148288A (ja) | 1992-11-04 | 1992-11-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06148288A true JPH06148288A (ja) | 1994-05-27 |
Family
ID=17815649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4295048A Pending JPH06148288A (ja) | 1992-11-04 | 1992-11-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06148288A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313202B1 (ko) * | 1997-10-01 | 2001-12-12 | 가네꼬 히사시 | 매크로용테스트회로 |
-
1992
- 1992-11-04 JP JP4295048A patent/JPH06148288A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313202B1 (ko) * | 1997-10-01 | 2001-12-12 | 가네꼬 히사시 | 매크로용테스트회로 |
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