JPH10177060A - スキャン回路 - Google Patents
スキャン回路Info
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- JPH10177060A JPH10177060A JP8337835A JP33783596A JPH10177060A JP H10177060 A JPH10177060 A JP H10177060A JP 8337835 A JP8337835 A JP 8337835A JP 33783596 A JP33783596 A JP 33783596A JP H10177060 A JPH10177060 A JP H10177060A
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- JP
- Japan
- Prior art keywords
- scan
- signal
- clock
- cell
- clock signal
- Prior art date
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Abstract
(57)【要約】
【課題】クロック信号の配線による遅延時間のばらつき
に係わらず、通常動作はもちろん、スキャン動作を完全
に保証することができるスキャン回路を提供すること。 【解決手段】スキャンイネーブル信号の切り替え制御に
より、クロック信号に応じて、データ入力信号またはス
キャンイン信号のいずれかを保持するとともに、これを
データ出力信号およびスキャンアウト信号として出力す
るスキャンセルを有するスキャン回路において、ラッチ
を設けることにより、データ出力信号をクロック信号の
１／２クロック時間遅延させ、これを保持するととも
に、スキャンアウト信号として出力することにより、上
記課題を解決する。
に係わらず、通常動作はもちろん、スキャン動作を完全
に保証することができるスキャン回路を提供すること。 【解決手段】スキャンイネーブル信号の切り替え制御に
より、クロック信号に応じて、データ入力信号またはス
キャンイン信号のいずれかを保持するとともに、これを
データ出力信号およびスキャンアウト信号として出力す
るスキャンセルを有するスキャン回路において、ラッチ
を設けることにより、データ出力信号をクロック信号の
１／２クロック時間遅延させ、これを保持するととも
に、スキャンアウト信号として出力することにより、上
記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩの制御性お
よび観測性を向上させるために用いられるスキャン回路
に関するものである。
よび観測性を向上させるために用いられるスキャン回路
に関するものである。
【０００２】
【従来の技術】ＬＳＩの回路規模が増大するにつれ、そ
の回路故障の発生率が増加するとともに、その回路故障
を検出するためのテストベクターも複雑化する傾向にあ
る。このため、ＬＳＩのテストを容易化するために、ま
た、ＬＳＩの制御性および観測性を向上させ、テストベ
クターによるＬＳＩの故障検出率を向上させるために、
従来より一般的にスキャン回路が用いられている。以
下、従来のスキャン回路およびその問題点について説明
する。
の回路故障の発生率が増加するとともに、その回路故障
を検出するためのテストベクターも複雑化する傾向にあ
る。このため、ＬＳＩのテストを容易化するために、ま
た、ＬＳＩの制御性および観測性を向上させ、テストベ
クターによるＬＳＩの故障検出率を向上させるために、
従来より一般的にスキャン回路が用いられている。以
下、従来のスキャン回路およびその問題点について説明
する。
【０００３】図４（ａ）および（ｂ）は、それぞれ従来
のスキャン回路の一例の概念図、および、その一例の動
作タイミングチャートである。まず、図４（ａ）に示さ
れるスキャン回路５８は、複数個のスキャンセル６０
ａ，６０ｂ，…を有する。これらのスキャンセル６０
ａ，６０ｂ，…は、スキャンインＳＩから入力されたス
キャンデータをクロック信号ＣＬＫに応じてシフトし、
順次スキャンアウトＳＯから出力するスキャンチェーン
を構成する。
のスキャン回路の一例の概念図、および、その一例の動
作タイミングチャートである。まず、図４（ａ）に示さ
れるスキャン回路５８は、複数個のスキャンセル６０
ａ，６０ｂ，…を有する。これらのスキャンセル６０
ａ，６０ｂ，…は、スキャンインＳＩから入力されたス
キャンデータをクロック信号ＣＬＫに応じてシフトし、
順次スキャンアウトＳＯから出力するスキャンチェーン
を構成する。
【０００４】スキャンセル６０ａ，６０ｂ，…のスキャ
ンイン端子には、それぞれスキャンインＳＩまたは前段
のスキャンセルのスキャンアウト端子が接続され、スキ
ャンアウト端子は、それぞれ次段のスキャンセルのスキ
ャンイン端子またはスキャンアウトＳＯに接続され、ク
ロック端子には、バッファ６２を介してクロック信号Ｃ
ＬＫが入力される。また、そのデータ入力端子には内部
回路の出力信号が入力され、スキャンイネーブル端子に
はスキャンイネーブル信号ＳＥが入力される。
ンイン端子には、それぞれスキャンインＳＩまたは前段
のスキャンセルのスキャンアウト端子が接続され、スキ
ャンアウト端子は、それぞれ次段のスキャンセルのスキ
ャンイン端子またはスキャンアウトＳＯに接続され、ク
ロック端子には、バッファ６２を介してクロック信号Ｃ
ＬＫが入力される。また、そのデータ入力端子には内部
回路の出力信号が入力され、スキャンイネーブル端子に
はスキャンイネーブル信号ＳＥが入力される。
【０００５】図示例のスキャン回路５８は、ユーザーの
フリップフロップを１本もしくは複数のチェーン状に結
線して形成された大規模なシフトレジスタである。スキ
ャン回路５８においては、スキャンイネーブル信号ＳＥ
の制御により、通常動作とスキャン動作の切り替えが行
われ、スキャン動作が選択されると、スキャンインＳＩ
から入力されたデータは、クロック信号ＣＬＫに応じて
シフトされ、順次スキャンアウトＳＯから出力される。
フリップフロップを１本もしくは複数のチェーン状に結
線して形成された大規模なシフトレジスタである。スキ
ャン回路５８においては、スキャンイネーブル信号ＳＥ
の制御により、通常動作とスキャン動作の切り替えが行
われ、スキャン動作が選択されると、スキャンインＳＩ
から入力されたデータは、クロック信号ＣＬＫに応じて
シフトされ、順次スキャンアウトＳＯから出力される。
【０００６】ところで、上述するスキャン回路５８のよ
うに、クロック信号ＣＬＫをバッファ６２でバッファリ
ングし、バッファリングされたクロック信号を、前段の
スキャンセルから順次後段のスキャンセルに接続する
と、配線容量に応じて、前段のスキャンセル６０ａのク
ロック信号よりも、後段のスキャンセル６０ｂのクロッ
ク信号の方が遅延する。このとき、自動配置配線による
配線長の違いにより、後段のスキャンセル６０ｂのクロ
ック信号の方が大きく遅延し、スキャン回路５８が誤動
作する場合もある。
うに、クロック信号ＣＬＫをバッファ６２でバッファリ
ングし、バッファリングされたクロック信号を、前段の
スキャンセルから順次後段のスキャンセルに接続する
と、配線容量に応じて、前段のスキャンセル６０ａのク
ロック信号よりも、後段のスキャンセル６０ｂのクロッ
ク信号の方が遅延する。このとき、自動配置配線による
配線長の違いにより、後段のスキャンセル６０ｂのクロ
ック信号の方が大きく遅延し、スキャン回路５８が誤動
作する場合もある。
【０００７】例えば、図４（ｂ）の動作タイミングチャ
ートに示されるように、後段のスキャンセル６０ｂのク
ロック信号ＣＫ＿Ｙは、前段のスキャンセル６０ａのク
ロック信号ＣＫ＿Ｘよりも、クロック信号ＣＬＫから大
きく遅延し、後段のスキャンセル６０ｂのクロック信号
ＣＫ＿Ｙの立ち上がりは、前段のスキャンセル６０ａの
スキャンアウト信号ＳＯ＿Ｘ、すなわち、後段のスキャ
ンセル６０ｂのスキャンイン信号ＳＩ＿Ｙの変化よりも
遅いとする。
ートに示されるように、後段のスキャンセル６０ｂのク
ロック信号ＣＫ＿Ｙは、前段のスキャンセル６０ａのク
ロック信号ＣＫ＿Ｘよりも、クロック信号ＣＬＫから大
きく遅延し、後段のスキャンセル６０ｂのクロック信号
ＣＫ＿Ｙの立ち上がりは、前段のスキャンセル６０ａの
スキャンアウト信号ＳＯ＿Ｘ、すなわち、後段のスキャ
ンセル６０ｂのスキャンイン信号ＳＩ＿Ｙの変化よりも
遅いとする。
【０００８】このとき、前段のスキャンセル６０ａにお
いては、クロック信号ＣＫ＿Ｘの立ち上がりにより、ス
キャンイン信号ＳＩ＿Ｘが保持され、スキャンアウト信
号ＳＯ＿Ｘとして出力される。また、後段のスキャンセ
ル６０ｂにおいては、クロック信号ＣＫ＿Ｙの立ち上が
りにより、前段のスキャンセル６０ａのスキャンアウト
信号ＳＯ＿Ｘ（後段のスキャンセル６０ｂのスキャンイ
ン信号ＳＩ＿Ｙ）が保持され、スキャンアウト信号ＳＯ
＿Ｙとして出力される。
いては、クロック信号ＣＫ＿Ｘの立ち上がりにより、ス
キャンイン信号ＳＩ＿Ｘが保持され、スキャンアウト信
号ＳＯ＿Ｘとして出力される。また、後段のスキャンセ
ル６０ｂにおいては、クロック信号ＣＫ＿Ｙの立ち上が
りにより、前段のスキャンセル６０ａのスキャンアウト
信号ＳＯ＿Ｘ（後段のスキャンセル６０ｂのスキャンイ
ン信号ＳＩ＿Ｙ）が保持され、スキャンアウト信号ＳＯ
＿Ｙとして出力される。
【０００９】通常、例えば前段および後段のスキャンセ
ル６０ａ，６０ｂのクロック信号ＣＫ＿Ｘ，ＣＫ＿Ｙ
が、クロック信号ＣＬＫに対してほぼ同じ時間遅延する
のであれば、前段のスキャンセル６０ａのスキャンアウ
ト信号ＳＯ＿Ｘが変化する前に、後段のスキャンセル６
０ｂのクロック信号ＣＫ＿Ｙが立ち上がるため、後段の
スキャンセル６０ｂは、変化する前の前段のスキャンセ
ル６０ａのスキャンアウト信号ＳＯ＿Ｘを保持するはず
である。
ル６０ａ，６０ｂのクロック信号ＣＫ＿Ｘ，ＣＫ＿Ｙ
が、クロック信号ＣＬＫに対してほぼ同じ時間遅延する
のであれば、前段のスキャンセル６０ａのスキャンアウ
ト信号ＳＯ＿Ｘが変化する前に、後段のスキャンセル６
０ｂのクロック信号ＣＫ＿Ｙが立ち上がるため、後段の
スキャンセル６０ｂは、変化する前の前段のスキャンセ
ル６０ａのスキャンアウト信号ＳＯ＿Ｘを保持するはず
である。
【００１０】例えば、図示例の動作タイミングチャート
においては、後段のスキャンセル６０ｂのスキャンアウ
ト信号ＳＯ＿Ｙとして、データＤ１ではなくデータＤ０
が、また、データＤ２ではなくデータＤ１が保持される
はずである。
においては、後段のスキャンセル６０ｂのスキャンアウ
ト信号ＳＯ＿Ｙとして、データＤ１ではなくデータＤ０
が、また、データＤ２ではなくデータＤ１が保持される
はずである。
【００１１】しかし、後段のスキャンセル６０ｂのクロ
ック信号ＣＫ＿Ｙが大幅に遅延し、前段のスキャンセル
６０ａのスキャンアウト信号ＳＯ＿Ｘが変化した後で立
ち上がる場合には、前段のスキャンセル６０ａのスキャ
ンアウト信号ＳＯ＿Ｘが、後段のスキャンセル６０ｂに
突き抜けてしまい、前段および後段のスキャンセル６０
ａ，６０ｂのスキャンアウト信号ＳＯ＿Ｘ，ＳＯ＿Ｙが
同じになってしまう場合があるという問題点があった。
ック信号ＣＫ＿Ｙが大幅に遅延し、前段のスキャンセル
６０ａのスキャンアウト信号ＳＯ＿Ｘが変化した後で立
ち上がる場合には、前段のスキャンセル６０ａのスキャ
ンアウト信号ＳＯ＿Ｘが、後段のスキャンセル６０ｂに
突き抜けてしまい、前段および後段のスキャンセル６０
ａ，６０ｂのスキャンアウト信号ＳＯ＿Ｘ，ＳＯ＿Ｙが
同じになってしまう場合があるという問題点があった。
【００１２】これを防止するために、従来より、例えば
前段のスキャンセルのスキャンアウト信号にバッファを
挿入して遅延させたり、バッファ６２によりバッファリ
ングされた配線を後段側のスキャンセルから行い、後段
のスキャンセルに入力されるクロック信号の変化より
も、前段のスキャンセルのスキャンアウト信号の変化を
遅くすることにより、前段のスキャンセルのスキャンア
ウト信号が、後段のスキャンセルに突き抜けるのを防止
していた。
前段のスキャンセルのスキャンアウト信号にバッファを
挿入して遅延させたり、バッファ６２によりバッファリ
ングされた配線を後段側のスキャンセルから行い、後段
のスキャンセルに入力されるクロック信号の変化より
も、前段のスキャンセルのスキャンアウト信号の変化を
遅くすることにより、前段のスキャンセルのスキャンア
ウト信号が、後段のスキャンセルに突き抜けるのを防止
していた。
【００１３】しかしながら、前段のスキャンセルのスキ
ャンアウト信号を遅延させる場合、どれくらい遅延させ
ればよいのかが判らないし、回路規模が大きくなるほ
ど、その判断が困難になってくるという問題点があっ
た。
ャンアウト信号を遅延させる場合、どれくらい遅延させ
ればよいのかが判らないし、回路規模が大きくなるほ
ど、その判断が困難になってくるという問題点があっ
た。
【００１４】また、例えばマルチプレクサ等を用いて、
スキャン動作時のクロック信号と通常動作時のクロック
信号を別々のクロック信号にすることはできるが、スキ
ャン動作時のクロック信号と通常動作時のクロック信号
として同じクロック信号を使用している場合、スキャン
動作時のクロック信号を調整して、スキャン動作時の動
作を保証できたとしても、通常動作時の動作を保証する
ことができなくなる可能性があるという問題点があっ
た。
スキャン動作時のクロック信号と通常動作時のクロック
信号を別々のクロック信号にすることはできるが、スキ
ャン動作時のクロック信号と通常動作時のクロック信号
として同じクロック信号を使用している場合、スキャン
動作時のクロック信号を調整して、スキャン動作時の動
作を保証できたとしても、通常動作時の動作を保証する
ことができなくなる可能性があるという問題点があっ
た。
【００１５】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、クロック信号の
配線による遅延時間のばらつきに係わらず、通常動作は
もちろん、スキャン動作を完全に保証することができる
スキャン回路を提供することにある。
従来技術に基づく問題点をかえりみて、クロック信号の
配線による遅延時間のばらつきに係わらず、通常動作は
もちろん、スキャン動作を完全に保証することができる
スキャン回路を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、スキャンイネーブル信号の切り替え制御
により、クロック信号に応じて、データ入力信号または
スキャンイン信号のいずれかを保持するとともに、これ
をデータ出力信号およびスキャンアウト信号として出力
するスキャンセルを有するスキャン回路であって、前記
スキャンセルは、前記データ出力信号を前記クロック信
号の１／２クロック時間遅延させ、これを保持するとと
もに、前記スキャンアウト信号として出力するラッチを
有することを特徴とするスキャン回路を提供するもので
ある。
に、本発明は、スキャンイネーブル信号の切り替え制御
により、クロック信号に応じて、データ入力信号または
スキャンイン信号のいずれかを保持するとともに、これ
をデータ出力信号およびスキャンアウト信号として出力
するスキャンセルを有するスキャン回路であって、前記
スキャンセルは、前記データ出力信号を前記クロック信
号の１／２クロック時間遅延させ、これを保持するとと
もに、前記スキャンアウト信号として出力するラッチを
有することを特徴とするスキャン回路を提供するもので
ある。
【００１７】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のスキャン回路を詳細に説明す
る。まず、図１に、本発明のスキャン回路において用い
られるスキャンセルの一実施例の構成回路図を示す。図
示例のスキャンセル１０は、ポジティブエッジ型のスキ
ャン用フリップフロップの一例を示すもので、クロック
バッファ１２、マルチプレクサ１４、Ｄ型フリップフロ
ップ１６およびラッチ１８を有する。
施例に基づいて、本発明のスキャン回路を詳細に説明す
る。まず、図１に、本発明のスキャン回路において用い
られるスキャンセルの一実施例の構成回路図を示す。図
示例のスキャンセル１０は、ポジティブエッジ型のスキ
ャン用フリップフロップの一例を示すもので、クロック
バッファ１２、マルチプレクサ１４、Ｄ型フリップフロ
ップ１６およびラッチ１８を有する。
【００１８】このスキャンセル１０において、クロック
バッファ１２は、外部クロック信号ＣＬＫをバッファリ
ングし、内部クロック信号ＣＫ，ＣＫＮを生成するもの
で、直列接続された２つのインバータ２０，２２を有す
る。クロック信号ＣＬＫは、スキャンセル１０のクロッ
ク端子を介してインバータ２０に入力されており、イン
バータ２０，２２の出力信号は、それぞれ内部クロック
信号ＣＫＮ，ＣＫとしてＤ型フリップフロップ１６に供
給される。
バッファ１２は、外部クロック信号ＣＬＫをバッファリ
ングし、内部クロック信号ＣＫ，ＣＫＮを生成するもの
で、直列接続された２つのインバータ２０，２２を有す
る。クロック信号ＣＬＫは、スキャンセル１０のクロッ
ク端子を介してインバータ２０に入力されており、イン
バータ２０，２２の出力信号は、それぞれ内部クロック
信号ＣＫＮ，ＣＫとしてＤ型フリップフロップ１６に供
給される。
【００１９】続いて、マルチプレクサ１４は、スキャン
イネーブル信号ＳＥの制御により、その入力端子０また
は１に入力された信号を選択出力するもので、スキャン
イネーブル信号ＳＥ、データ入力信号Ｄおよびスキャン
イン信号ＳＩは、それぞれスキャンセル１０のスキャン
イネーブル端子、データ入力端子およびスキャンイン端
子を介して、マルチプレクサ１４の選択端子、入力端子
０および１に入力され、その選択出力信号はＤ型フリッ
プフロップ１６に供給される。
イネーブル信号ＳＥの制御により、その入力端子０また
は１に入力された信号を選択出力するもので、スキャン
イネーブル信号ＳＥ、データ入力信号Ｄおよびスキャン
イン信号ＳＩは、それぞれスキャンセル１０のスキャン
イネーブル端子、データ入力端子およびスキャンイン端
子を介して、マルチプレクサ１４の選択端子、入力端子
０および１に入力され、その選択出力信号はＤ型フリッ
プフロップ１６に供給される。
【００２０】続いて、Ｄ型フリップフロップ１６は、ク
ロックバッファ１２により生成された内部クロック信号
ＣＫ，ＣＫＮに同期して、マルチプレクサ１４から出力
された選択出力信号を保持し、これをデータ出力Ｑおよ
びその反転データ出力ＱＮとして出力するもので、クロ
ックドインバータ２８，３２およびインバータ３０を有
するマスターラッチ２４、ならびに、クロックドインバ
ータ３４，３８およびインバータ３６，４０を有するス
レーブラッチ２６を有する。
ロックバッファ１２により生成された内部クロック信号
ＣＫ，ＣＫＮに同期して、マルチプレクサ１４から出力
された選択出力信号を保持し、これをデータ出力Ｑおよ
びその反転データ出力ＱＮとして出力するもので、クロ
ックドインバータ２８，３２およびインバータ３０を有
するマスターラッチ２４、ならびに、クロックドインバ
ータ３４，３８およびインバータ３６，４０を有するス
レーブラッチ２６を有する。
【００２１】ここで、マスターラッチ２４において、マ
ルチプレクサ１４から出力された選択出力信号はクロッ
クドインバータ２８に入力され、クロックドインバータ
２８の出力信号はインバータ３０に入力される。また、
インバータ３０の出力信号は、クロックドインバータ３
２、および、スレーブラッチ２６のクロックドインバー
タ３４に入力され、クロックドインバータ３２の出力信
号はインバータ３０に入力される。
ルチプレクサ１４から出力された選択出力信号はクロッ
クドインバータ２８に入力され、クロックドインバータ
２８の出力信号はインバータ３０に入力される。また、
インバータ３０の出力信号は、クロックドインバータ３
２、および、スレーブラッチ２６のクロックドインバー
タ３４に入力され、クロックドインバータ３２の出力信
号はインバータ３０に入力される。
【００２２】スレーブラッチ２６において、クロックド
インバータ３４の出力信号はインバータ３６に入力さ
れ、インバータ３６の出力信号は、クロックドインバー
タ３８およびインバータ４０に入力され、ラッチ１８に
供給される。インバータ３６，４０の出力信号は、それ
ぞれデータ出力信号Ｑおよび反転データ出力信号ＱＮと
して、スキャンセル１０のデータ出力端子および反転デ
ータ出力端子を介して出力され、クロックドインバータ
３８の出力信号はインバータ３６に入力される。
インバータ３４の出力信号はインバータ３６に入力さ
れ、インバータ３６の出力信号は、クロックドインバー
タ３８およびインバータ４０に入力され、ラッチ１８に
供給される。インバータ３６，４０の出力信号は、それ
ぞれデータ出力信号Ｑおよび反転データ出力信号ＱＮと
して、スキャンセル１０のデータ出力端子および反転デ
ータ出力端子を介して出力され、クロックドインバータ
３８の出力信号はインバータ３６に入力される。
【００２３】続いて、ラッチ１８は、クロックバッファ
１２により生成された内部クロック信号ＣＫ，ＣＫＮに
応じて、Ｄ型フリップフロップ１６から出力されたデー
タ出力信号Ｑを１／２クロック時間遅延させ、これを保
持しつつ、スキャンアウト信号ＳＯとして、スキャンセ
ル１０のスキャンアウト端子から出力するものである。
ここで、図２（ａ）および（ｂ）に、本発明のスキャン
回路において用いられるスキャンセル１０を構成するラ
ッチ１８の一実施例の構成回路図を示す。
１２により生成された内部クロック信号ＣＫ，ＣＫＮに
応じて、Ｄ型フリップフロップ１６から出力されたデー
タ出力信号Ｑを１／２クロック時間遅延させ、これを保
持しつつ、スキャンアウト信号ＳＯとして、スキャンセ
ル１０のスキャンアウト端子から出力するものである。
ここで、図２（ａ）および（ｂ）に、本発明のスキャン
回路において用いられるスキャンセル１０を構成するラ
ッチ１８の一実施例の構成回路図を示す。
【００２４】まず、図２（ａ）に示されるラッチ１８ａ
は、クロックドインバータ４２，４６およびインバータ
４４を有する。入力信号ＩＮはクロックドインバータ４
２に入力され、クロックドインバータ４２の出力信号は
インバータ４４に入力される。また、インバータ４４の
出力信号は、出力信号ＯＵＴとされるとともに、クロッ
クドインバータ４６に入力され、クロックドインバータ
４６の出力信号はインバータ４４に入力される。
は、クロックドインバータ４２，４６およびインバータ
４４を有する。入力信号ＩＮはクロックドインバータ４
２に入力され、クロックドインバータ４２の出力信号は
インバータ４４に入力される。また、インバータ４４の
出力信号は、出力信号ＯＵＴとされるとともに、クロッ
クドインバータ４６に入力され、クロックドインバータ
４６の出力信号はインバータ４４に入力される。
【００２５】図２（ｂ）に示されるラッチ１８ｂは、ク
ロックドインバータ４８およびレベルホルダーとなるイ
ンバータ５０，５２を有する。入力信号ＩＮはクロック
ドインバータ４８に入力され、クロックドインバータ４
８の出力信号は、出力信号ＯＵＴとされるとともに、イ
ンバータ５０に入力される。また、インバータ５０の出
力信号はインバータ５２に入力され、インバータ５２の
出力信号はインバータ５０に入力される。
ロックドインバータ４８およびレベルホルダーとなるイ
ンバータ５０，５２を有する。入力信号ＩＮはクロック
ドインバータ４８に入力され、クロックドインバータ４
８の出力信号は、出力信号ＯＵＴとされるとともに、イ
ンバータ５０に入力される。また、インバータ５０の出
力信号はインバータ５２に入力され、インバータ５２の
出力信号はインバータ５０に入力される。
【００２６】本発明のスキャン回路は、上述するスキャ
ンセル１０を用いて、１本もしくは複数本のスキャンチ
ェーンを構成したもので、スキャンセル１０は、上述す
るラッチ１８を含めた１つのマクロセルとして、レイア
ウト設計がなされたものである。また、スキャンセル１
０は、ラッチ１８を含んでいればその構成は限定され
ず、ネガティブエッジ型のスキャン用フリップフロップ
でもよいし、ラッチ１８の構成も特に限定されるもので
はない。
ンセル１０を用いて、１本もしくは複数本のスキャンチ
ェーンを構成したもので、スキャンセル１０は、上述す
るラッチ１８を含めた１つのマクロセルとして、レイア
ウト設計がなされたものである。また、スキャンセル１
０は、ラッチ１８を含んでいればその構成は限定され
ず、ネガティブエッジ型のスキャン用フリップフロップ
でもよいし、ラッチ１８の構成も特に限定されるもので
はない。
【００２７】本発明のスキャン回路は、基本的に、以上
のような構成を有する。次に、本発明のスキャン回路の
一例を挙げて、その動作について説明する。
のような構成を有する。次に、本発明のスキャン回路の
一例を挙げて、その動作について説明する。
【００２８】図３（ａ）および（ｂ）は、それぞれ本発
明のスキャン回路の一実施例の概念図、および、その一
実施例の動作タイミングチャートである。まず、図３
（ａ）に示されるスキャン回路５４は、複数個のスキャ
ンセル１０ａ，１０ｂ，…を有する。これらのスキャン
セル１０ａ，１０ｂ，…は、スキャンインＳＩから入力
されたスキャンデータをクロック信号ＣＬＫに応じてシ
フトし、順次スキャンアウトＳＯから出力するスキャン
チェーンを構成する。
明のスキャン回路の一実施例の概念図、および、その一
実施例の動作タイミングチャートである。まず、図３
（ａ）に示されるスキャン回路５４は、複数個のスキャ
ンセル１０ａ，１０ｂ，…を有する。これらのスキャン
セル１０ａ，１０ｂ，…は、スキャンインＳＩから入力
されたスキャンデータをクロック信号ＣＬＫに応じてシ
フトし、順次スキャンアウトＳＯから出力するスキャン
チェーンを構成する。
【００２９】スキャンセル１０ａ，１０ｂ，…のスキャ
ンイン端子には、それぞれスキャンインＳＩまたは前段
のスキャンセルのスキャンアウト端子が接続され、スキ
ャンアウト端子は、それぞれ次段のスキャンセルのスキ
ャンイン端子またはスキャンアウトＳＯに接続され、ク
ロック端子には、バッファ５６を介してクロック信号Ｃ
ＬＫが入力される。また、そのデータ入力端子には内部
回路の出力信号が入力され、スキャンイネーブル端子に
はスキャンイネーブル信号ＳＥが入力される。
ンイン端子には、それぞれスキャンインＳＩまたは前段
のスキャンセルのスキャンアウト端子が接続され、スキ
ャンアウト端子は、それぞれ次段のスキャンセルのスキ
ャンイン端子またはスキャンアウトＳＯに接続され、ク
ロック端子には、バッファ５６を介してクロック信号Ｃ
ＬＫが入力される。また、そのデータ入力端子には内部
回路の出力信号が入力され、スキャンイネーブル端子に
はスキャンイネーブル信号ＳＥが入力される。
【００３０】図示例のスキャン回路５４は、ユーザーの
フリップフロップを１本もしくは複数のチェーン状に結
線して形成された大規模なシフトレジスタである。スキ
ャン回路５４においては、スキャンイネーブル信号ＳＥ
の制御により、通常動作とスキャン動作の切り替えが行
われ、スキャン動作が選択されると、スキャンインＳＩ
から入力されたデータは、クロック信号ＣＬＫに応じて
シフトされ、順次スキャンアウトＳＯから出力される。
フリップフロップを１本もしくは複数のチェーン状に結
線して形成された大規模なシフトレジスタである。スキ
ャン回路５４においては、スキャンイネーブル信号ＳＥ
の制御により、通常動作とスキャン動作の切り替えが行
われ、スキャン動作が選択されると、スキャンインＳＩ
から入力されたデータは、クロック信号ＣＬＫに応じて
シフトされ、順次スキャンアウトＳＯから出力される。
【００３１】このスキャン回路５４を用いることによ
り、順序回路を組合せ回路と見なしてテストを行うこと
ができ、例えばテストベクターを自動発生させる等、Ｌ
ＳＩのテストを容易化することができるし、制御性およ
び観測性が向上されるため、故障検出率を向上させるこ
とができる。また、スキャンチェーンを複数本設けるこ
とにより、テストベクターのステップ数を削減すること
ができ、ＬＳＩのテスト時間を短縮することができる等
の利点がある。
り、順序回路を組合せ回路と見なしてテストを行うこと
ができ、例えばテストベクターを自動発生させる等、Ｌ
ＳＩのテストを容易化することができるし、制御性およ
び観測性が向上されるため、故障検出率を向上させるこ
とができる。また、スキャンチェーンを複数本設けるこ
とにより、テストベクターのステップ数を削減すること
ができ、ＬＳＩのテスト時間を短縮することができる等
の利点がある。
【００３２】ここで、図３（ｂ）の動作タイミングチャ
ートに示されるように、後段のスキャンセル１０ｂのク
ロック信号ＣＫ＿Ｙは、前段のスキャンセル１０ａのク
ロック信号ＣＫ＿Ｘよりも、クロック信号ＣＬＫから大
きく遅延し、後段のスキャンセル１０ｂのクロック信号
ＣＫ＿Ｙの立ち上がりは、前段のスキャンセル１０ａの
スキャンアウト信号ＳＯ＿Ｘ、すなわち、後段のスキャ
ンセル１０ｂのスキャンイン信号ＳＩ＿Ｙの変化よりも
遅いとする。
ートに示されるように、後段のスキャンセル１０ｂのク
ロック信号ＣＫ＿Ｙは、前段のスキャンセル１０ａのク
ロック信号ＣＫ＿Ｘよりも、クロック信号ＣＬＫから大
きく遅延し、後段のスキャンセル１０ｂのクロック信号
ＣＫ＿Ｙの立ち上がりは、前段のスキャンセル１０ａの
スキャンアウト信号ＳＯ＿Ｘ、すなわち、後段のスキャ
ンセル１０ｂのスキャンイン信号ＳＩ＿Ｙの変化よりも
遅いとする。
【００３３】このとき、前段のスキャンセル１０ａにお
いては、クロック信号ＣＫ＿Ｘの立ち上がりでスキャン
イン信号ＳＩ＿Ｘが保持され、クロック信号ＣＫ＿Ｘの
立ち下がりでスキャンアウト信号ＳＯ＿Ｘとして出力さ
れる。また、後段のスキャンセル１０ｂにおいては、ク
ロック信号ＣＫ＿Ｙの立ち上がりで前段のスキャンセル
１０ａのスキャンアウト信号ＳＯ＿Ｘ（後段のスキャン
セル１０ｂのスキャンイン信号ＳＩ＿Ｙ）が保持され、
クロック信号ＣＫ＿Ｙの立ち下がりでスキャンアウト信
号ＳＯ＿Ｙとして出力される。
いては、クロック信号ＣＫ＿Ｘの立ち上がりでスキャン
イン信号ＳＩ＿Ｘが保持され、クロック信号ＣＫ＿Ｘの
立ち下がりでスキャンアウト信号ＳＯ＿Ｘとして出力さ
れる。また、後段のスキャンセル１０ｂにおいては、ク
ロック信号ＣＫ＿Ｙの立ち上がりで前段のスキャンセル
１０ａのスキャンアウト信号ＳＯ＿Ｘ（後段のスキャン
セル１０ｂのスキャンイン信号ＳＩ＿Ｙ）が保持され、
クロック信号ＣＫ＿Ｙの立ち下がりでスキャンアウト信
号ＳＯ＿Ｙとして出力される。
【００３４】このように、本発明のスキャン回路５４に
おいては、スキャンセル１０ａ，１０ｂ，…の内部にラ
ッチ１８を設け、ラッチ１８により、前段のスキャンセ
ル１０ａに保持されたスキャンイン信号ＳＩ＿Ｘを１／
２クロック時間遅延するようにしたため、たとえ後段の
スキャンセル１０ｂのクロック信号ＣＫ＿Ｙが大幅に遅
延した場合であっても、前段のスキャンセル６０ａのス
キャンアウト信号ＳＯ＿Ｘは、後段のスキャンセル６０
ｂに正しく保持される。
おいては、スキャンセル１０ａ，１０ｂ，…の内部にラ
ッチ１８を設け、ラッチ１８により、前段のスキャンセ
ル１０ａに保持されたスキャンイン信号ＳＩ＿Ｘを１／
２クロック時間遅延するようにしたため、たとえ後段の
スキャンセル１０ｂのクロック信号ＣＫ＿Ｙが大幅に遅
延した場合であっても、前段のスキャンセル６０ａのス
キャンアウト信号ＳＯ＿Ｘは、後段のスキャンセル６０
ｂに正しく保持される。
【００３５】以上、本発明のスキャン回路について詳細
に説明したが、本発明は上記実施例に限定されず、本発
明の主旨を逸脱しない範囲において、種々の改良や変更
をしてもよいのはもちろんである。
に説明したが、本発明は上記実施例に限定されず、本発
明の主旨を逸脱しない範囲において、種々の改良や変更
をしてもよいのはもちろんである。
【００３６】
【発明の効果】以上詳細に説明した様に、本発明のスキ
ャン回路は、スキャンセルのレイアウト内部にラッチを
設け、このラッチにより、データ出力信号をクロック信
号の１／２クロック時間遅延させ、これを保持するとと
もに、スキャンアウト信号として出力するようにしたも
のである。従って、本発明のスキャン回路によれば、ス
キャンセルのレイアウト内部にラッチを内蔵しマクロセ
ル化したため、例えば従来のスキャン回路において、ス
キャンセル間にラッチを配置しこれらを配線した場合と
比べて、回路規模を削減することができるし、配置配線
によるスキューが発生しないため、通常動作はもちろ
ん、クロック信号の配線による遅延時間のばらつきに係
わらず、スキャン動作を完全に保証することができると
いう効果がある。
ャン回路は、スキャンセルのレイアウト内部にラッチを
設け、このラッチにより、データ出力信号をクロック信
号の１／２クロック時間遅延させ、これを保持するとと
もに、スキャンアウト信号として出力するようにしたも
のである。従って、本発明のスキャン回路によれば、ス
キャンセルのレイアウト内部にラッチを内蔵しマクロセ
ル化したため、例えば従来のスキャン回路において、ス
キャンセル間にラッチを配置しこれらを配線した場合と
比べて、回路規模を削減することができるし、配置配線
によるスキューが発生しないため、通常動作はもちろ
ん、クロック信号の配線による遅延時間のばらつきに係
わらず、スキャン動作を完全に保証することができると
いう効果がある。
【図１】 本発明のスキャン回路において用いられるス
キャンセルの一実施例の構成回路図である。
キャンセルの一実施例の構成回路図である。
【図２】 （ａ）および（ｂ）は、それぞれ本発明のス
キャン回路において用いられるスキャンセルを構成する
ラッチの一実施例の構成回路図である。
キャン回路において用いられるスキャンセルを構成する
ラッチの一実施例の構成回路図である。
【図３】 （ａ）および（ｂ）は、それぞれ本発明のス
キャン回路の一実施例の概念図、および、その一実施例
の動作タイミングチャートである。
キャン回路の一実施例の概念図、および、その一実施例
の動作タイミングチャートである。
【図４】 （ａ）および（ｂ）は、それぞれ従来のスキ
ャン回路の一例の概念図、および、その一例の動作タイ
ミングチャートである。
ャン回路の一例の概念図、および、その一例の動作タイ
ミングチャートである。
１０，１０ａ，１０ｂ，６０ａ，６０ｂ スキャンセル １２ クロックバッファ １４ マルチプレクサ １６ Ｄ型フリップフロップ １８，１８ａ，１８ｂ ラッチ ２０，２２，３０，３６，４０，４４，５０，５２ イ
ンバータ ２４ マスターラッチ ２６ スレーブラッチ ２８，３２，３４，３８，４２，４６，４８， クロッ
クドインバータ ５４，５８ スキャン回路 ５６，６２ バッファ
ンバータ ２４ マスターラッチ ２６ スレーブラッチ ２８，３２，３４，３８，４２，４６，４８， クロッ
クドインバータ ５４，５８ スキャン回路 ５６，６２ バッファ
Claims (1)
- 【請求項１】スキャンイネーブル信号の切り替え制御に
より、クロック信号に応じて、データ入力信号またはス
キャンイン信号のいずれかを保持するとともに、これを
データ出力信号およびスキャンアウト信号として出力す
るスキャンセルを有するスキャン回路であって、 前記スキャンセルは、前記データ出力信号を前記クロッ
ク信号の１／２クロック時間遅延させ、これを保持する
とともに、前記スキャンアウト信号として出力するラッ
チを有することを特徴とするスキャン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8337835A JPH10177060A (ja) | 1996-12-18 | 1996-12-18 | スキャン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8337835A JPH10177060A (ja) | 1996-12-18 | 1996-12-18 | スキャン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10177060A true JPH10177060A (ja) | 1998-06-30 |
Family
ID=18312425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8337835A Pending JPH10177060A (ja) | 1996-12-18 | 1996-12-18 | スキャン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10177060A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7320098B2 (en) | 2004-05-28 | 2008-01-15 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit device having scan flip-flop circuit |
| KR100797107B1 (ko) * | 2001-10-11 | 2008-01-23 | 엘지전자 주식회사 | 프로세서 디버깅을 위한 레지스터 스캔 셀 |
| US7421610B2 (en) | 2005-07-21 | 2008-09-02 | Freescale Semiconductor, Inc. | Clock generation circuit |
| JP2017055332A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | 半導体集積回路 |
-
1996
- 1996-12-18 JP JP8337835A patent/JPH10177060A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100797107B1 (ko) * | 2001-10-11 | 2008-01-23 | 엘지전자 주식회사 | 프로세서 디버깅을 위한 레지스터 스캔 셀 |
| US7320098B2 (en) | 2004-05-28 | 2008-01-15 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit device having scan flip-flop circuit |
| US7421610B2 (en) | 2005-07-21 | 2008-09-02 | Freescale Semiconductor, Inc. | Clock generation circuit |
| JP2017055332A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | 半導体集積回路 |
| US10187043B2 (en) | 2015-09-11 | 2019-01-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040506 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040518 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040928 |