JPH07202645A - 非同期スキャン設計の技術および方法 - Google Patents
非同期スキャン設計の技術および方法Info
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- JPH07202645A JPH07202645A JP6316095A JP31609594A JPH07202645A JP H07202645 A JPH07202645 A JP H07202645A JP 6316095 A JP6316095 A JP 6316095A JP 31609594 A JP31609594 A JP 31609594A JP H07202645 A JPH07202645 A JP H07202645A
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- flop
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318541—Scan latches or cell details
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- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 非同期設計で用いられる新規のＲＳラッチが
提供される。 【構成】 このＲＳラッチは、スキャン・チェーン信号
がスキャン可能なＲＳラッチの内外に伝播するための基
礎を提供する追加の回路構成を用いることによりスキャ
ン可能となる。このようなスキャン可能なＲＳラッチ
は、非同期設計の試験を大いに促進する。
提供される。 【構成】 このＲＳラッチは、スキャン・チェーン信号
がスキャン可能なＲＳラッチの内外に伝播するための基
礎を提供する追加の回路構成を用いることによりスキャ
ン可能となる。このようなスキャン可能なＲＳラッチ
は、非同期設計の試験を大いに促進する。
Description
【０００１】
【産業上の利用分野】本発明は非同期設計に関し、特に
このような非同期設計を試験するためのスキャン・チェ
ーンを有する非同期設計などに関する。
このような非同期設計を試験するためのスキャン・チェ
ーンを有する非同期設計などに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】同期
設計とは、その出力が所定の信号、たとえばクロック信
号の論理の移行に応答したときにしか変化しない設計で
ある。スキャン技術を用いて同期設計を試験すること
は、従来の技術で容易に用いられてきた。一般に、スキ
ャン・チェーンを用いて同期設計を試験するには、同期
設計内のフリップフロップを修正して、さらに２つの入
力を有する段階が含まれる。この２つの入力とは、
（ａ）スキャン入力と（ｂ）スキャン・イネーブル入力
が活動状態になって、フリップフロップのクロック入力
に正のエッジが起こるときに、スキャン入力に現れる論
理値がフリップフロップに記憶されるようなスキャン・
イネーブル入力である。この手順は、すべてのフリップ
フロップにそれぞれ所望の論理値が記憶されるまで続
く。フリップフロップが次にクロックされたときに、フ
リップフロップから記憶された論理値は、合成論理に与
えられてこの合成論理を試験する。その後、合成論理に
論理値を与えた結果が、フリップフロップのその後のク
ロック動作によって捕捉されるが、これらの結果はスキ
ャン・アウト信号を介して移動することもある。その結
果、フリップフロップはすでに同期設計内にあるので、
試験しやすい同期設計が望ましい。
設計とは、その出力が所定の信号、たとえばクロック信
号の論理の移行に応答したときにしか変化しない設計で
ある。スキャン技術を用いて同期設計を試験すること
は、従来の技術で容易に用いられてきた。一般に、スキ
ャン・チェーンを用いて同期設計を試験するには、同期
設計内のフリップフロップを修正して、さらに２つの入
力を有する段階が含まれる。この２つの入力とは、
（ａ）スキャン入力と（ｂ）スキャン・イネーブル入力
が活動状態になって、フリップフロップのクロック入力
に正のエッジが起こるときに、スキャン入力に現れる論
理値がフリップフロップに記憶されるようなスキャン・
イネーブル入力である。この手順は、すべてのフリップ
フロップにそれぞれ所望の論理値が記憶されるまで続
く。フリップフロップが次にクロックされたときに、フ
リップフロップから記憶された論理値は、合成論理に与
えられてこの合成論理を試験する。その後、合成論理に
論理値を与えた結果が、フリップフロップのその後のク
ロック動作によって捕捉されるが、これらの結果はスキ
ャン・アウト信号を介して移動することもある。その結
果、フリップフロップはすでに同期設計内にあるので、
試験しやすい同期設計が望ましい。
【０００３】一方、非同期設計とは、その入力と出力が
いつでも変更できるものである。同期設計に比べた場合
の非同期設計の利点は、非同期設計が同期設計よりも実
質的に少ない電力しか消費しないことである。これは、
非同期回路がクロック・サイクルのたびにではなく、活
動状態で演算をおこなうときだけ電力を消費するためで
ある。そのため、切り替えが少ないので、電力消費が少
ない。しかし、非同期設計は、実現が難しく、試験が難
しいために避けられてきた。さらに、非同期設計は本来
フリップフロップを持たないので、上記のような同期設
計のためのスキャン・チェーン技術が適用できない。
いつでも変更できるものである。同期設計に比べた場合
の非同期設計の利点は、非同期設計が同期設計よりも実
質的に少ない電力しか消費しないことである。これは、
非同期回路がクロック・サイクルのたびにではなく、活
動状態で演算をおこなうときだけ電力を消費するためで
ある。そのため、切り替えが少ないので、電力消費が少
ない。しかし、非同期設計は、実現が難しく、試験が難
しいために避けられてきた。さらに、非同期設計は本来
フリップフロップを持たないので、上記のような同期設
計のためのスキャン・チェーン技術が適用できない。
【０００４】そのため、非同期設計を試験するための技
術および方法が必要とされる。
術および方法が必要とされる。
【０００５】
【実施例】図１は、周知のＲＳラッチの詳細な論理図を
示す。このＲＳラッチは、それぞれ出力Ｑと反転Ｑとを
設ける出力を有するＮＡＮＤゲート１１，１２を有す
る。ＮＡＮＤゲート１１は、セット・バー信号反転Ｓを
受信するために結合された第１入力と、ＮＡＮＤゲート
１２の出力に結合された第２入力とを有する。さらに、
ＮＡＮＤゲート１２は、リセット・バー信号反転Ｒを受
信するために結合された第１入力と、ＮＡＮＤゲート１
１の出力に結合された第２入力とを有する。
示す。このＲＳラッチは、それぞれ出力Ｑと反転Ｑとを
設ける出力を有するＮＡＮＤゲート１１，１２を有す
る。ＮＡＮＤゲート１１は、セット・バー信号反転Ｓを
受信するために結合された第１入力と、ＮＡＮＤゲート
１２の出力に結合された第２入力とを有する。さらに、
ＮＡＮＤゲート１２は、リセット・バー信号反転Ｒを受
信するために結合された第１入力と、ＮＡＮＤゲート１
１の出力に結合された第２入力とを有する。
【０００６】図１に示されるＲＳラッチの動作は、表１
に示される真理値表に簡単に説明される。
に示される真理値表に簡単に説明される。
【０００７】
【０００８】通常の動作中は、信号反転Ｒが論理０で、
信号反転Ｓが論理１の場合は、ＲＳラッチがリセットさ
れて、出力Ｑが論理０になり、出力反転Ｑが論理１にな
る。しかし、信号反転Ｒが論理１で、信号反転Ｓが論理
０の場合は、ＲＳラッチはセットされて、出力Ｑが論理
１になり、出力反転Ｑが論理０になる。
信号反転Ｓが論理１の場合は、ＲＳラッチがリセットさ
れて、出力Ｑが論理０になり、出力反転Ｑが論理１にな
る。しかし、信号反転Ｒが論理１で、信号反転Ｓが論理
０の場合は、ＲＳラッチはセットされて、出力Ｑが論理
１になり、出力反転Ｑが論理０になる。
【０００９】さらに通常の動作中は、信号反転Ｒおよび
反転Ｓの両方が論理０になることはないと予測されてい
る。しかし、もし両方が論理０になると、Ｑと反転Ｑは
両方とも、信号反転Ｒまたは信号反転Ｓのいずれかが論
理１になるまで、論理１である。また、信号反転Ｒ，反
転Ｓの両方が論理１の場合は、出力Ｑ，反転Ｑは、前の
状態のままになる。
反転Ｓの両方が論理０になることはないと予測されてい
る。しかし、もし両方が論理０になると、Ｑと反転Ｑは
両方とも、信号反転Ｒまたは信号反転Ｓのいずれかが論
理１になるまで、論理１である。また、信号反転Ｒ，反
転Ｓの両方が論理１の場合は、出力Ｑ，反転Ｑは、前の
状態のままになる。
【００１０】図２に、従来の技術による非同期設計構築
ブロック１４の詳細な論理図を示す。図２に示される部
品で図１に示されるものと同一の部品は、同じ参照番号
で識別されていることを理解されたい。非同期設計構築
ブロック１４にはさらに、完了信号ＣＯＭＰを受け取る
ために結合された第１入力と、信号ＱN-1 と記された１
４と同様の前の非同期設計ブロックの出力を受け取るた
めに結合された第２入力とを有するＮＡＮＤゲート１６
が含まれる。また、ＮＡＮＤゲート１６は、信号反転リ
セット（反転ｒｅｓｅｔ) と記されたリセット・バー信
号を受け取るために結合された第３入力を有するが、こ
の信号は、ＮＡＮＤゲート１２の第２入力にも与えられ
る。さらに、ＮＡＮＤゲート１２は、ブロック１４と同
様の連続する非同期設計構築ブロックの出力信号反転Ｑ
N+1 を受け取るために結合された第３入力を有する。
ブロック１４の詳細な論理図を示す。図２に示される部
品で図１に示されるものと同一の部品は、同じ参照番号
で識別されていることを理解されたい。非同期設計構築
ブロック１４にはさらに、完了信号ＣＯＭＰを受け取る
ために結合された第１入力と、信号ＱN-1 と記された１
４と同様の前の非同期設計ブロックの出力を受け取るた
めに結合された第２入力とを有するＮＡＮＤゲート１６
が含まれる。また、ＮＡＮＤゲート１６は、信号反転リ
セット（反転ｒｅｓｅｔ) と記されたリセット・バー信
号を受け取るために結合された第３入力を有するが、こ
の信号は、ＮＡＮＤゲート１２の第２入力にも与えられ
る。さらに、ＮＡＮＤゲート１２は、ブロック１４と同
様の連続する非同期設計構築ブロックの出力信号反転Ｑ
N+1 を受け取るために結合された第３入力を有する。
【００１１】非同期設計構築ブロック１４は、Lee Holl
aar による「Direct Implementation of Asynchronous
Control Units 」（IEEE Transactions on Computers,
vol.C-31, NO. 12, １９８２年１２月）という記事に開
示されているが、この記事の主題は本件に参考文献とし
て含まれている。簡単に述べると、信号反転リセット
は、ＲＳラッチ１０のオーバーライド解除機能として動
作する。通常の動作においては、信号反転リセットは高
となるので、非活動状態であり、ＲＳラッチ１０は、信
号ＱN-1 と信号ＣＯＭＰの両方がいずれも真の場合にし
かセットされない。ただし、信号ＱN-1 とは、前の非同
期設計構築ブロックの活動出力状態である。また、信号
ＣＯＭＰは、前の状態で起こったことが完了したことを
示す論理信号である。そのため、信号反転リセットが活
動状態にないと、ブロック１４が表す非同期状態、たと
えば状態「Ｎ」は、信号ＣＯＭＰが論理１でありその前
の非同期状態が活動状態にある（ＱN-1 ＝論理１）とき
しか、活動状態（ＱN ＝論理１）にならない。非同期状
態Ｎのリセットは、もちろん、すべての状態に関するマ
スター・リセットを表す信号反転リセットにより制御さ
れる。さらに、次の状態（状態「Ｎ＋１」）に入るとす
ぐに、現在の状態を離れることが望ましい。そのため、
次の状態からの反転ＱN+1 が、状態「Ｎ」に戻されて、
ラッチ１０をリセットする。
aar による「Direct Implementation of Asynchronous
Control Units 」（IEEE Transactions on Computers,
vol.C-31, NO. 12, １９８２年１２月）という記事に開
示されているが、この記事の主題は本件に参考文献とし
て含まれている。簡単に述べると、信号反転リセット
は、ＲＳラッチ１０のオーバーライド解除機能として動
作する。通常の動作においては、信号反転リセットは高
となるので、非活動状態であり、ＲＳラッチ１０は、信
号ＱN-1 と信号ＣＯＭＰの両方がいずれも真の場合にし
かセットされない。ただし、信号ＱN-1 とは、前の非同
期設計構築ブロックの活動出力状態である。また、信号
ＣＯＭＰは、前の状態で起こったことが完了したことを
示す論理信号である。そのため、信号反転リセットが活
動状態にないと、ブロック１４が表す非同期状態、たと
えば状態「Ｎ」は、信号ＣＯＭＰが論理１でありその前
の非同期状態が活動状態にある（ＱN-1 ＝論理１）とき
しか、活動状態（ＱN ＝論理１）にならない。非同期状
態Ｎのリセットは、もちろん、すべての状態に関するマ
スター・リセットを表す信号反転リセットにより制御さ
れる。さらに、次の状態（状態「Ｎ＋１」）に入るとす
ぐに、現在の状態を離れることが望ましい。そのため、
次の状態からの反転ＱN+1 が、状態「Ｎ」に戻されて、
ラッチ１０をリセットする。
【００１２】ブロック１４と同様の複数の非同期設計構
築ブロックをシリアルに接続して、図３に示されるよう
な一連の非同期状態を実現することができることがわか
る。ブロック１７，１８，１９は、図２のブロック１４
と同様で、ブロック１７が状態「Ｘ」を、ブロック１８
が状態「Ｙ」を、ブロック１０が状態「Ｚ」を表す。一
般に、状態「Ｘ」の前の状態が活動状態になると、状態
「Ｘ」は状態「Ｘ」の完了信号が論理１であるときに活
動状態になる。すなわち、状態「Ｘ」に入るための特定
の条件または要件が満たされて状態「Ｘ−１」が活動状
態になると、状態「Ｘ」に入る。このような方法で、非
同期設計構築ブロック１４を利用して一連の連続状態を
実現することができる。さらに、ここでは簡単にするた
めに３つしか図示されていないが、この一連の状態を任
意の数の状態まで拡張することもできることを理解され
たい。
築ブロックをシリアルに接続して、図３に示されるよう
な一連の非同期状態を実現することができることがわか
る。ブロック１７，１８，１９は、図２のブロック１４
と同様で、ブロック１７が状態「Ｘ」を、ブロック１８
が状態「Ｙ」を、ブロック１０が状態「Ｚ」を表す。一
般に、状態「Ｘ」の前の状態が活動状態になると、状態
「Ｘ」は状態「Ｘ」の完了信号が論理１であるときに活
動状態になる。すなわち、状態「Ｘ」に入るための特定
の条件または要件が満たされて状態「Ｘ−１」が活動状
態になると、状態「Ｘ」に入る。このような方法で、非
同期設計構築ブロック１４を利用して一連の連続状態を
実現することができる。さらに、ここでは簡単にするた
めに３つしか図示されていないが、この一連の状態を任
意の数の状態まで拡張することもできることを理解され
たい。
【００１３】上記の非同期状態設計に伴う大きな問題点
は、このような状態装置設計の機能性を充分に試験しよ
うとすることである。さらに、前述のように、このよう
な非同期設計は、設計が難しく、試験することはさらに
難しいために避けられてきた。
は、このような状態装置設計の機能性を充分に試験しよ
うとすることである。さらに、前述のように、このよう
な非同期設計は、設計が難しく、試験することはさらに
難しいために避けられてきた。
【００１４】この問題に応えるために、本発明はスキャ
ン技術を利用することによりこのような状態装置設計の
試験を行うための技術および方法を提供する。特に、図
４にスキャン可能なＲＳラッチの第１実施例の詳細なブ
ロック図を示す。図４に示される部品であって図１に示
されるものと同一の部品は、同じ参照番号で識別されて
いることを理解されたい。図４のスキャン可能なＲＳラ
ッチにはさらに、スキャン入力信号（スキャンイン：Ｓ
ＣＡＮＩＮ）を受け取るために結合された第１入力と、
ＮＡＮＤゲート１１の第１入力に与えられる信号反転Ｓ
の反転状態であるセット入力信号（Ｓ）を受け取るため
に結合された第２入力とを有するマルチプレクサ３０が
含まれる。
ン技術を利用することによりこのような状態装置設計の
試験を行うための技術および方法を提供する。特に、図
４にスキャン可能なＲＳラッチの第１実施例の詳細なブ
ロック図を示す。図４に示される部品であって図１に示
されるものと同一の部品は、同じ参照番号で識別されて
いることを理解されたい。図４のスキャン可能なＲＳラ
ッチにはさらに、スキャン入力信号（スキャンイン：Ｓ
ＣＡＮＩＮ）を受け取るために結合された第１入力と、
ＮＡＮＤゲート１１の第１入力に与えられる信号反転Ｓ
の反転状態であるセット入力信号（Ｓ）を受け取るため
に結合された第２入力とを有するマルチプレクサ３０が
含まれる。
【００１５】セット信号Ｓは、マルチプレクサ３２の第
２入力にも与えられる。マルチプレクサ３０の出力は、
Ｄフリップフロップ３４のデータ入力に結合され、フリ
ップフロップ３４はテスト・クロック信号ＴＬＣＫを受
け取るために結合されたクロック入力を有する。フリッ
プフロップ３４の反転出力は、マルチプレクサ３２の第
１入力とマルチプレクサ３６の第１入力とに結合され
る。マルチプレクサ３６は、ＮＡＮＤゲート１２の第１
入力に与えられる信号反転Ｒの反転状態であるリセット
信号を受け取るために結合された第２入力を有する。
２入力にも与えられる。マルチプレクサ３０の出力は、
Ｄフリップフロップ３４のデータ入力に結合され、フリ
ップフロップ３４はテスト・クロック信号ＴＬＣＫを受
け取るために結合されたクロック入力を有する。フリッ
プフロップ３４の反転出力は、マルチプレクサ３２の第
１入力とマルチプレクサ３６の第１入力とに結合され
る。マルチプレクサ３６は、ＮＡＮＤゲート１２の第１
入力に与えられる信号反転Ｒの反転状態であるリセット
信号を受け取るために結合された第２入力を有する。
【００１６】マルチプレクサ３６の出力は、Ｄフリップ
フロップ３８のデータ入力に結合され、フリップフロッ
プ３８はテスト・クロック信号ＴＣＬＫを受け取るため
に結合されたクロック入力を有する。Ｄフリップフロッ
プ３８の反転出力は、マルチプレクサ４０の第１入力に
結合され、スキャン出力信号（スキャンアウト：ＳＣＡ
ＮＯＵＴ）を設けるために結合される。マルチプレクサ
４０の第２入力は、リセット信号Ｒを受け取るために結
合される。
フロップ３８のデータ入力に結合され、フリップフロッ
プ３８はテスト・クロック信号ＴＣＬＫを受け取るため
に結合されたクロック入力を有する。Ｄフリップフロッ
プ３８の反転出力は、マルチプレクサ４０の第１入力に
結合され、スキャン出力信号（スキャンアウト：ＳＣＡ
ＮＯＵＴ）を設けるために結合される。マルチプレクサ
４０の第２入力は、リセット信号Ｒを受け取るために結
合される。
【００１７】マルチプレクサ３０，３６の選択入力が、
サンプル制御信号サンプル（ＳＡＭＰＬＥ）を受け取る
ために結合され、マルチプレクサ３２，４０の選択入力
はテスト制御信号反転テスト（ＴＥＳＴ）を受け取るた
めに結合される。
サンプル制御信号サンプル（ＳＡＭＰＬＥ）を受け取る
ために結合され、マルチプレクサ３２，４０の選択入力
はテスト制御信号反転テスト（ＴＥＳＴ）を受け取るた
めに結合される。
【００１８】マルチプレクサ３２，４０の出力はそれぞ
れＲＳラッチ１０に対して反転セット信号と反転リセッ
ト信号とを与える。
れＲＳラッチ１０に対して反転セット信号と反転リセッ
ト信号とを与える。
【００１９】通常の動作においては、制御信号反転テス
トは論理１であり、それによってマルチプレクサ３２，
４０はそれぞれ入力信号Ｓ，Ｒの反転を介してマルチプ
レクサ３２，４０に通過させ、ＲＳラッチ１０に信号反
転Ｓと反転Ｒとを送る。この通常の動作モードにおいて
は、図４のスキャン可能なＲＳラッチは、図１に示され
たスキャン可能なＲＳラッチ１０と等しい機能を行う
が、異なるのは、入力信号が反転するので、信号反転
Ｓ，反転Ｒに対向して、スキャン可能なＲＳラッチの入
力で信号Ｓ，Ｒを与えなければならないことである。
トは論理１であり、それによってマルチプレクサ３２，
４０はそれぞれ入力信号Ｓ，Ｒの反転を介してマルチプ
レクサ３２，４０に通過させ、ＲＳラッチ１０に信号反
転Ｓと反転Ｒとを送る。この通常の動作モードにおいて
は、図４のスキャン可能なＲＳラッチは、図１に示され
たスキャン可能なＲＳラッチ１０と等しい機能を行う
が、異なるのは、入力信号が反転するので、信号反転
Ｓ，反転Ｒに対向して、スキャン可能なＲＳラッチの入
力で信号Ｓ，Ｒを与えなければならないことである。
【００２０】しかし、ＲＳラッチ１０の機能性を試験し
たい場合には、図４に示される追加の回路構成により、
スキャン技術を用いてＲＳラッチ１０の機能性を検証す
るための所定の既知の入力をＲＳラッチ１０に送ること
ができる。
たい場合には、図４に示される追加の回路構成により、
スキャン技術を用いてＲＳラッチ１０の機能性を検証す
るための所定の既知の入力をＲＳラッチ１０に送ること
ができる。
【００２１】試験のためのスキャン技術手順は、以下の
ように行われる。
ように行われる。
【００２２】制御信号サンプルを論理０にセットする。
これによりフリップフロップ３４，３８がスキャン・チ
ェーンに入る。
これによりフリップフロップ３４，３８がスキャン・チ
ェーンに入る。
【００２３】次に、制御信号反転テストを論理１にセッ
トする。これによりＲＳラッチ１０の出力Ｑ，反転Ｑに
対して透過性をもつスキャンが行われる。（試験の移行
時にはＱおよびＱを変更してもよいが、スキャン・チェ
ーンの移動にともなって変わることはない。）次に、信
号ＴＣＬＫを介してテスト・クロック信号を与えるが、
信号スキャンインを介してマルチプレクサ３０の第１入
力に与えられる論理値は、各クロック・パルス毎に適切
にセットされる。これは、必要とされる試験パターンを
フリップフロップ３４，３８内に移動させる効果を持
つ。各ＲＳラッチに与えられた最終値が、活動的にラッ
チをセットまたはリセットすることに注目されたい。そ
のため、信号反転Ｒが低論理のときは、信号反転Ｓは高
論理となり、あるいはその反対になる。
トする。これによりＲＳラッチ１０の出力Ｑ，反転Ｑに
対して透過性をもつスキャンが行われる。（試験の移行
時にはＱおよびＱを変更してもよいが、スキャン・チェ
ーンの移動にともなって変わることはない。）次に、信
号ＴＣＬＫを介してテスト・クロック信号を与えるが、
信号スキャンインを介してマルチプレクサ３０の第１入
力に与えられる論理値は、各クロック・パルス毎に適切
にセットされる。これは、必要とされる試験パターンを
フリップフロップ３４，３８内に移動させる効果を持
つ。各ＲＳラッチに与えられた最終値が、活動的にラッ
チをセットまたはリセットすることに注目されたい。そ
のため、信号反転Ｒが低論理のときは、信号反転Ｓは高
論理となり、あるいはその反対になる。
【００２４】次に制御信号反転テストを論理０にセット
する。これで試験パターンがＲＳラッチ１０に与えられ
る。
する。これで試験パターンがＲＳラッチ１０に与えられ
る。
【００２５】次に信号サンプルを論理１に戻す。これで
フリップフロップ３４，３８はスキャン・チェーンから
出る。
フリップフロップ３４，３８はスキャン・チェーンから
出る。
【００２６】別のクロック・パルスを信号ＴＣＬＫに与
えて、それにより試験パターンの結果をフリップフロッ
プ３４，３８とその他の同様のフリップフロップとに読
み込ませる。
えて、それにより試験パターンの結果をフリップフロッ
プ３４，３８とその他の同様のフリップフロップとに読
み込ませる。
【００２７】次に信号反転テストを論理１にセットす
る。これにより再び、ＲＳラッチ１０の出力Ｑおよび反
転Ｑに影響を与えずにスキャンが目に見えずに行われ
る。しかし、信号Ｓ，Ｒが読み込まれたばかりの値と異
なっている場合は、出力Ｑおよび／または反転Ｑは、信
号反転テストが変わると変わるが、信号スキャンアウト
を介してスキャン・アウトされる試験パターンを変える
ことはない。
る。これにより再び、ＲＳラッチ１０の出力Ｑおよび反
転Ｑに影響を与えずにスキャンが目に見えずに行われ
る。しかし、信号Ｓ，Ｒが読み込まれたばかりの値と異
なっている場合は、出力Ｑおよび／または反転Ｑは、信
号反転テストが変わると変わるが、信号スキャンアウト
を介してスキャン・アウトされる試験パターンを変える
ことはない。
【００２８】次に制御信号サンプルを論理０にセットす
る。これで、フリップフロップ３４，３８はスキャン・
チェーン内に戻る。
る。これで、フリップフロップ３４，３８はスキャン・
チェーン内に戻る。
【００２９】ここで、信号ＴＣＬＫを介してクロック・
パルスを与えて、その値が前の所定のスキャンの試験結
果であるフリップフロップ３４，３８内に記憶されてい
る論理値をスキャン・アウトする。さらに、別のパター
ンを用いたい場合は、信号スキャンインを介して次の組
の試験パターンを同時にスキャンしながら、信号スキャ
ンアウトを介して前回の試験パターンの結果を同時に移
動させることができる。
パルスを与えて、その値が前の所定のスキャンの試験結
果であるフリップフロップ３４，３８内に記憶されてい
る論理値をスキャン・アウトする。さらに、別のパター
ンを用いたい場合は、信号スキャンインを介して次の組
の試験パターンを同時にスキャンしながら、信号スキャ
ンアウトを介して前回の試験パターンの結果を同時に移
動させることができる。
【００３０】この手順は、すべての試験パターンが与え
られるまで繰り返すことができることを理解されたい。
これにより本発明は、スキャン技術を用いて容易に試験
することのできる非同期設計で用いるスキャン可能なＲ
Ｓラッチを提供する。上記の技術と前述された方法に
は、いくつかの利点がある。第１に、既存のスキャンを
基にした試験パターン発生器を容易に用いることができ
る。第２に、設計のデバッグに便利な単独ステップの操
作で状態装置を動作させることが可能である。第３に、
セット入力とリセット入力の両方がサンプリングされ
る。第４に、通常動作に与えられる唯一の追加遅延は、
マルチプレクサ３２または４０を介した単独のマルチプ
レクサ（ＭＵＸ）遅延である。ただし、信号Ｓ，Ｒが信
号反転Ｓ，反転Ｒほど簡単に発生されない場合は、追加
のインバータ遅延が必要とされる点に留意されたい。
られるまで繰り返すことができることを理解されたい。
これにより本発明は、スキャン技術を用いて容易に試験
することのできる非同期設計で用いるスキャン可能なＲ
Ｓラッチを提供する。上記の技術と前述された方法に
は、いくつかの利点がある。第１に、既存のスキャンを
基にした試験パターン発生器を容易に用いることができ
る。第２に、設計のデバッグに便利な単独ステップの操
作で状態装置を動作させることが可能である。第３に、
セット入力とリセット入力の両方がサンプリングされ
る。第４に、通常動作に与えられる唯一の追加遅延は、
マルチプレクサ３２または４０を介した単独のマルチプ
レクサ（ＭＵＸ）遅延である。ただし、信号Ｓ，Ｒが信
号反転Ｓ，反転Ｒほど簡単に発生されない場合は、追加
のインバータ遅延が必要とされる点に留意されたい。
【００３１】図５は、スキャン可能なＲＳラッチの第２
実施例の詳細なブロック図を示す。図５に示される部品
で図４に示されるものと同一の部品は同じ参照番号で識
別されることを理解されたい。本質的には、図５のスキ
ャン可能なＲＳラッチは、マルチプレクサ３０，３６を
持たないことにより、図４に示される回路構成を削減し
ている。そのため、図５のスキャン可能なＲＳラッチに
より、試験パターンは複数の段階を通じて伝播される。
多くの段階には最小限の論理が含まれているので、これ
は便利である。そのため、この方法は図４に示される技
術と共に用いるべきである。
実施例の詳細なブロック図を示す。図５に示される部品
で図４に示されるものと同一の部品は同じ参照番号で識
別されることを理解されたい。本質的には、図５のスキ
ャン可能なＲＳラッチは、マルチプレクサ３０，３６を
持たないことにより、図４に示される回路構成を削減し
ている。そのため、図５のスキャン可能なＲＳラッチに
より、試験パターンは複数の段階を通じて伝播される。
多くの段階には最小限の論理が含まれているので、これ
は便利である。そのため、この方法は図４に示される技
術と共に用いるべきである。
【００３２】通常の動作中は、信号反転テストは論理１
であり、入力信号Ｓ，Ｒが反転されてＲＳラッチ１０に
与えられる。しかし、ＲＳラッチ１０の機能性を試験し
たいときには、次のようなスキャン技術手順を実行す
る。
であり、入力信号Ｓ，Ｒが反転されてＲＳラッチ１０に
与えられる。しかし、ＲＳラッチ１０の機能性を試験し
たいときには、次のようなスキャン技術手順を実行す
る。
【００３３】信号反転テストを論理０にセットする。こ
れでフリップフロップ３２，４０がスキャン・チェーン
に入る。
れでフリップフロップ３２，４０がスキャン・チェーン
に入る。
【００３４】次に、クロック・パルスを信号ＴＣＬＫに
与えると、信号スキャンインを介してフリップフロップ
３４，３８の適切な値がフリップフロップ３４，マルチ
プレクサ３２およびフリップフロップ３８内で移動す
る。図５に示される技術を利用すると、スキャンは目に
見えずに行われるので、出力Ｑ，反転Ｑはスキャンが行
われている間に切り替わる。信号ＴＣＬＫの最後のパル
スが与えられると、試験パターンはＲＳラッチ１０に与
えられる。
与えると、信号スキャンインを介してフリップフロップ
３４，３８の適切な値がフリップフロップ３４，マルチ
プレクサ３２およびフリップフロップ３８内で移動す
る。図５に示される技術を利用すると、スキャンは目に
見えずに行われるので、出力Ｑ，反転Ｑはスキャンが行
われている間に切り替わる。信号ＴＣＬＫの最後のパル
スが与えられると、試験パターンはＲＳラッチ１０に与
えられる。
【００３５】ここで信号反転テストを論理１にセットす
る。これにより、新しいＳ，Ｒ信号がラッチ内を伝播し
て、複数の段階を一度に試験することができる。
る。これにより、新しいＳ，Ｒ信号がラッチ内を伝播し
て、複数の段階を一度に試験することができる。
【００３６】次に信号クロック・パルスを信号ＴＣＬＫ
に与える。これにより、試験パターンの結果が読み込ま
れて、試験パターンの結果はフリップフロップ３４，３
８と他の非同期状態に関するその他の同様なフリップフ
ロップ内に読み込まれる。
に与える。これにより、試験パターンの結果が読み込ま
れて、試験パターンの結果はフリップフロップ３４，３
８と他の非同期状態に関するその他の同様なフリップフ
ロップ内に読み込まれる。
【００３７】次に信号反転テストを論理０にセットす
る。これにより、再びフリップフロップ３２，４０はス
キャン・チェーンに入る。
る。これにより、再びフリップフロップ３２，４０はス
キャン・チェーンに入る。
【００３８】信号ＴＣＬＫを介してクロック・パルスを
与えて、フリップフロップ３４，３８の内容を移動さ
せ、それによって試験パターンの結果を観察する。すべ
ての試験パターンが与えられるまでこの手順が繰り返さ
れる。
与えて、フリップフロップ３４，３８の内容を移動さ
せ、それによって試験パターンの結果を観察する。すべ
ての試験パターンが与えられるまでこの手順が繰り返さ
れる。
【００３９】図６は、スキャン可能なＲＳラッチの第３
実施例を示す。図６に示される部品であって、図４のも
のと同一の部品は、同じ参照番号で識別されることを理
解されたい。図６に示されるスキャン技術は、図４のも
のと同様であるが、異なるのは入力信号Ｒがサンプリン
グされないことである。その結果、試験を行うために必
要なセットまたはリセット条件を作成するためのフリッ
プフロップは１つでよい。信号Ｒをサンプリングしない
ことによる包括範囲の損失は多くの場合最小限に抑えら
れるが、これはリセット信号Ｒが後の状態の反転Ｑ出力
に過ぎないためである。
実施例を示す。図６に示される部品であって、図４のも
のと同一の部品は、同じ参照番号で識別されることを理
解されたい。図６に示されるスキャン技術は、図４のも
のと同様であるが、異なるのは入力信号Ｒがサンプリン
グされないことである。その結果、試験を行うために必
要なセットまたはリセット条件を作成するためのフリッ
プフロップは１つでよい。信号Ｒをサンプリングしない
ことによる包括範囲の損失は多くの場合最小限に抑えら
れるが、これはリセット信号Ｒが後の状態の反転Ｑ出力
に過ぎないためである。
【００４０】図６に図示される実施例に関するスキャン
技術手順は、図４に前述されたスキャン技術手順と同様
であるが、明らかに異なるのは前述されたようにリセッ
ト信号がサンプリングされないことである。
技術手順は、図４に前述されたスキャン技術手順と同様
であるが、明らかに異なるのは前述されたようにリセッ
ト信号がサンプリングされないことである。
【００４１】図７は、スキャン可能なＲＳラッチの第４
実施例を図示する。図７に示される部品で図５のものと
同一の部品は同じ参照番号で識別されることを理解され
たい。図７のスキャン技術は、図５のスキャン技術と同
様であるが、異なるのはリセット入力がサンプリングさ
れないことである。このため、図６の場合と同様に、試
験を行うために必要なセットまたはリセット条件を作成
するためのフリップフロップは１つでよい。
実施例を図示する。図７に示される部品で図５のものと
同一の部品は同じ参照番号で識別されることを理解され
たい。図７のスキャン技術は、図５のスキャン技術と同
様であるが、異なるのはリセット入力がサンプリングさ
れないことである。このため、図６の場合と同様に、試
験を行うために必要なセットまたはリセット条件を作成
するためのフリップフロップは１つでよい。
【００４２】図７に図示される実施例に関するスキャン
技術手順は、図５に前述されたスキャン技術手順と同様
であるが、明らかに異なるのは信号サンプルを所定の論
理状態にセットする段階が省略されることである。
技術手順は、図５に前述されたスキャン技術手順と同様
であるが、明らかに異なるのは信号サンプルを所定の論
理状態にセットする段階が省略されることである。
【００４３】スキャン・チェーン内にフリップフロップ
の代わりにラッチを用いることによって面積の節約が実
現できる。しかし、このような設計ではタイミングに関
してより注意が必要になる。また、マルチプレクサをフ
リップフロップ（またはラッチ）に組み込むことによ
り、さらに面積の節約をすることができる。
の代わりにラッチを用いることによって面積の節約が実
現できる。しかし、このような設計ではタイミングに関
してより注意が必要になる。また、マルチプレクサをフ
リップフロップ（またはラッチ）に組み込むことによ
り、さらに面積の節約をすることができる。
【００４４】図８は、スキャン可能なＲＳラッチの第５
実施例の詳細なブロック図を示す。特に、図８に図示さ
れるスキャン可能なＲＳラッチは、ＲＳラッチ１０をス
キャン回路構成に組み入れることにより、回路構成全体
を削減する。図８に示されるスキャン可能なＲＳラッチ
には、信号反転Ｓを受け取るために結合された第１入力
と信号反転Ｒを受け取るために結合された第２入力とを
有するマルチプレクサ５０が含まれる。マルチプレクサ
５０の出力は、マルチプレクサ５２の第１入力に結合さ
れ、マルチプレクサ５２は信号スキャンインを受け取る
ために結合された第２入力を有する。マルチプレクサ５
０，５２の選択入力はそれぞれ制御信号サンプルおよび
シフト（ＳＨＩＦＴ）を受け取るように結合されてい
る。
実施例の詳細なブロック図を示す。特に、図８に図示さ
れるスキャン可能なＲＳラッチは、ＲＳラッチ１０をス
キャン回路構成に組み入れることにより、回路構成全体
を削減する。図８に示されるスキャン可能なＲＳラッチ
には、信号反転Ｓを受け取るために結合された第１入力
と信号反転Ｒを受け取るために結合された第２入力とを
有するマルチプレクサ５０が含まれる。マルチプレクサ
５０の出力は、マルチプレクサ５２の第１入力に結合さ
れ、マルチプレクサ５２は信号スキャンインを受け取る
ために結合された第２入力を有する。マルチプレクサ５
０，５２の選択入力はそれぞれ制御信号サンプルおよび
シフト（ＳＨＩＦＴ）を受け取るように結合されてい
る。
【００４５】マルチプレクサ５２の出力はＮＡＮＤゲー
ト５４の第１入力に結合され、さらにインバータ５６を
通じてＮＡＮＤゲート５８の第１入力に結合される。Ｎ
ＡＮＤゲート５４，５８の第２入力は、テスト・クロッ
ク信号反転ＴＣＬＫを受け取るように結合されている。
ト５４の第１入力に結合され、さらにインバータ５６を
通じてＮＡＮＤゲート５８の第１入力に結合される。Ｎ
ＡＮＤゲート５４，５８の第２入力は、テスト・クロッ
ク信号反転ＴＣＬＫを受け取るように結合されている。
【００４６】ＮＡＮＤゲート５４，５８の出力は、ＮＡ
ＮＤゲート６０，６２の第１入力にそれぞれ結合される
が、ＮＡＮＤゲート６０，６２は参照番号６４で示され
るＲＳラッチにより構成される。ＮＡＮＤゲート６０，
６２の第２入力はそれぞれ、ＮＡＮＤゲート６２，６０
の出力に交差結合されている。ゲート５４，５６，５
８，６０，６２は、第１Ｄラッチで構成される点に注目
されたい。
ＮＤゲート６０，６２の第１入力にそれぞれ結合される
が、ＮＡＮＤゲート６０，６２は参照番号６４で示され
るＲＳラッチにより構成される。ＮＡＮＤゲート６０，
６２の第２入力はそれぞれ、ＮＡＮＤゲート６２，６０
の出力に交差結合されている。ゲート５４，５６，５
８，６０，６２は、第１Ｄラッチで構成される点に注目
されたい。
【００４７】ＮＡＮＤゲート６０，６２の出力はそれぞ
れ、ＮＡＮＤゲート６６，６８の第１入力に結合され
る。ＮＡＮＤゲート６６，６８の第２入力は、テスト・
クロック信号ＴＣＬＫを受け取るように結合されてい
る。
れ、ＮＡＮＤゲート６６，６８の第１入力に結合され
る。ＮＡＮＤゲート６６，６８の第２入力は、テスト・
クロック信号ＴＣＬＫを受け取るように結合されてい
る。
【００４８】ＮＡＮＤゲート６６，６８の出力はそれぞ
れ、マルチプレクサ７０，７２の第２入力に結合され
る。マルチプレクサ７０，７２の第１入力はそれぞれ、
信号反転Ｓ，反転Ｒを受け取るように結合される。マル
チプレクサ７０，７２の出力はそれぞれＲＳラッチ１０
のＮＡＮＤゲート１１，１２の第１入力に結合される。
また、マルチプレクサ７０，７２の選択入力は、制御信
号テストに応答する。
れ、マルチプレクサ７０，７２の第２入力に結合され
る。マルチプレクサ７０，７２の第１入力はそれぞれ、
信号反転Ｓ，反転Ｒを受け取るように結合される。マル
チプレクサ７０，７２の出力はそれぞれＲＳラッチ１０
のＮＡＮＤゲート１１，１２の第１入力に結合される。
また、マルチプレクサ７０，７２の選択入力は、制御信
号テストに応答する。
【００４９】ゲート６６，６８，１１，１２は第２Ｄラ
ッチによって構成される点に注目されたい。さらに、部
品５４ないし６４（第１Ｄラッチ）がフリップフロップ
のマスター部分を形成し、部品６６，６８とラッチ１０
（第２Ｄラッチ）がフリップフロップのスレーブ部分を
形成する点にも注目されたい。このように、この方法で
ＲＳラッチ１０が利用されて、スキャン可能なＲＳラッ
チ全体の中でフリップフロップを形成するために組み込
まれる。
ッチによって構成される点に注目されたい。さらに、部
品５４ないし６４（第１Ｄラッチ）がフリップフロップ
のマスター部分を形成し、部品６６，６８とラッチ１０
（第２Ｄラッチ）がフリップフロップのスレーブ部分を
形成する点にも注目されたい。このように、この方法で
ＲＳラッチ１０が利用されて、スキャン可能なＲＳラッ
チ全体の中でフリップフロップを形成するために組み込
まれる。
【００５０】通常モードの動作中には、信号テストは論
理０であり、マルチプレクサ７０，７２は信号反転Ｓ，
反転ＲをＲＳラッチ１０に送るように機能する。さらに
信号反転ＴＣＬＫは論理０であり、それによりＲＳラッ
チ６４が切り替わることがなくなる。
理０であり、マルチプレクサ７０，７２は信号反転Ｓ，
反転ＲをＲＳラッチ１０に送るように機能する。さらに
信号反転ＴＣＬＫは論理０であり、それによりＲＳラッ
チ６４が切り替わることがなくなる。
【００５１】試験モードの動作中には、すなわち、信号
スキャンインを介してＲＳラッチ１０の入力の所定の論
理値をスキャンしたい場合には、信号テストが論理１に
なり信号シフトが論理１になる。このため、信号反転Ｔ
ＣＬＫが論理１のとき、ＮＡＮＤゲート５４，５８はそ
の第１入力に現れる論理値をＲＳラッチ６４の第１入力
に送り、それによってＲＳラッチ６４をセットまたはリ
セットするように機能する。たとえば、信号スキャンイ
ンが論理０のとき、ＮＡＮＤゲート５４の第１入力には
論理０が与えられ、ＮＡＮＤゲート５８の第１入力には
論理１が与えられる。その結果、ＮＡＮＤゲート６０の
出力は論理０になり、ＮＡＮＤゲート６２の出力は論理
１になる。本質的には、信号スキャンインに現れる論理
値は、ＲＳラッチ６４をセットまたはリセットする効果
を持ち、それによって、信号ＴＣＬＫが論理１から論理
０に移行し、対応して信号反転ＴＣＬＫが論理０から論
理１に移行したときに、所定の論理値をＮＡＮＤゲート
６０，６２の出力でラッチする。
スキャンインを介してＲＳラッチ１０の入力の所定の論
理値をスキャンしたい場合には、信号テストが論理１に
なり信号シフトが論理１になる。このため、信号反転Ｔ
ＣＬＫが論理１のとき、ＮＡＮＤゲート５４，５８はそ
の第１入力に現れる論理値をＲＳラッチ６４の第１入力
に送り、それによってＲＳラッチ６４をセットまたはリ
セットするように機能する。たとえば、信号スキャンイ
ンが論理０のとき、ＮＡＮＤゲート５４の第１入力には
論理０が与えられ、ＮＡＮＤゲート５８の第１入力には
論理１が与えられる。その結果、ＮＡＮＤゲート６０の
出力は論理０になり、ＮＡＮＤゲート６２の出力は論理
１になる。本質的には、信号スキャンインに現れる論理
値は、ＲＳラッチ６４をセットまたはリセットする効果
を持ち、それによって、信号ＴＣＬＫが論理１から論理
０に移行し、対応して信号反転ＴＣＬＫが論理０から論
理１に移行したときに、所定の論理値をＮＡＮＤゲート
６０，６２の出力でラッチする。
【００５２】しかし、信号反転ＴＣＬＫが論理０で信号
ＴＣＬＫが対応して論理１のときは、ＮＡＮＤゲート６
６，６８は基本的には、それぞれの第１入力に現れる論
理値を反転させ、これらの論理値をＲＳラッチ１０のＮ
ＡＮＤゲート１１，１２の第１入力にそれぞれ送る。上
記の例で続けると、ＮＡＮＤゲート６０の出力に現れる
論理０はＮＡＮＤゲート６６およびマルチプレクサ７０
を通過して、それによりＮＡＮＤゲート１１の第１入力
に高論理を与える。さらにＮＡＮＤゲート６２の出力に
現れる論理１はＮＡＮＤゲート６８とマルチプレクサ７
０を通過して、それによりＮＡＮＤゲート１２の第１入
力に論理０を与える。ＲＳラッチ１０の入力に与えられ
たこれらの論理値がＲＳラッチ１０をリセットして、そ
のために信号Ｑは論理０となり、信号反転Ｑは論理１に
なる。このように、信号スキャンインに論理０が現れた
ので、ＲＳラッチ１０が適性に動作するとＲＳラッチ１
０がリセットされることになる。さらに、図８のスキャ
ン可能なＲＳラッチの構造のために、ＮＡＮＤゲート１
１の出力は（同様の連続するスキャン可能なＲＳラッチ
の反転Ｓ入力に結合された）信号Ｑと、信号スキャンア
ウトとを設ける。
ＴＣＬＫが対応して論理１のときは、ＮＡＮＤゲート６
６，６８は基本的には、それぞれの第１入力に現れる論
理値を反転させ、これらの論理値をＲＳラッチ１０のＮ
ＡＮＤゲート１１，１２の第１入力にそれぞれ送る。上
記の例で続けると、ＮＡＮＤゲート６０の出力に現れる
論理０はＮＡＮＤゲート６６およびマルチプレクサ７０
を通過して、それによりＮＡＮＤゲート１１の第１入力
に高論理を与える。さらにＮＡＮＤゲート６２の出力に
現れる論理１はＮＡＮＤゲート６８とマルチプレクサ７
０を通過して、それによりＮＡＮＤゲート１２の第１入
力に論理０を与える。ＲＳラッチ１０の入力に与えられ
たこれらの論理値がＲＳラッチ１０をリセットして、そ
のために信号Ｑは論理０となり、信号反転Ｑは論理１に
なる。このように、信号スキャンインに論理０が現れた
ので、ＲＳラッチ１０が適性に動作するとＲＳラッチ１
０がリセットされることになる。さらに、図８のスキャ
ン可能なＲＳラッチの構造のために、ＮＡＮＤゲート１
１の出力は（同様の連続するスキャン可能なＲＳラッチ
の反転Ｓ入力に結合された）信号Ｑと、信号スキャンア
ウトとを設ける。
【００５３】以上、上記の説明から、非同期設計内で用
いる新規のＲＳラッチが提供されたことは明かである。
このＲＳラッチは、スキャン・チェーン信号がスキャン
可能なＲＳラッチの内外に伝播するための基礎を提供す
る追加回路構成を用いることによって、スキャン可能と
なる。このようなスキャン可能なＲＳラッチは非同期設
計の試験を大いに促進する。
いる新規のＲＳラッチが提供されたことは明かである。
このＲＳラッチは、スキャン・チェーン信号がスキャン
可能なＲＳラッチの内外に伝播するための基礎を提供す
る追加回路構成を用いることによって、スキャン可能と
なる。このようなスキャン可能なＲＳラッチは非同期設
計の試験を大いに促進する。
【００５４】本発明はさらに、第１および第２入力と第
１および第２出力とを有するＲＳラッチをスキャン可能
にする方法を提供する。この方法は、（ａ）リセット信
号とセット信号をサンプリングする段階；（ｂ）リセッ
ト信号，セット信号またはＡスキャンイン信号を選択す
る段階；（ｃ）クロック信号に応答して段階（ｂ）で選
択された信号を記憶する段階；（ｄ）前記クロック信号
に応答して、段階（ｃ）で記憶された信号またはセット
およびリセット信号をＲＳラッチの第１および第２入力
に選択的に与える段階；（ｅ）ＲＳラッチの第１出力を
介してスキャンアウト信号を与える段階によって構成さ
れる。
１および第２出力とを有するＲＳラッチをスキャン可能
にする方法を提供する。この方法は、（ａ）リセット信
号とセット信号をサンプリングする段階；（ｂ）リセッ
ト信号，セット信号またはＡスキャンイン信号を選択す
る段階；（ｃ）クロック信号に応答して段階（ｂ）で選
択された信号を記憶する段階；（ｄ）前記クロック信号
に応答して、段階（ｃ）で記憶された信号またはセット
およびリセット信号をＲＳラッチの第１および第２入力
に選択的に与える段階；（ｅ）ＲＳラッチの第１出力を
介してスキャンアウト信号を与える段階によって構成さ
れる。
【００５５】本発明は特定の実施例において説明されて
いるが、当業者には多くの改変，修正および変形が可能
であることは明白である。さらに、添付の請求項にはこ
のようなすべての改変，修正および変形を包含するもの
である。
いるが、当業者には多くの改変，修正および変形が可能
であることは明白である。さらに、添付の請求項にはこ
のようなすべての改変，修正および変形を包含するもの
である。
【図１】周知のＲＳラッチの詳細な論理図である。
【図２】非同期設計構築ブロックに利用されている従来
の技術のＲＳラッチを示す詳細な論理図である。
の技術のＲＳラッチを示す詳細な論理図である。
【図３】一連の非同期状態を実現するようにシリアルに
接続された、図２に示されたものと同様の複数の非同期
設計構築ブロックの詳細なブロック図である。
接続された、図２に示されたものと同様の複数の非同期
設計構築ブロックの詳細なブロック図である。
【図４】本発明によるスキャン可能なＲＳラッチの第１
実施例を示す詳細なブロック図である。
実施例を示す詳細なブロック図である。
【図５】本発明によるスキャン可能なＲＳラッチの第２
実施例を示す詳細なブロック図である。
実施例を示す詳細なブロック図である。
【図６】本発明によるスキャン可能なＲＳラッチの第３
実施例を示す詳細なブロック図である。
実施例を示す詳細なブロック図である。
【図７】本発明によるスキャン可能なＲＳラッチの第４
実施例を示す詳細なブロック図である。
実施例を示す詳細なブロック図である。
【図８】本発明によるスキャン可能なＲＳラッチの第５
実施例を示す詳細なブロック図である。
実施例を示す詳細なブロック図である。
【図９】本発明を使用する他の実施例を説明するブロッ
ク図である。
ク図である。
１０，６４ ＲＳラッチ １１，１２，５４，５８，６０，６２，６６，６８ Ｎ
ＡＮＤゲート ５０，５２，７０，７２ マルチプレクサ ５６ インバータ ＳＡＭＰＬＥ サンプル信号 ＳＣＡＮＩＮ スキャンイン信号 ＳＣＡＮＯＵＴ スキャンアウト信号 ＳＨＩＦＴ シフト信号 ＴＥＳＴ テスト信号
ＡＮＤゲート ５０，５２，７０，７２ マルチプレクサ ５６ インバータ ＳＡＭＰＬＥ サンプル信号 ＳＣＡＮＩＮ スキャンイン信号 ＳＣＡＮＯＵＴ スキャンアウト信号 ＳＨＩＦＴ シフト信号 ＴＥＳＴ テスト信号
Claims (6)
- 【請求項１】 非同期設計で用いるための、反転セット
および反転リセット信号に応答する入力と、第１および
第２相補出力信号を与える第１および第２出力とを有す
るスキャン可能なＲＳラッチであって：第１組の制御信
号に応答して信号反転セット，信号反転リセットまたは
信号スキャンインを第１マルチプレクサ手段の出力に選
択的に伝える第１マルチプレクサ手段（５０，５２）；
クロック信号に応答して前記第１マルチプレクサ手段の
前記出力に現れる信号の論理値を記憶する第１ラッチ手
段（５６，５４，５８，６０，６２）であって、第１お
よび第２入力と第１および第２出力とを有する第１ラッ
チ手段であり、前記第１ラッチ手段の前記第１および第
２入力が前記第１マルチプレクサ手段の前記出力に結合
されている第１ラッチ手段；および前記クロック信号に
応答して前記第１ラッチ手段の前記第１および第２出力
に現れる信号の論理値を記憶する第２ラッチ手段（６
６，６８，１１，１２）であって、第１および第２入力
と第１および第２出力とを有する第２ラッチ手段であ
り、前記第２ラッチ手段の前記第１および第２入力が前
記第１ラッチ手段の前記第１および第２出力に結合さ
れ、前記第２ラッチ手段の前記第１および第２出力が第
１および第２相補出力信号を与え、前記第２ラッチ手段
の前記第１出力がスキャンアウト信号を与える第２ラッ
チ手段；によって構成されることを特徴とするＲＳラッ
チ。 - 【請求項２】 第１および第２入力と第１および第２出
力とを有するＲＳラッチをスキャン可能にするためにＲ
Ｓラッチと共に用いる回路であって：テスト信号に応答
して、選択的に、セット信号およびリセット信号をＲＳ
ラッチの前記第１および第２入力に伝えるか、あるいは
スキャンイン信号をＲＳラッチの第１および第２入力に
伝える第１マルチプレクサ手段（３２，４０）；サンプ
ル信号に応答してセット信号をサンプリングする、第１
および第２入力と選択入力と出力とを有する第２マルチ
プレクサ手段（３０）であって、前記第２マルチプレク
サ手段の前記第１入力はスキャンイン信号を受け取るた
めに結合され、前記第２マルチプレクサ手段の前記第２
入力はセット信号を受け取るために結合され、前記第２
マルチプレクサ手段の前記選択入力は前記サンプル信号
を受け取るために結合されている第２マルチプレクサ手
段；およびデータ入力とクロック入力と第１および第２
出力とを有する第１フリップフロップ（３４）であっ
て、前記第１フリップフロップの前記データ入力は前記
第２マルチプレクサ手段の前記出力に結合され、前記ク
ロック入力はクロック信号を受け取るために結合され、
前記第１フリップフロップの前記第１および第２出力は
前記スキャンイン信号を前記第１マルチプレクサ手段に
与えるために結合され、前記第１フリップフロップの前
記第２出力がスキャンアウト信号を与える第１フリップ
フロップ；によって構成されることを特徴とする回路。 - 【請求項３】 第１および第２入力と第１および第２出
力とを有するＲＳラッチをスキャン可能にするためにＲ
Ｓラッチと共に用いる回路であって：テスト信号に応答
して、選択的に、セット信号およびリセット信号をＲＳ
ラッチの前記第１および第２入力に伝えるか、あるいは
スキャンイン信号をＲＳラッチの第１および第２入力に
伝える第１マルチプレクサ手段（３２，４０）；サンプ
ル信号に応答してセット信号をサンプリングする、第１
および第２入力と選択入力と出力とを有する第２マルチ
プレクサ手段（３０）であって、前記第２マルチプレク
サ手段の前記第１入力はスキャンイン信号を受け取るた
めに結合され、前記第２マルチプレクサ手段の前記第２
入力はセット信号を受け取るために結合され、前記第２
マルチプレクサ手段の前記選択入力は前記サンプル信号
を受け取るために結合されている第２マルチプレクサ手
段；データ入力とクロック入力と第１出力とを有する第
１フリップフロップ（３４）であって、前記第１フリッ
プフロップの前記データ入力が前記第２マルチプレクサ
手段の前記出力に結合され、前記クロック入力はクロッ
ク信号を受け取るために結合され、前記第１フリップフ
ロップの前記第１出力が前記スキャンイン信号を前記第
１マルチプレクサ手段に与えるために結合されている第
１フリップフロップ；前記サンプル信号に応答してリセ
ット信号をサンプリングする、第１および第２入力と選
択入力と出力とを有する第３マルチプレクサ手段（３
６）であって、前記第３マルチプレクサ手段の前記第１
入力が前記第１フリップフロップの前記第１出力に結合
されて前記スキャンイン信号を受け取り、前記第２マル
チプレクサ手段の前記第２入力はリセット信号を受け取
るために結合され、前記第２マルチプレクサ手段の前記
選択入力は前記サンプル信号を受け取るために結合され
た第３マルチプレクサ手段；およびデータ入力とクロッ
ク入力と第１出力とを有する第２フリップフロップ（３
８）であって、前記第２フリップフロップの前記データ
入力が前記第３マルチプレクサ手段の前記出力に結合さ
れ、前記クロック入力が前記クロック信号を受け取るた
めに結合され、前記第２フリップフロップの前記第１出
力が前記スキャンイン信号を前記第１マルチプレクサ手
段に送るために結合され、前記第２フリップフロップの
前記第１出力がスキャンアウト信号を与える第２フリッ
プフロップ；によって構成されることを特徴とする回
路。 - 【請求項４】 第１および第２入力と第１および第２出
力とを有するＲＳラッチをスキャン可能にするためにＲ
Ｓラッチと共に用いる回路であって：テスト信号に応答
して、選択的に、セット信号およびリセット信号をＲＳ
ラッチの前記第１および第２入力に伝えるか、あるいは
スキャンイン信号をＲＳラッチの第１および第２入力に
伝える第１マルチプレクサ手段（３２，４０）であっ
て、前記第１マルチプレクサ手段の出力がスキャンアウ
ト信号を与える第１マルチプレクサ手段；およびデータ
入力とクロック入力と第１および第２出力とを有する第
１フリップフロップ（３４）であって、前記第１フリッ
プフロップの前記データ入力は前記スキャンイン信号を
受け取るために結合され、前記クロック入力はクロック
信号を受け取るために結合され、前記第１フリップフロ
ップの前記第１および第２出力が前記スキャンイン信号
を前記第１マルチプレクサ手段に与えるために結合され
ている第１フリップフロップ；によって構成されること
を特徴とする回路。 - 【請求項５】 第１および第２入力と第１および第２出
力とを有するＲＳラッチをスキャン可能にするためにＲ
Ｓラッチと共に用いる回路であって：テスト信号に応答
して、選択的に、セット信号およびリセット信号をＲＳ
ラッチの前記第１および第２入力に伝えるか、あるいは
スキャンイン信号をＲＳラッチの第１および第２入力に
伝える第１マルチプレクサ手段（３２，４０）であっ
て、前記第１マルチプレクサ手段の出力がスキャンアウ
ト信号を与える第１マルチプレクサ手段；データ入力と
クロック入力と第１出力とを有する第１フリップフロッ
プ（３４）であって、前記第１フリップフロップの前記
データ入力は前記スキャンイン信号を受け取るために結
合され、前記クロック入力はクロック信号を受け取るた
めに結合され、前記第１フリップフロップの前記第１出
力が前記スキャンイン信号を前記第１マルチプレクサ手
段に与えるために結合されている第１フリップフロッ
プ；およびデータ入力とクロック入力と第１出力とを有
する第２フリップフロップ（３８）であって、前記第１
フリップフロップの前記データ入力は前記第１フリップ
フロップの前記第１出力に結合されて前記スキャンイン
信号を受け取り、前記クロック入力が前記クロック信号
を受け取るために結合され、前記第１フリップフロップ
の前記第１出力が前記スキャンイン信号を前記第１マル
チプレクサ手段に与えるために結合されている第２フリ
ップフロップ；によって構成されることを特徴とする回
路。 - 【請求項６】 第１および第２入力と第１および第２出
力とを有するＲＳラッチをスキャン可能にする方法であ
って： （ａ）リセット信号，セット信号またはスキャンイン信
号のいずれかを選択する段階； （ｂ）クロック信号に応答して、段階（ａ）で選択され
た前記の信号を記憶する段階； （ｃ）前記クロック信号に応答して、段階（ｂ）で記憶
された前記の信号か、または前記セット信号およびリセ
ット信号をＲＳラッチの第１および第２入力に選択的に
与える段階；および （ｄ）ＲＳラッチの第１出力を介してスキャンアウト信
号を与える段階；によって構成されることを特徴とする
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/158,557 US5406216A (en) | 1993-11-29 | 1993-11-29 | Technique and method for asynchronous scan design |
| US158557 | 1993-11-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202645A true JPH07202645A (ja) | 1995-08-04 |
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ID=22568678
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|---|---|---|---|
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| JP (1) | JPH07202645A (ja) |
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