JPH0627775B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、さらに具体的
にはスキャンパスを用いた半導体集積回路装置のテスト
回路に関するものである。

〔従来の技術〕

微細加工技術の進歩により、半導体集積回路の集積度は
飛躍的に向上し、今後もさらに増大する傾向にある。こ
のような集積度（ゲート数）の増大とともに、半導体集
積回路装置の試験の難易度は指数関数的に増大する。こ
こで、ある装置のテスト容易度は、各端子の故障を観測
する容易さ（可観測性）と、各端子を所望の論理値に設
定する容易さ（可制御性）の２点から決定され、一般に
大規模な論理回路網の奥深い端子は可観測性、可制御性
とも悪くなる。

半導体集積回路装置のテスト方式としてスキャンテスト
方式があるが、このスキャンテスト方式は、シフトレジ
スタ機能を有するレジスタ回路を論理回路網の適当な個
所に挿入し、これらのレジスタ回路を１本のシフトレジ
スタパスでつなぎ、テスト動作時にはチップ外部からテ
ストパターンをシリアル入力して各レジスタに所定のデ
ータを設定し、これらのレジスタのデータ出力端子に接
続されている論理回路に所望の論理信号を印加して動作
させ、その結果をこれらレジスタのパラレル入力端子よ
り該レジスタ内にパラレルに取り込み、その後それらを
シリアルにチップ外部へ出力して観測することによっ
て、大規模な論理回路網の奥深い端子の可観測性、可制
御性を向上しようとするものである。

レベルセンシティブな同期回路に関するスキャンテスト
方式の基本的なアイデアは特開昭52-28614 号公報に示
されている。

ここでは、対象とする回路を非同期な順序回路も含める
ので、従来例として特開昭56-74668 号公報を参考に説
明する。

第３図に非同期式順序回路を対象とした従来のスキャン
パス方式のテスト回路例を示す。図において、３５は組
み合わせ回路のブロック、３６，３７は順序回路を含む
非同期回路ブロック、８〜１６は各回路ブロック間に設
けられたスキャンレジスタ、２６〜３４は対応する回路
ブロックの出力とスキャンレジスタの出力のいずれかを
選択し出力するデータセレクタである。上記スキャンレ
ジスタのデータ入力端子Ｄ及びデータセレクタのデータ
入力端子Ｄには各回路ブロックの出力信号が直接接続さ
れ、またデータセレクタのテストデータ入力端子Ｄに
は、対応するスキャンレジスタの出力端子Ｑが接続され
ている。

また、１はテストモード選択端子であり、該端子１はス
キャンレジスタとデータセレクタの各モード選択端子Ｍ
Ｓに接続されている。２はスキャンイン端子、３８はス
キャンアウト端子である。スキャンイン端子２はスキャ
ンレジスタ８のスキャンイン端子ＳＩに接続され、スキ
ャンレジスタ８の出力端子Ｑはスキャンレジスタ９のス
キャンイン端子ＳＩに接続されており、このように各ス
キャンレジスタの出力端子Ｑは次のスキャンレジスタの
スキャンイン端子ＳＩに順次接続され、結果として、ス
キャンイン端子２とスキャンアウト端子３８の間でシフ
トレジスタパスが形成されている。３〜５は通常のデー
タ入力端子、６はスキャンクロック入力端子であり、該
端子６はスキャンレジスタのクロック入力端子Ｔに接続
されている。

第４図は上記スキャンレジスタの一例であり、ＭＳはモ
ード選択端子、Ｄはデータ入力端子、ＳＩはスキャンイ
ン端子、Ｔはクラック入力端子である。また５１はイン
バータゲート、５２，５３は２入力ＡＮＤゲート、５４
は２入力ＯＲゲート、５５はエッジトリガ方式Ｄタイプ
フリップフロップ（以下Ｄ−ＦＦと記す）、Ｑはデータ
出力端子である。

第５図は上記第３図に示したデータセレクタの一例であ
り、ＭＳはモード選択端子、ＴＤはテストデータ入力端
子、Ｄはデータ入力端子、６０はインバータゲート、６
１，６２は２入力ＡＮＤゲート、６３は２入力ＯＲゲー
ト、Ｙは出力端子である。

次に動作について説明する。

まず通常動作について説明すると、この場合はテストモ
ード選択素子１（ＭＳ）に“Ｈ”が印加され、スキャン
クロック端子６（ＴＳ又はＴ）は“Ｌ”に固定される。
結果として、各データセレクタを通じて、対応する各回
路ブロック間の入出力端子が直結されることとなる。

これを第５図について説明すると、データセレクタはモ
ード選択端子ＭＳに“Ｈ”が与えられると、データ入力
端子ＤからのデータをＡＮＤゲート６２及びＯＲゲート
６３を介して出力端子Ｙに出力する。回路ブロックの出
力はこのデータセレクタのデータ入力端子Ｄに直接接続
されているので、対応する各回路ブロック間の入出力端
子が直結されることとなる。

一方テスト動作時には、次のようにスキャンモードとテ
ストモードを順次繰り返して実行し、各回路ブロックの
テストを実施する。

スキャンモード (a) テストモード選択端子１に“Ｈ”を印加してスキ
ャンモードとする。これによりスキャンレジスタではス
キャンイン端子ＳＩからの入力データが選択され、デー
タセレクタではデータ入力端子Ｄからの入力データが有
効になる。

(b) さらにスキャンイン端子２から各スキャンレジス
タに設定するテストデータを、スキャンクロック端子６
に印加するクロックに同期させて順次スキャンインさせ
る。

(c) これと同時に、スキャンアウト端子３８からは前
回のテスト時に取り込んだ各回路ブロックの出力データ
を順次スキャンアウトさせる。

この動作を第４図及び第５図について説明すると、まず
スキャンレジスタにおいては、モード選択端子ＭＳに
“Ｈ”が与えられると、スキャンイン端子ＳＩからのデ
ータがＡＮＤゲート５３，ＯＲゲート５４を介して、ク
ロック端子Ｔに印加されるクロックに同期してＤ−ＦＦ
５５に保持され、またこれと同時に保持されていたデー
タが出力端子Ｑから出力される。なおこのときデータセ
レクタのモード選択端子ＭＳにも“Ｈ”が与えられてお
り、従ってその出力端子Ｙにはデータ入力端子Ｄからの
データが出力される。

テストモード (a) 所望のデータを各スキャンレジスタに設定し終わ
ったら、テストモード選択端子１に“Ｌ”を印加してテ
ストモードとする。

(b) これによりスキャンレージスタの出力データがデ
ータセレクタのテストデータ入力端子ＴＤを経由して各
回路ブロックに印加される。

(c) 同時にデータ入力端子３〜５に所望のテストデー
タを印加する。

(d) 次に回路ブロックの動作が完了した時点でスキャ
ンクロック入力端子６にクロックを１つ印加する。これ
により各回路ブロックの出力信号が、対応するスキャン
レジスタのデータ入力端子Ｄを通じてスキャンレジスタ
内のＤ−ＦＦに保持される。

これらの動作を第４図及び第５図について説明すると、
まずスキャンレジスタではモード選択端子ＭＳに“Ｌ”
が与えられると、データ入力端子ＤからのデータがＡＮ
Ｄゲート５２，ＯＲゲート５４を介して、クロック入力
端子Ｔに印加されるクロックに同期してＤ−ＦＦ５５に
保持される。またこのときデータセレクタのモード選択
端子ＭＳにも“Ｌ”が与えられるので、その出力端子Ｙ
にはテストデータ入力端子ＴＤからのデータがＡＮＤゲ
ート６１，ＯＲゲート６３を介して出力される。

このようにして各回路ベロック３５〜３７のテスト実行
できるが、この回路では、スキャンの動作中においては
データセレクタが各回路ブロックの出力データを選択し
ており、これによりスキャン動作中にスキャンレジスタ
の出力値が順次変わっても順次回路を含む回路ブロック
３６の状態が変化しないようにしている。従ってこの例
のように、スキャンパスに囲まれた回路ブロックが非同
期の順序回路であってもスキャンテストが可能となって
いる。

〔発明が解決しようとする問題点〕

従来の装置は以上のように構成されているので、非同期
順序回路を含むブロックについてもスキャンテストする
ことができる。しかし、一般にはテストモードからスキ
ャンモードへ切り換わる時に、順序回路に与えられるデ
ータがシリアルインされた信号値から、隣接する回路ブ
ロックの出力信号値に変化してしまう。このため、対象
とする非同期順序回路の状態が変化しないように入力を
設定することが困難で、多くの場合スキャンテストを有
効に実施することができないという問題があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、非同期順序回路を含む回路ベロックを含め
て容易にスキャンテスト可能な半導体集積回路装置を得
ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体集積回路装置は、被テスト回路ブ
ロックの間に、 通常動作時は入出力端子間をスルー状態にして入力デー
タをそのまま出力し，テスト動作時は入力データを保
持，出力するスキャンレジスタと、 このスキャンレジスタの出力端子に接続され、通常動作
及びテスト動作時のテストモードにおいては上記スキャ
ンレジスタの出力データを，テスト動作時のスキャンモ
ードにおいては所定の固定値を出力するゲート回路、及
びスキャン動作前のスキャンレジスタの出力データを出
力するラッチ回路とを設け、テストデータの出力を制御
入力によりコントロールできるようにしたものである。

〔作用〕

この発明においては、スキャンモードにおける被テスト
回路ブロックの入力を、スキャンレジスタの出力に挿入
されたゲート回路により所定の値に固定でき、またラッ
チ回路により前周期のテストデータに保持できる。この
ため被テスト回路ブロックの入力信号がスキャン中に変
化するのを防ぐことができ、しかもテストモードからス
キャンモードへの切り換え時にテストデータが変化する
ことがないため、非同期順序回路を含む回路ブロックで
も容易にスキャンテストできる。

〔実施例〕

以下、本発明の実施例を図について説明する。第１図に
おいて、第３図の同一符号は同一又は相当部分を示し、
３５〜３７は被テスト回路ブロックであり、これらの接
続部分に本発明の一実施例によるテスト回路が組み込ま
れている。８ａ〜１６ａはスキャンレジスタであり、詳
細は後述する。７５，７６はそれぞれスキャンレージス
タ１０ａ，１１ａの出力端子に接続され、スルー機能を
持つラッチであり、該ラッチ７５，７６はＥ入力が
“Ｈ”であれば入力ＤのデータをそのままＱ出力へ伝播
し、“Ｌ”になればラッチした内容を出力Ｑに保持出力
するものである。７０，７２はスキャンレジスタの回路
ブロック間に設けられたＡＮＤゲート、７１，７３，７
４は同様にスキャンレジスタと回路ブロック間に設けら
れたＯＲゲートである。また８１，８２はラッチ制御入
力端子、８０，９０，９１はゲート制御入力端子、３６
ａ〜３６ｃ、３７ａ〜３７ｃは被テスト回路ブロックの
入力である。ここで本実施例における回路ブロック３
６，３７において、その入力３６ａ，３７ｂはアクティ
ブＨの入力、入力３６ｂ，３７ｃはアクティブＬの入力
であり、また入力３６ｃ，３７ａは入力データがＨ→
Ｌ，Ｌ→Ｈのどちらの方向に変化しても内部状態が変化
するような入力となっている。また７は通常動作とテス
ト動作を切り換えるためのノーマルモード入力端子であ
る。

また本実施例におけるスキャンレジスタは従来と異な
り、第６図に示すように構成されている。即ち第６図に
おいて、５６はインバータ、５７，５８はＡＮＤゲー
ト、５９はＯＲゲートであり、他の構成は第４図に示す
ものと同様である。このように構成されたスキャンレジ
スタは、ノーマルモード信号ＮＭが“Ｈ”であれば入力
Ｄのデータを出力Ｑへそのまま伝播し、逆に“Ｌ”であ
れば第４図の従来のレジスタの同機能となるものであ
る。

次に動作について説明する。

まず通常動作時について説明する。通常動作時にはノー
マルモード入力７に“Ｈ”，ラッチ制御入力８１，８２
に“Ｈ”，ＡＮＤゲートに接続されている制御入力８０
に“Ｈ”，ＯＲゲートに接続されている制御入力に
“Ｌ”を印加する。これにより、全てのスキャンレジス
タはＤ入力からＱ出力まで信号がその伝播するととも
に、ラッチ７５，７６及びゲート７０〜７４は入力がそ
のまま出力まで伝播する。このため回路ブロック間のデ
ータはテスト回路に影響されずにそのまま伝播でき、所
望の通常動作を行うことができる。

次にテスト動作、即ちノーマルモード入力７を“Ｌ”に
した場合について述べる。この場合において、テストモ
ード選択端子１の信号によってスキャンモードとテスト
モードの切り換えを行う。そしてこの２つのモードを繰
り返すことによって被テスト回路のテストを行う。

次にこの２つのモードについて説明する。

スキャンモード テストモード選択端子１を“Ｈ”にすることによりスキ
ャンモードとなる。このモードではスキャンクロック入
力端子６にクロックを与えることにより、スキャンパス
を構成するスキャンレジスタにテストデータをスキャン
イン，スキャンアウトすることができる。この動作の例
を第２図に示す。同図において、入力１を“Ｈ”にした
場合がスキャンモードである。本実施例においてはスキ
ャン動作時にスキャンレジスタの出力端子Ｑにスキャン
データが出力されるため、このデータに応じた信号の変
化が起こる。

しかし、スキャンモードにおいてラッチ制御入力８１，
８２を“Ｌ”にしておけば、被テスト回路への入力３６
ｃ，３７ａはスキャン動作前のデータを保持できる。ま
たゲート制御入力８０，９０，９１をそれぞれ“Ｌ”，
“Ｈ”，“Ｈ”にしておけば、それぞれの出力は
“Ｌ”，“Ｈ”，“Ｈ”に固定される。

このように被テスト回路ブロックの入力をスキャン動作
時に固定できるため、回路ブロックの状態を保持でき
る。

テストモード テストモード時はテストモード選択端子１を“Ｌ”にす
る。このモードでは、スキャンレジスタの内容を被テス
ト回路ブロックに入力し、その後被テスト回路ブロック
の出力をスキャンレージスタに取り込む動作を行う。

この動作の例を第２図に示す。同図において、入力１を
“Ｌ”にした場合がテストモードである。ここで第２図
に示すテストモードでは、スキャンレジスタ８ａ，９
ａ，１０ａ，１１ａ，１２ａ，１３ａはそれぞれ
“Ｈ”，“Ｌ”，“Ｈ”，“Ｈ”，“Ｌ”，“Ｈ”を出
力しているとする。これらのテストデータはラッチ７
５，７６及びゲート７０〜７３をスルー状態とすること
により被テスト回路ブロックに与えることができる。第
２図において、ラッチ７５，７６の出力はそれぞれラッ
チ制御信号８１ｅ，８２ｅの立ち上がりに同期して出力
され、それぞれ信号３６ｃｅ，３７ａｅのように変化
し、このデータが該ラッチ７５，７６に保持される。ま
たゲート７０〜７３の出力はそれぞれパルス８０ｐ，９
０ｐ，８０ｐ，９１ｐの期間だけ出力されるので、それ
ぞれ波形３６ａｐ，３６ｂｐ，３７ｂｐ，３７ｃｐのよ
うになる。

このようにして被テスト回路ブロックにテストデータを
与えた後に、回路ブロックから出力されるテスト結果
を、スキャンクロック入力端子６にパルス６ｐを与えて
スキャンレジスタに取り込む。このテスト結果データは
次のスキャン動作時に順次スキャンアウトされる。

以上のような構成ではラッチないしゲート回路を通じて
出力されるテストデータは、スキャンレジスタの値によ
って出力値が決定され、ゲート制御入力によってタイミ
ングが決定されていると解釈できる。このため同一タイ
ミングでテストパルスを発生するゲート回路７０と７２
あるいは７３と７４は、ゲート制御端子を共通に接続で
きる。またゲート出力信号パルスの開始タイミングとラ
ッチ出力信号の変化タイミングが同一であり、ゲート回
路とラッチ回路のスルー機能が同一の制御方法であれば
これらを共通に接続できる。

このような本実施例では、スキャンレジスタの出力にラ
ッチないしＡＮＤ又はＯＲゲートを接続したので、その
制御入力をコントロールすることによりスキャンモード
において被テスト回路の動作を止めることができ、しか
もテスト時に任意の遅れを持ったテストデータあるいは
任意の遅れと幅を持ったテストパルスを印加することが
できる。また各回路ブロックのテストデータはスキャン
データだけから与えられるため、他の回路ブロックに影
響されずにテストデータを生成でき、容易にスキャンテ
ストを実施できる。

なお、上記実施例ではスキャンレジスタを第６図に示す
構成としたが、このスキャンレジスタの構成はこれに限
定されるもとではなく、例えば第８図に示す構成として
もよい。

第８図において、１００はｎ−ＭＯＳのトランスファゲ
ート、１０１〜１０４はインバータであり、そのうちの
インバータ１０２，１０４はドライブ能力が非常に小さ
いものである。このように構成されたスキャンレジスタ
は各モードによって次のように動作する。

通常モード 入力ＴＰ，ＴＳ２を“Ｈ”、ＴＳ１を“Ｌ”とする。す
ると入力Ｄから出力Ｑまでデータがそのまま伝播する。

スキャンモード 入力ＴＰを“Ｌ”にし、ＴＳ１，ＴＳ２に２相クロック
を入力する。するとスキャンイン端子ＳＩを入力、出力
端子Ｑを出力とするシフトレジスタの１段が形成され
る。

テストモード 入力ＴＰ，ＴＳ１，ＴＳ２を“Ｌ”にする。スキャンイ
ンされたテストデータはインバータ１０３，１０４から
なるラッチに保持され、出力端子Ｑに出力される。この
後、スキャンレージスタに接続されたラッチ又はゲート
に所望のパルスを与えることにより、被テスト回路ブロ
ックにテストデータを与える。さらにこの後に入力ＴＰ
に“Ｈ”を与えてテスト結果をインバータ１０１，１０
２からなるラッチに取り込む。

ここで以上の説明から明らかなように、本発明のスキャ
ンレジスタは以下の機能を持っていればよいことにな
る。

データ入力をそのまま伝播する通常動作機能 スキャンイン端子からスキャンアウト端子までスキ
ャンレジスタを直列接続してスキャンパスを構成し、デ
ータをスキャン動作させるスキャン機能。この場合スキ
ャンレジスタの出力は変化してもしなくてもよい。

スキャンインされたデータを保持し、出力端子に保
持データを出力する機能 の機能と同時に被テスト回路ブロックからの出力
を取り込む機能 また本発明によって被テスト回路ブロックに与えられる
テストデータは以下のようになる。

ラッチ出力 スキャン時は前回のテストデータの保持、テスト時はラ
ッチ制御のタイミングにより任意の遅れを持ったテスト
データ ＡＮＤゲート出力 スキャン時は“Ｌ”出力、テスト時はゲート制御パルス
により任意の遅れと幅を持った“Ｈ”のテストパルス。
またスキャンインされたテストデータを“Ｌ”にすれば
テストパルスは出力されない。

ＯＲゲート出力 スキャン時は“Ｈ”出力、テスト時はゲート制御パルス
により任意の遅れと幅を持った“Ｌ”のテストパルス。
またスキャンインされたテストデータを“Ｈ”にすれば
テストパルスは出力されない。

従って被テスト回路ブロックのテストパターンに応じて
上記３種類の出力を選定すれば、非同期式順序回路を含
むブロックのテストを容易に実施できる。またスキャン
時に入力が変化しても支障がない信号はラッチを介さず
スキャンレジスタ出力をそのまま接続してもよい。

なお、本発明の基本原理を従来回路に適用して第７図に
示すような回路装置を構成できる。即ちこの第７図は、
従来例のテスト回路の出力にラッチないしはゲート回路
を加えたものである。

この第７図の実施例における動作を以下に説明する。

通常モード 入力１，８０，８１，８２を“Ｈ”、９０，９１を
“Ｌ”とする。これにより回路ブロック間の信号はテス
ト回路に影響されずにそのまま伝播する。

スキャンモード 入力１，９０，９１を“Ｈ”、８０，８１，８２を
“Ｌ”とし、端子６にスキャンクロックを、スキャンイ
ン端子２に所望のスキャンデータを入力する。この場合
スキャンレジスタ間でスキャン動作をし、スキャンアウ
ト端子３８にスキャンデータが出力されるとともに、回
路ブロックはラッチ出力なら前回のテストデータ、ＡＮ
Ｄゲート出力なら“Ｌ”、ＯＲゲート出力なら“Ｈ”を
与えられる。

テストモード 入力１を“Ｌ”とし、８０，８１，８２に所望の“Ｈ”
パルス、９０，９１に所望の“Ｌ”パルスを与える。こ
れによりラッチ出力はパルスの最初のエッジでデータを
出力し、ゲート出力はパルスの出力期間にデータを出力
する。この後端子６にパルスを入力することにより、テ
スト結果をスキャンレジスタに取り込む。

このような構成になる回路装置においても、上記実施例
と同様の効果を奏する。

〔発明の効果〕

以上のように、この発明によれば、被テスト回路ブロッ
ク間のスキャンレジスタの出力に、通常動作時及びテス
タ動作時のテストモードにおいては上記スキャンレジス
タの出力データを，テスト動作時のシキャンモードにお
いては所定の固定値又はスキャン動作前のスキャンレジ
スタの出力データを保持出力するゲート回路及びラッチ
回路を設け、テストデータの出力を制御入力によりコン
トロールできるようにしたので、スキャン動作時に被テ
スト回路の動作を止めることができ、しかもテスト時に
任意の遅れを持ったテストデータあるいは任意の遅れと
幅を持ったテストパルスを印加することができる。また
各回路ブロックのテストデータはスキャンデータだけか
ら与えられるため、他の回路ブロックに影響されずにテ
ストデータを生成でき、容易にスキャンテストが実施で
きる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体集積回路装置
の回路図、第２図は該装置におけるテスト動作を説明す
るためのタイミング図、第３図は従来の半導体集積回路
装置の回路図、第４図は第３図に示す装置におけるスキ
ャンレジスタ回路の一具体例を示す図、第５図は第３図
に示す装置における選択回路の一具体例を示す図、第６
図は第１図の装置におけるスキャンレジスタ回路の一構
成例を示す図、第７図は本発明の基本原理を適用して構
成された半導体集積回路装置の構成図、第８図は第１図
の装置におけるスキャンレジスタ回路の他の一構成例を
示す図である。 １……テストモード選択端子、２……スキャンイン端
子、６……スキャンクロック入力端子、７……ノーマル
モード入力端子、８ａ〜１６ａ……スキャンレジスタ、
３５……組み合わせ回路のブロック、３６，３７……順
序回路を含む非同期回路ブロック、３８……スキャンア
ウト端子、７０，７２……２入力ＡＮＤ回路、７１，７
３，７４……２入力ＯＲ回路、７５，７６……ラッチ回
路、８０，９０，９１……ゲート制御入力、８１，８２
……ラッチ制御入力。 なお図中同一符号は同一又は相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 富岡 一郎 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 荒川 隆彦 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内

Claims (7)

【特許請求の範囲】
1. 【請求項１】少なくともそのうちの１つは順序回路を含
   む複数個の回路ブロック間でデータ伝送を行うととも
   に、上記各回路ブロックをスキャンテスト方式でテスト
   可能とした半導体集積回路装置であって、 上記複数個の回路ブロック間の各々に、伝播されるデー
   タのビット数に対応して設けられ、 通常動作時は前段回路のブロックの出力データをそのま
   ま出力し、 テスト動作時は前段回路ブロックの出力データ又はスキ
   ャンテスト用のテストデータを外部クロックに同期して
   保持，出力し、 全体で１つのシフトレジスタ機能を有するよう各回路相
   互間がシフトレジスタパスで接続されてなる複数のスキ
   ャンレジスタと、 その一方の入力端子が所定の上記スキャンレジスタの出
   力端子に、その出力が所定の回路ブロックの所定の入力
   端子に接続して設けられ、 通常動作時及びテスト動作時のテストモードにおいては
   対応するスキャンレジスタの出力データをそのまま次段
   の回路ブロックに出力し、 テスト動作時のスキャンモードにおいては所定の値に固
   定されたデータを次段の回路ブロックに出力するゲート
   回路と、 その入力端子が所定のスキャンレジスタの出力端子に、
   出力端子が所定の回路ブロックの所定の入力端子に接続
   して設けられ、 通常動作時及びテスト動作時のテストモードにおいては
   対応するスキャンレジスタの出力データをそのまま次段
   の回路ブロックに出力し、 テスト動作時のスキャンモードにおいては対応するスキ
   ャンレジスタのスキャン動作前の出力データを保持出力
   するラッチ回路と、 上記スキャンレジスタの各々に装置外部からテスト用の
   シリアルデータを設定するためのテストデータ設定手段
   と、 上記各スキャンレジスタのデータをシリアルデータとし
   て装置外部へ順次出力するためのテスト結果出力手段
   と、 通常動作とテスト動作の切り換え，スキャンモードとテ
   ストモードの切り換えを行う動作切り換え手段とを備え
   たことを特徴とする半導体集積回路装置。
2. 【請求項２】上記ゲート回路は２入力ＡＮＤ回路であ
   り、上記回路ブロックに入力される固定データ値は
   “Ｌ”レベルであることを特徴とする特許請求の範囲第
   １項記載の半導体集積回路装置。
3. 【請求項３】上記２入力ＡＮＤ回路は複数個設けられて
   おり、そのうち少なくとも２個のＡＮＤ回路の制御入力
   端子は共通に接続されていることを特徴とする特許請求
   の範囲第２項記載の半導体集積回路装置。
4. 【請求項４】上記ゲート回路は２入力ＯＲ回路であり、
   上記回路ブロックに入力される固定データ値は“Ｈ”レ
   ベルであることを特徴とする特許請求の範囲第１項記載
   の半導体集積回路装置。
5. 【請求項５】上記２入力ＯＲ回路は複数個設けられてお
   り、そのうち少なくとも２個のＯＲ回路の制御入力端子
   は共通に接続されていることを特徴とする特許請求の範
   囲第４項記載の半導体集積回路装置。
6. 【請求項６】上記複数のゲート回路からなるゲート回路
   群は２入力ＡＮＤ回路及び２入力ＯＲ回路をそれぞれ１
   個以上含むものであることを特徴とする特許請求の範囲
   第１項記載の半導体集積回路装置。
7. 【請求項７】上記ラッチ回路は複数個設けられており、
   そのうちの少なくとも１個のラッチ回路の制御入力端子
   は上記複数のゲート回路のうちの少なくとも１個のゲー
   ト回路の制御入力端子と共通に接続されていることを特
   徴とする特許請求の範囲第１項記載の半導体集積回路装
   置。