JPH0690261B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、さらに具体的
にはスキャンパスを用いた半導体集積回路装置のテスト
回路に関するものである。

〔従来の技術〕

微細加工技術の進歩により、半導体集積回路の集積度は
飛躍的に向上し、今後もさらに増大する傾向にある。こ
のような集積度（ゲート数）の増大とともに、半導体集
積回路装置の試験の難易度は指数関数的に増大する。こ
こで、ある装置のテスト容易度は、各端子の故障を観測
する容易さ（可観測性）と、各端子を所望の論理値に設
定する容易さ（可制御性）の２点から決定され、一般に
大規模な論理回路網の奥深い端子は可観測性、可制御性
とも悪くなる。

半導体集積回路装置のテスト方式としてスキャンテスト
方式があるが、このスキャンテスト方式は、シフトレジ
スタ機能を有するレジスタ回路を論理回路網の適当な個
所に挿入し、これらのレジスタ回路を１本のシフトレジ
スタパスでつなぎ、テスト動作時にはチップ外部からテ
ストパターンをシリアル入力して各レジスタに所定のデ
ータを設定し、これらのレジスタのデータ出力端子に接
続されている論理回路に所望の論理信号を印加して動作
させ、その結果をこれらレジスタのパラレル入力端子よ
り該レジスタ内にパラレルに取り込み、その後それらを
シリアルにチップ外部へ出力して観測することによっ
て、大規模な論理回路網の奥深い端子の可観測性、可制
御性を向上しようとするものである。

レベルセンシティブな同期回路に関するスキャンテスト
方式の基本的なアイデアは特開昭52-28614号公報に示さ
れている。

ここでは、対象とする回路を非同期な順序回路も含める
ので、従来例として特開昭56-74668号公報を参考に説明
する。

第３図に非同期式順序回路を対象とした従来のスキャン
パス方式のテスト回路例を示す。図において、35,37は
組み合わせ回路のブロック、36は順序回路を含む非同期
回路ブロック、８〜16は各回路ブロック間に設けられた
スキャンレジスタ、26〜34は対応する回路ブロックの出
力とスキャンレジスタの出力のいずれかを選択し出力す
るデータセレクタである。上記スキャンレジスタのデー
タ入力端子Ｄ及びデータセレクタのデータ入力端子Ｄに
は各回路ブロックの出力信号が直接接続され、またデー
タセレクタのテストデータ入力端子TDには、対応するス
キャンレジスタの出力端子Ｑが接続されている。

また、１はテストモード選択端子であり、該端子１はス
キャンレジスタとデータセレクタの各モード選択端子MS
に接続されている。２はスキャンイン端子、38はスキャ
ンアウト端子である。スキャンイン端子２はスキャンレ
ジスタ８のスキャンイン端子SIに接続され、スキャンレ
ジスタ８の出力端子Ｑはスキャンレジスタ９のスキャン
イン端子SIに接続されており、このように各スキャンレ
ジスタの出力端子Ｑは次のスキャンレジスタのスキャン
イン端子SIに順次接続され、結果として、スキャンイン
端子２とスキャンアウト端子38の間でシフトレジスタパ
スが形成されている。３〜５は通常のデータ入力端子、
６はスキャンクロック入力端子であり、該端子６はスキ
ャンレジスタのクロック入力端子Ｔに接続されている。

第４図は上記スキャンレジスタの一例であり、MSはモー
ド選択端子、Ｄはデータ入力端子、SIはスキャンイン端
子、Ｔはクロック入力端子である。また151はインバー
タゲート、152,153は２入力ANDゲート、154は２入力OR
ゲート、155はエッジトリガ方式Ｄタイプフリップフロ
ップ（以下D-FFと記す）、Ｑはデータ出力端子である。

第５図は上記第３図に示したデータセレクタの一例であ
り、MSはモード選択端子、TDはテストデータ入力端子、
Ｄはデータ入力端子、160はインバータゲート、161,162
は２入力ANDゲート、163は２入力ORゲート、Ｙは出力端
子である。

次に動作について説明する。

まず通常動作時について説明すると、この場合はテスト
モード選択端子１（MS）に“H"が印加され、スキャンク
ロック端子６（TS又はＴ）は“L"に固定される。結果と
して、各データセレクタを通じて、対応する各回路ブロ
ック間の入出力端子が直結されることとなる。

これを第５図について説明すると、データセレクタはモ
ード選択端子MSに“H"が与えられると、データ入力端子
ＤからのデータをANDゲート162及びORゲート163を介し
て出力端子Ｙに出力する。回路ブロックの出力はこのデ
ータセレクタのデータ入力端子Ｄに直接接続されている
ので、対応する各回路ブロック間の入出力端子が直結さ
れることとなる。

一方テスト動作時には、次のようにスキャンモードとテ
ストモードを順次繰り返して実行し、各回路ブロックの
テストを実施する。

スキャンモード （ａ）テストモード選択端子１に“H"を印加してスキャ
ンモードとする。これによりスキャンレジスタではスキ
ャンイン端子SIからの入力データが選択され、データセ
レクタではデータ入力端子Ｄからの入力データが有効に
なる。

（ｂ）さらにスキャンイン端子２から各スキャンレジス
タに設定するテストデータを、スキャンクロック端子６
に印加するクロックに同期させて順次スキャンインさせ
る。

（ｃ）これと同時に、スキャンアウト端子38からは前回
のテスト時に取り込んだ各回路ブロックの出力データを
順次スキャンアウトさせる。

この動作を第４図及び第５図について説明すると、まず
スキャンレジスタにおいては、モード選択端子MSに“H"
が与えられると、スキャンイン端子SIからのデータがAN
Dゲート153,ORゲート154を介して、クロック端子Ｔに印
加されるクロックに同期してD-FF155に保持され、また
これと同時に保持されていたデータが出力端子Ｑから出
力される。なおこのときデータセレクタのモード選択端
子MSにも“H"が与えられており、従ってその出力端子Ｙ
にはデータ入力端子Ｄからのデータが出力される。

テストモード （ａ）所望のデータを各スキャンレジスタに設定し終わ
ったら、テストモード選択端子１に“L"を印加してテス
トモードとする。

（ｂ）これによりスキャンレジスタの出力データがデー
タセレクタのテストデータ入力端子TDを経由して各回路
ブロックに印加される。

（ｃ）同時にデータ入力端子３〜５に所望のテストデー
タを印加する。

（ｄ）次に回路ブロックの動作が完了した時点でスキャ
ンクロック入力端子６にクロックを１つ印加する。これ
により各回路ブロックの出力信号が、対応するスキャン
レジスタのデータ入力端子Ｄを通じてスキャンレジスタ
内のD-FFに保持される。

これらの動作を第４図及び第５図について説明すると、
まずスキャンレジスタではモード選択端子MSに“L"が与
えられると、データ入力端子ＤからのデータがANDゲー
ト152,ORゲート154を介して、クロック入力端子Ｔに印
加されるクロックに同期してD-FF155に保持される。ま
たこのときデータセレクタのモード選択端子MSにも“L"
が与えられるので、その出力端子Ｙにはテストデータ入
力端子TDからのデータがANDゲート161,ORゲート163を介
して出力される。

このようにして各回路ブロックのテストを実行できる
が、この回路では、スキャンの動作中においてはデータ
セレクタが各回路ブロックの出力データを選択してお
り、これによりスキャン動作中にスキャンレジスタの出
力値が順次変わっても順序回路を含む回路ブロック36の
状態が変化しないようにしている。従ってこの例のよう
に、スキャンパスに囲まれた回路ブロックが非同期の順
序回路であってもスキャンテストが可能となっている。

〔発明が解決しようとする問題点〕

従来の装置は以上のように構成されているので、非同期
順序回路を含むブロックについてもスキャンテストをす
ることができる。しかし、一般にはテストモードからス
キャンモードへ切り換わる時に、順序回路に与えられる
データがシリアルインされた信号値から、隣接する回路
ブロックの出力信号値に変化してしまう。このため、対
象とする非同期順序回路の状態が変化しないように入力
を設定することが困難で、多くの場合スキャンテストを
有効に実施することができないという問題があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、非同期順序回路を含む回路ブロックを含め
て容易にスキャンテスト可能な半導体集積回路装置を得
ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体集積回路装置は、少なくともその
うちの１つは順序回路を含む複数個の回路ブロック間の
各々に、伝播されるデータのビット数に対応して設けら
れ、それぞれが前段回路ブロックの対応した出力データ
を受けるデータ入力端子と、スキャンテスト用のテスト
データを受けるスキャンイン端子と、データ出力端子
と、スキャンアウト端子と、通常動作時に上記データ入
力端子からのデータに応じたデータを上記データ出力端
子に出力し、テスト動作時のスキャンモード時に上記ス
キャンイン端子からのテストデータに応じたデータを出
力し、テスト動作時のテストモード時に上記データ入力
端子からのデータに応じたデータを出力する第１のラッ
チと、テスト動作時に上記第１のラッチの出力を受けて
それに応じたデータを上記スキャンアウト端子に出力す
る第２のラッチとを有し、シフトレジスタ機能を有する
ようシフトレジスタパスで接続される複数のスキャンレ
ジスタと、これら複数のスキャンレジスタに対応して設
けられ、それぞれが、通常動作時に対応したスキャンレ
ジスタのデータ出力端子からのデータを受けてそれに応
じたデータを次段回路ブロックの対応した入力端子に出
力し、テスト動作時のスキャンモード時にそのスキャン
動作前の対応したスキャンレジスタのデータ出力端子か
らのデータを保持してその保持したデータに応じたデー
タを次段回路ブロックの対応した入力端子に出力し続
け、テスト動作時のテストモード時に対応したスキャン
レジスタのデータ出力端子からのデータを受けてそれに
応じたデータを次段回路ブロックの対応した入力端子に
出力する複数の第３のラッチと、シフトレジスタ機能を
構成する上記複数のスキャンレジスタの初段のスキャン
レジスタのスキャンイン端子へテスト用のシリアルデー
タを順次与えるためのテストデータ入力手段と、シフト
レジスタ機能を構成する上記複数のスキャンレジスタの
最終段のスキャンレジスタのスキャンアウト端子からシ
リアルデータとして順次出力するためのテスト結果出力
手段とを設けるようにしたものである。

〔作用〕

この発明においては、通常動作時にはスキャンレジスタ
内のデータ入力端子から第１のラッチの出力端子までと
その第１のラッチの出力端子に接続された第３のラッチ
とをスルー状態にすることにより、各回路ブロック間の
入，出力端子が接続され、一方テスト動作時には上記ス
キャンレジスタの第１のラッチの出力端子に接続された
第３のラッチを非スルー状態とすることによって、スキ
ャンモードの最中でも前回印加したテストデータを保持
してこれを対応する回路ブロックに印加し続ける。

〔実施例〕

以下、本発明の実施例を図について説明する。第１図は
本発明の一実施例によるスキャンテスト回路の構成を示
し、図において、71〜73は組み合わせ回路又は順序回路
からなる回路ブロック、８〜16はこれらの回路ブロック
間に設けられ、複数個の回路ブロック71〜73間の各々
に、伝播されるデータのビット数に対応して設けられ、
それぞれが前段回路ブロックの対応した出力データを受
けるデータ入力端子Ｄと、スキャンテスト用のテストデ
ータを受けるスキャンイン端子SIと、データ出力端子Ｑ
と、スキャンアウト端子SOと、通常動作時に上記データ
入力端子からのデータに応じたデータを上記データ出力
端子Ｑに出力し、テスト動作時のスキャンモード時に上
記スキャンイン端子SIからのテストデータに応じたデー
タを出力し、テスト動作時のテストモード時に上記デー
タ入力端子からのデータに応じたデータを出力する第１
のラッチと、テスト動作時に上記第１のラッチの出力を
受けてそれに応じたデータを上記スキャンアウト端子SO
に出力する第２のラッチとを有し、シフトレジスタ機能
を有するようシフトレジスタパスで接続されるスキャン
レジスタである。また、17〜25はこれらのスキャンレジ
スタ８〜16に対応して設けられ、それぞれが、通常動作
時に対応したスキャンレジスタのデータ出力端子Ｑから
のデータを受けてそれに応じたデータを次段回路ブロッ
クの対応した入力端子に出力し、テスト動作時のスキャ
ンモード時にそのスキャン動作前の対応したスキャンレ
ジスタのデータ出力端子からのデータを保持してその保
持したデータに応じたデータを次段回路ブロックの対応
した入力端子に出力し続け、テスト動作時のテストモー
ド時に対応したスキャンレジスタのデータ出力端子から
のデータを受けてそれに応じたデータを次段回路ブロッ
クの対応した入力端子に出力するラッチ回路（第３のラ
ッチ）である。１はデータクロック入力端子であり、各
スキャンレジスタのデータクロック入力端子TDへ接続さ
れている。２はスキャンイン端子、38はスキャンアウト
端子であり、スキャンイン端子２はスキャンレジスタ８
のスキャンイン端子SIに接続され、さらにスキャンレジ
スタ８のスキャンアウト端子SO（第２図（ａ）参照）は
次のスキャンレジスタ９のスキャンイン端子SIに接続さ
れ、同様に順次スキャンレジスタのスキャンアウト端子
SOと次のスキャンレジスタのスキャンイン端子SIが接続
され、その結果として、スキャンイン端子２とスキャン
アウト端子38の間に１本のスキャンパスが形成されてい
る。また、各スキャンレジスタのデータ出力端子Ｑは対
応するラッチ回路のデータ入力端子Ｄにそれぞれ接続さ
れ、ラッチ回路の出力端子Ｑはそれぞれ対応する回路ブ
ロックの入力端子に接続されている。

また、6a,6bは第1,第２のスキャンクロック入力端子で
あり、第１のスキャンクロック入力端子6aはスキャンレ
ジスタの第１のクロック端子T1に接続され、第２のスキ
ャンクロック入力端子6bはスキャンレジスタの第２のク
ロック端子T2に接続されている。３〜５は通常のデータ
入力端子であり、対応する回路ブロック71の入力端子に
接続され、各回路ブロックの出力端子は対応するスキャ
ンレジスタのデータ入力端子Ｄに接続されている。７は
ラッチ用クロック入力端子である。

第２図（ａ）は上記スキャンレジスタの一構成例を示す
ものであり、第１のラッチ74と第２のラッチ75を有す
る。図において、SIはスキャンイン端子、Ｄはデータ入
力端子、T1,T2は第1,第２のクロック端子、TDはデータ
クロック入力端子、40〜44はインバータ、45〜47はｎ型
MOSトランジスタ、Ｑはデータ出力端子、SOはスキャン
アウト端子であり、２相クロックを用いたレベルセンシ
ティブなスキャンレジスタを構成している。

第２図（ｂ）は上記ラッチ回路17〜25の一構成例を示
し、第３のラッチ76を有する。図において、Ｄはデータ
入力端子、Ｔはクロック端子、48〜50はインバータ、51
はｎ型MOSトランジスタ、Ｑは出力端子である。

次に動作について説明する。

まず通常動作について説明する。通常動作時において
は、第１のスキャンクロック入力端子6aは“L"に（T1＝
“L"）、データクロック入力端子１及びラッチ用クロッ
ク入力端子７は“H"に（TD,T＝“H"）固定される。結果
として対応するブロック間の入出力端子間が直結され
る。

これを第２図（ａ），（ｂ）について説明すると、まず
スキャンレジスタにおいては、通常動作時には第１のデ
ータクロック入力端子T1に“L"が、データクロック入力
端子TDに“H"が印加され、これによりデータ入力端子Ｄ
からデータ出力端子Ｑまでスルー状態となる。またラッ
チ回路においては、クロック端子Ｔに“H"が印加され、
これによりデータ入力端子Ｄから出力端子Ｑまでがスル
ー状態となる。このように通常動作時にはスキャンレジ
スタのデータ入出力端子間及びラッチ回路がスルー状態
となり、対応する回路ブロック間の入出力端子が直結さ
れることとなる。

一方テスト動作時には次のようにスキャンモードとテス
トモードを順次繰り返して実行し、各ブロックのテスト
を実施する。このタイミング図を第６図に示す。

スキャンモード （ａ）データクロック入力端子１に“L"（TD＝“L"）を
印加してスキャンモードにする。

（ｂ）第１及び第２のスキャンクロック入力端子6a,6b
に第６図に示すようなノンオーバーラップのポジティブ
クロックを印加することにより、それに同期してスキャ
ンイン端子２からデータが各スキャンレジスタに順次ス
キャンインされる。

（ｃ）（ｂ）と同時に、スキャンアウト端子38からは前
回のテスト時に取り込んだ回路ブロック71〜73の出力デ
ータが順次スキャンアウトされる。

これを第２図（ａ），（ｂ）について説明すると、スキ
ャンレジスタでは、テスト時のスキャンモードにおいて
データクロック入力端子TDには“L"が印加されており、
この場合第１のクロック端子T1に印加される第１のスキ
ャンクロックに同期して、スキャンイン端子SIからのデ
ータがインバータ41,42からなる第１のラッチ74に保持
される。その後、上記第１のスキャンクロックとはノン
オーバラップの第２のスキャンクロックが第２のクロッ
ク端子T2に印加され、そのクロックに同期して、インバ
ータ43,44からなる第２のラッチ75に上記第１のラッチ7
4の値が保持される。その結果、スキャンイン端子SIか
らのデータがスキャンアウト端子SOに伝播される。

またラッチ回路においては、クロック端子Ｔは“L"に固
定され、これにより前回のテストモード時にラッチした
テストデータを保持したままこれを回路ブロックに印加
し続ける。

テストモード （ａ）所望のテスト入力データをスキャンレジスタ８〜
16に設定し終わったら、ラッチ用クロック入力端子７に
正のクロックパルスを１つ印加する。これにより、その
テスト入力データがラッチ回路の第３のラッチに保持さ
れるとともに、回路ブロックに印加される。また同時に
データ入力端子３〜５にも所定のテストデータを印加す
る。

（ｂ）次に各回路ブロックの動作が完了した時点で、デ
ータクロック入力端子１に正のクロックパルスを１つ印
加する。これにより、各回路ブロックの出力信号が各々
対応するスキャンレジスタのデータ入力端子Ｄを通じて
スキャンレジスタ内の第１のラッチに保持される。

（ｃ）続いて第２のスキャンクロック入力端子6bに正の
クロックパルスを１つ印加することにより、スキャンレ
ジスタ内の第２のラッチにも回路ブロックの出力信号が
保持される。

これを第２図（ａ），（ｂ）について説明すると、テス
トモードにおいては、スキャンレジスタの第１のクロッ
ク端子T1に“L"が印加されており、この場合データクロ
ック入力端子TDのクロックに同期して、データ入力端子
Ｄからのデータが第１のラッチ74に保持され、さらに第
２のクロック端子T2に正のクロックパルスが印加される
と、第２のラッチ75にもデータ入力端子Ｄからのデータ
が保持される。またラッチ回路においては、クロック端
子Ｔに印加されるクロック信号に同期してデータ入力端
子Ｄからのデータ（スキャンレジスタからのデータ）が
インバータ48,49からなる第３のラッチ76に保持され、
該データが回路ブロックに印加される。

（ｃ）その後はスキャンモードに移り、テストが進む。

このようにして各回路ブロックのテストができるが、上
記のような本実施例の回路では、スキャン動作中もラッ
チ回路が前回のテストパターンを保持し、そのパターン
を各回路ブロック72,73の入力端子に印加し続けるの
で、スキャン動作中にスキャンレジスタの値が次々に変
化しても、各回路ブロックの内部の状態は変化せず、ス
キャンテストが可能となる。しかも、ラッチ回路17〜25
に保持されるデータはスキャンインされたデータである
からテストパターンは各回路ブロックで独立して決定で
き、容易にスキャンテストが実行できる。

さらに本実施例では、スキャンレジスタにおいてデータ
出力端子Ｑをスキャンデータの出力端子SOとは別に設
け、トランスミッションゲート47の前段からデータ出力
をとり出すようにしているので、通常動作時において遅
延段数が少なくなり、データの伝送速度が遅くなるのを
防止することができる。

なお、上記実施例ではスキャンレジスタとしてトランス
ミッションゲートとインバータで構成されるスキャンレ
ジスタを用いたが、第７図のように、AND回路55〜60とN
OR回路61〜64とインバータ65,66でレベルセンシティブ
なスキャンレジスタを構成してもよい。

また第２図（ａ）のスキャンレジスタ内のラッチはイン
バータ２個を用いて帰還型のものを用いたが、第８図に
示すように、第２図（ａ）のインバータ42,44を除去し
た容量性のラッチを用いても構成することが可能であ
る。第８図の67,68は各々寄生容量を示している。

ここで第８図においては、帰還用のインバータがないた
めに、45〜47のいずれかｎ型MOSトランスミッションゲ
ートを通してインバータ41,43の入力に“H"の信号が伝
播すると、n-MOSトランジスタのしきい値電圧分だけ
“H"レベルが低下してしまう。このため第９図に示すよ
うに、ｐ型MOSトランジスタ69,70をプルアップ用に設
け、“H"レベルを確保し、インバータ41,43の貫通電流
を防止したスキャンレジスタを用いてもよい。

また、第８図，第９図で示されるラッチの方式は、第２
図（ｂ）のラッチにも同様に適用できる。

また、第２図（ａ），（ｂ）及び第８図，第９図に示し
たｎ型とｐ型MOSトランジスタ、及び電源電位と接地電
位は各々入れ換えても良い。

〔発明の効果〕

以上のように、この発明に係る半導体集積回路装置によ
れば、少なくともそのうちの１つは順序回路を含む記複
数個の回路ブロック間の各々に、伝播されるデータのビ
ット数に対応して設けられ、それぞれが前段回路ブロッ
クの対応した出力データを受けるデータ入力端子と、ス
キャンテスト用のテストデータを受けるスキャンイン端
子と、データ出力端子と、スキャンアウト端子と、通常
動作時に上記データ入力端子からのデータに応じたデー
タを上記データ出力端子に出力し、テスト動作時のスキ
ャンモード時に上記スキャンイン端子からのテストデー
タに応じたデータを出力し、テスト動作時のテストモー
ド時に上記データ入力端子からのデータに応じたデータ
を出力する第１のラッチと、テスト動作時に上記第１の
ラッチの出力を受けてそれに応じたデータを上記スキャ
ンアウト端子に出力する第２のラッチとを有し、シフト
レジスタ機能を有するようにシフトレジスタパスで接続
される複数のスキャンレジスタと、これら複数のスキャ
ンレジスタに対応して設けられ、それぞれが、通常動作
時に対応したスキャンレジスタのデータ出力端子からの
データを受けてそれに応じたデータを次段回路ブロック
の対応した入力端子に出力し、テスト動作時のスキャン
モード時にそのスキャン動作前の対応したスキャンレジ
スタのデータ出力端子からのデータを保持してその保持
したデータに応じたデータを次段回路ブロックの対応し
た入力端子に出力し続け、テスト動作時のテストモード
時に対応したスキャンレジスタのデータ出力端子からの
データを受けてそれに応じたデータを次段回路ブロック
の対応した入力端子に出力する複数の第３のラッチと、
シフトレジスタ機能を構成する上記複数のスキャンレジ
スタの初段のスキャンレジスタのスキャンイン端子へテ
スト用のシリアルデータを順次与えるためのテストデー
タ入力手段と、シフトレジスタ機能を構成する上記複数
のスキャンレジスタの最終段のスキャンレジスタのスキ
ャンアウト端子からシリアルデータとして順次出力する
ためのテスト結果出力手段とを設けるようにしたので、
通常動作時にはスキャンレジスタ内のデータ入力端子か
ら第１のラッチの出力端子までとその第１のラッチの出
力端子に接続された第３のラッチとをスルー状態にして
おくことにより、各回路ブロック間で信号の受け渡しが
可能となり、一方テスト動作時には上記スキャンレジス
タの第１のラッチの出力端子に接続された第３のラッチ
を非スルー状態とすることによって、前回のテスト入力
パターンを各回路ブロックに印加し続けたままスキャン
動作が行え、このため非同期順序回路を対象としたスキ
ャンテストが容易に実施できるようになり、従ってテス
ト設計が容易になり、非同期順序回路を含む大規模な集
積回路の設計コストの削減が図れる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体集積回路装置の
回路図、第２図（ａ）は該装置のスキャンレジスタ回路
の一構成例を示す図、第２図（ｂ）は該装置のラッチ回
路の一構成例を示す図、第３図は従来の半導体集積回路
装置の回路図、第４図は従来装置のスキャンレジスタ回
路を示す図、第５図は従来装置の選択回路を示す図、第
６図は第１図の装置の動作を説明するための入出力端子
のタイミング図、第７図，第８図，第９図は各々本発明
の他の実施例によるスキャンレジスタ回路を示す回路図
である。 １……データクロック入力端子、２……スキャンイン端
子、6a,6b……第1,第２のスキャンクロック入力端子、
７……ラッチ用クロック入力端子、８〜16……スキャン
レジスタ、17〜25……ラッチ回路、71〜73……組み合わ
せ回路又は順序回路からなる回路ブロック、38……スキ
ャンアウト端子。 なお図中同一符号は同一又は相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 富岡 一郎 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 荒川 隆彦 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内

Claims (5)

【特許請求の範囲】
1. 【請求項１】少なくともそのうちの１つは順序回路を含
   む複数個の回路ブロック間でデータの伝送を行うととも
   に、上記各回路ブロックをスキャンテスト方式でテスト
   可能とした半導体集積回路装置であって、 上記複数個の回路ブロック間の各々に、伝播されるデー
   タのビット数に対応して設けられ、それぞれが前段回路
   ブロックの対応した出力データを受けるデータ入力端子
   と、スキャンテスト用のテストデータを受けるスキャン
   イン端子と、データ出力端子と、スキャンアウト端子
   と、通常動作時に上記データ入力端子からのデータに応
   じたデータを上記データ出力端子に出力し、テスト動作
   時のスキャンモード時に上記スキャンイン端子からのテ
   ストデータに応じたデータを出力し、テスト動作時のテ
   ストモード時に上記データ入力端子からのデータに応じ
   たデータを出力する第１のラッチと、テスト動作時に上
   記第１のラッチの出力を受けてそれに応じたデータを上
   記スキャンアウト端子に出力する第２のラッチとを有
   し、シフトレジスタ機能を有するようシフトレジスタパ
   スで接続される複数のスキャンレジスタと、 これら複数のスキャンレジスタに対応して設けられ、そ
   れぞれが、通常動作時に対応したスキャンレジスタのデ
   ータ出力端子からのデータを受けてそれに応じたデータ
   を次段回路ブロックの対応した入力端子に出力し、テス
   ト動作時のスキャンモード時にそのスキャン動作前の対
   応したスキャンレジスタのデータ出力端子からのデータ
   を保持してその保持したデータに応じたデータを次段回
   路ブロックの対応した入力端子に出力し続け、テスト動
   作時のテストモード時に対応したスキャンレジスタのデ
   ータ出力端子からのデータを受けてそれに応じたデータ
   を次段回路ブロックの対応した入力端子に出力する複数
   の第３のラッチと、 シフトレジスタ機能を構成する上記複数のスキャンレジ
   スタの初段のスキャンレジスタのスキャンイン端子へテ
   スト用のシリアルデータを順次与えるためのテストデー
   タ入力手段と、 シフトレジスタ機能を構成する上記複数のスキャンレジ
   スタの最終段のスキャンレジスタのスキャンアウト端子
   からシリアルデータとして順次出力するためのテスト結
   果出力手段とを備えたことを特徴とする半導体集積回路
   装置。
2. 【請求項２】各スキャンレジスタの第１のラッチは、 一端がデータ入力端子に接続され、データ入力クロック
   により導通・非導通状態が制御される第１のトランスフ
   ァゲートと、 一端がスキャンイン端子に接続され、第１のクロックに
   より導通・非導通状態が制御される第２のトランスファ
   ゲートと、 入力ノードが上記第１及び第２のトランスファゲートの
   他端に接続され、出力ノードがデータ出力端子に接続さ
   れ、入力ノードと出力ノードとの間に逆並列に接続され
   た一対のインバータを有するラッチ本体とを備え、 各スキャンレジスタの第２のラッチは、 一端が第１のラッチのラッチ本体の出力ノードに接続さ
   れ、第２のクロックにより導通・非導通状態が制御され
   る第３のトランスファゲートと、 入力ノードが上記第３のトランスファゲートの他端に接
   続され、出力ノードがスキャンアウト端子に接続され、
   入力ノードと出力ノードとの間に逆並列に接続された一
   対のインバータを有するラッチ本体とを備えていること
   を特徴とする特許請求の範囲第１項記載の半導体集積回
   路装置。
3. 【請求項３】各スキャンレジスタの第１のラッチは、 データ入力クロックに応じてデータ入力端子からのデー
   タの通過を制御する第１の論理素子と、 データ入力クロックに応じてデータ入力端子からの反転
   データの通過を制御する第２の論理素子と、 第１のクロックに応じてスキャンイン端子からのデータ
   の通過を制御する第３の論理素子と、 第１のクロックに応じてスキャンイン端子からのデータ
   の反転データの通過を制御する第４の論理素子と、 第１及び第３の論理素子の出力とデータ出力端子にそれ
   ぞれ出力される３入力を有した第１の３入力ノア素子、
   及び第２及び第４の論理素子の出力と第１の３入力ノア
   素子の出力にそれぞれ接続される３入力を有した第２の
   ３入力ノア素子とを有するラッチ本体とを備え、 各スキャンレジスタの第２のラッチは、 第２のクロックに応じて第１のラッチのラッチ本体の第
   １の３入力ノア素子の出力からのデータの通過を制御す
   る第３の論理素子と、 第２のクロックに応じて第１のラッチのラッチ本体の第
   ２の３入力ノア素子の出力からのデータの通過を制御す
   る第４の論理素子と、 一方の入力が第３の論理素子の出力に接続され、出力が
   スキャンアウト端子に接続される第１のノア素子、及び
   一方の入力が第４の論理素子の出力に接続されるととも
   に他方の入力が第１のノア素子の出力に接続され、出力
   が第１のノア素子の他方の入力に接続される第２のノア
   素子とを有するラッチ本体とを備えていることを特徴と
   する特許請求の範囲第１項記載の半導体集積回路装置。
4. 【請求項４】各スキャンレジスタの第１のラッチは、 一端がデータ入力端子に接続され、データ入力クロック
   により導通・非導通状態が制御される第１のトランスフ
   ァゲートと、 一端がスキャンイン端子に接続され、第１のクロックに
   より導通・非導通状態が制御される第２のトランスファ
   ゲートと、 入力ノードが上記第１及び第２のトランスファゲートの
   他端に接続され、出力ノードがデータ出力端子に接続さ
   れ、入力ノードと出力ノードとの間に接続されたインバ
   ータを有するラッチ本体とを備え、 各スキャンレジスタの第２のラッチは、 一端が第１のラッチのラッチ本体の出力ノードに接続さ
   れ、第２のクロックにより導通・非導通状態が制御され
   る第３のトランスファゲートと、 入力ノードが上記第３のトランスファゲートの他端に接
   続され、出力ノードがスキャンアウト端子に接続され、
   入力ノードと出力ノードとの間に接続されたインバータ
   を有するラッチ本体とを備えていることを特徴とする特
   許請求の範囲第１項記載の半導体集積回路装置。
5. 【請求項５】各スキャンレジスタの第１のラッチは、 一端がデータ入力端子に接続され、データ入力クロック
   により導通・非導通状態が制御される第１のトランスフ
   ァゲートと、 一端がスキャンイン端子に接続され、第１のクロックに
   より導通・非導通状態が制御される第２のトランスファ
   ゲートと、 入力ノードが上記第１及び第２のトランスファゲートの
   他端に接続され、出力ノードがデータ出力端子に接続さ
   れ、インバータの入力ノードと出力ノードとの間に接続
   されたインバータと、入力ノードと所定電位ノードとの
   間に接続され上記インバータの出力に応じて導通・非導
   通状態が制御される、上記第1,第２のトランスファゲー
   トとは反対導電型のスイッチ素子とを有するラッチ本体
   とを備え、 各スキャンレジスタの第２のラッチは、 一端が第１のラッチのラッチ本体の出力ノードに接続さ
   れ、第２のクロックにより導通・非導通状態が制御され
   る第３のトランスファゲートと、 入力ノードが上記第３のトランスファゲートの他端に接
   続され、出力ノードがスキャンアウト端子に接続され、
   入力ノードと出力ノードとの間に接続されたインバータ
   と、インバータの入力ノードと所定電位ノードとの間に
   接続され上記インバータの出力に応じて導通・非導通状
   態が制御される、上記第1,第２のトランスファゲートと
   は反対導電型のスイッチ素子とを有するラッチ本体とを
   備えていることを特徴とする特許請求の範囲第１項記載
   の半導体集積回路装置。