DE3725822A1 - Integrierte halbleiterschaltvorrichtung - Google Patents

Description

Die Erfindung betrifft eine integrierte Halbleiterschaltvorrichtung und insbesondere eine Prüfschaltung für eine integrierte Halbleiterschaltvorrichtung mit einem Abtastdurchlauf.

Die Integration von integrierten Halbleiterschaltvorrichtungen wurde erheblich verbessert durch den Fortschritt auf dem Gebiet der Mikrominiaturisierungs-Technik und dürfte auch in der Zukunft weiter verbessert werden. Da jedoch diese Integration (Anzahl der Gatter) gesteigert wurde, hat sich eine Schwierigkeit bei der Prüfung der integrierten Halbleiterschaltvorrichtungen exponentiell erhöht. Der Grad der Einfachheit der Prüfung der integrierten Halbleiter wird durch zwei Punkte bestimmt, nämlich der Einfachheit der Fehlerüberwachung an jedem Terminal (Erkennbarkeit) und der Einfachheit der Einstellung jedes Terminals auf einen gewünschten logischen Wert (Steuerbarkeit), wobei das untere Terminal eines groß angelegten logischen Schaltungs-Netzwerkes im allgemeinen sowohl hinsichtlich der Überwachung als auch hinsichtlich der Steuerbarkeit fehlerhaft wird.

Als Prüfsystem für eine integrierte Halbleiterschaltvorrichtung kommt ein Abtastprüfsystem infrage, das die Erkennbarkeit und die Steuerbarkeit des unteren Terminals eines großen Schaltungs-Netzwerkes durch eine Methode der Überwachung des großen Schaltungs-Netzwerkes verbessert. Diese Methode weist folgende Schritte auf: Einsatz von Registerschaltungen, die jeweils eine Schieberegisterfunktion aufweisen, in geeignete Positionen des logischen Schaltungs-Netzwerkes, Verbinden der Registerschaltungen durch einen Schieberegisterdurchlauf, serielle Eingabe eines Testrasters vom Außenbereich eines Chip zur Prüfzeit, um im Register vorbestimmte Daten einzustellen, Anlegen eines gewünschten logischen Signals an den logischen Schaltkreis, der mit den Datenausgangsterminals des Registers verbunden ist, zum Betrieb des logischen Schaltkreises, Eingabe des Ergebnisses von den parallelen Eingangsterminals des Registers parallel in die Register, und dann deren serielle Ausgabe aus dem Chip, um sie zu überwachen.

Eine grundlegende Idee von einem Abtastprüfsystem, das eine pegelabhängige Synchronizer-Schaltung betrifft, ist in der japanischen Offenlegungsschrift 28 614/1977 offenbar.

Da die zu überwachende Schaltung in diesem Fall eine asynchrone, sequentielle Schaltung enthält, soll das Abtastprüfsystem mit Bezug auf die japanische Offenlegungsschrift 74 668/1981 als Stand der Technik beschrieben werden.

Fig. 3 zeigt ein aus dem Stand der Technik bekanntes Beispiel einer Prüfschaltung vom Typ mit Abtastdurchlauf mit einer asynchronen sequentiellen Schaltung, die überwacht werden soll. In Fig. 3 bezeichnet die Bezugszahl 35 einen Block für eine Kombinationsschaltung, die Bezugszahlen 36 und 37 bezeichnen asynchrone Schaltungsblöcke mit jeweils einer sequentiellen Schaltung, die Bezugszahlen 8 bis 16 bezeichnen zwischen den Schaltungsblöcken angeordnete Abtastregister, und die Bezugszahlen 26 bis 34 bezeichnen Datenselektoren zur Auswahl der Ausgangsdaten der entsprechenden Schaltungsblöcke und die Ausgänge der Abtastregister zur Ausgabe der ausgewählten Ausgangsdaten. Die Ausgangssignale der entsprechenden Schaltungsblöcke sind direkt mit den Dateneingabeterminals D der Abtastregister verbunden. Die Dateneingabeterminals D der jeweiligen Datenselektoren und die Ausgabeterminals Q der entsprechenden Abtastregister sind mit den Prüfdateneingabeterminals TD der jeweiligen Datenselektoren verbunden.

In Fig. 1 bezeichnet die Bezugszahl 1 ein Auswahlterminal für den Prüfmodus, das mit den Modusauswahlterminals MS der jeweiligen Abtastregister und Datenselektoren verbunden ist. Die Bezugszahl 2 bezeichnet ein Eintastterminal und die Bezugszahl 38 ein Austastterminal. Das Eintastterminal 2 ist an das Eintastterminal SI des Datenregisters 8 angeschlossen, und das Ausgabeterminal Q des Abtastregisters 8 ist an das Eintastterminal SI des Abtastregisters 9 angeschlossen. Auf diese Weise sind die Ausgabeterminals Q der jeweiligen Abtastregister sequentiell verbunden mit den Eintastterminals SI der nächsten Abtastregister, um als Ergebnis einen Schieberegisterdurchlauf zwischen dem Eintastterminal 2 und dem Austastterminal 38 zu bilden. Die Bezugszahlen 3 und 5 bezeichnen gewöhnliche Dateneingabeterminals, die Bezugszahl 6 ein Eingabeterminal für den Abtasttakt, das mit dem Takteingabeterminal T der Abtastregister verbunden ist.

Fig. 4 zeigt ein Beispiel eines Abtastregisters nach Fig. 3, wobei das Symbol MS ein Modusauswahlterminal bezeichnet, das Symbol D ein Dateneingabeterminal, das Symbol IS ein Eintastterminal und das Symbol T ein Takteingabeterminal. Die Bezugszahl 51 bezeichnet ein Invertergatter, die Bezugszahlen 52 und 53 bezeichnen ein Zweifach-Eingang-UND-Gatter, die Bezugszahl 54 ein Zweifach-Eingang-ODER-Gatter, die Bezugszahl 55 ein Flanken-Trigger-Flip-Flop vom D-Typ (nachfolgend "D-FF" genannt) und die Bezugszahl Q ein Datenausgabeterminal.

Fig. 5 zeigt ein Beispiel eines Datenselektor nach Fig. 3. Das Symbol RS bezeichnet ein Modusauswahlterminal, das Symbol TD ein Prüfdateneingabeterminal, das Symbol D ein Dateneingabeterminal, die Bezugszahl 60 ein Invertergatter, die Bezugszahlen 61 und 62 bezeichnen Zweifach-Eingang-UND-Gatter, die Bezugszahl 63 ein Zweifach-Eingang-ODER-Gatter und das Symbol Y ein Ausgabeterminal.

Im folgenden wird der Ablauf der Prüfschaltung von Abtastdurchlauf-Typ beschrieben.

Zunächst wird der normale Arbeitsablauf beschrieben. In diesem Fall wird ein Signal "H" an das Prüfmodusauswahlterminal 1 (MS) gegeben und das Abtasttaktterminal 6 (TS oder T) auf eine Spannung "L" fixiert. Als Ergebnis daraus sind die Eingabe- und Ausgabeterminals der entsprechenden Schaltungsblöcke direkt durch die jeweiligen Datenselektoren verbunden.

Dieser Arbeitsablauf wird mit Bezug auf Fig. 5 beschrieben. Wenn ein Signal "H" an das Modusauswahlterminal des Datenselektors angelegt wird, werden die Daten vom Dateneingabeterminal D ausgegeben durch das UND-Gatter 62 und das ODER-Gatter 63 zum Ausgabeterminal Y. Da der Ausgang des Schaltungsblockes direkt an das Dateneingabeterminal D dieses Datenselektors angeschlossen ist, sind die Eingabe- und Ausgabeterminals des entsprechenden Schaltungsblockes direkt verbunden.

Der Abtastmodus und der Prüfmodus werden zur Prüfzeit sequentiell wie unten beschrieben wiederholt, um die jeweiligen Schaltungsblöcke zu überprüfen.

1. Abtastmodus

• (a) Ein Signal "H" wird an das Prüfmodusterminal 1 angelegt, um den Prüfmodus einzustellen. Auf diese Weise wählt das Abtastregister die Eingabedaten vom Eintastterminal SI und der Datenselektor macht die Eingabedaten vom Dateneingabeterminal D gültig.
• (b) Ferner werden die Prüfdaten, die in den jeweiligen Abtastregistern vom Eintastterminal 2 eingestellt werden, sequentiell eingetastet synchron mit dem Takt, der an das Abtasttaktterminal 6 angelegt ist.
• (c) Gleichzeitig werden die Ausgangsdaten, die in die jeweiligen Schaltungsblöcke zur vorangegangenen Prüfzeit eingegeben worden sind, sequentiell ausgetastet vom Austastterminal 38.

Dieser Arbeitsablauf wird mit Bezug auf Fig. 4 und 5 beschrieben. Wenn das Signal "H" zum ersten Mal an das Modusauswahlterminal MS des Abtastregisters angelegt wird, werden die Daten vom Eintastterminal SI im D-FF festgehalten zeitgleich mit dem Takt, der an das Taktterminal T durch das UND-Gatter 53 und das ODER-Gatter 54 angelegt ist, wobei die gleichzeitig festgehaltenen Daten der Ausgang vor Ausgabeterminal Q sind. Das Signal "H" wird zur gleichen Zeit auch an das Modusauswahlterminal MOS des Datenselektors angelegt, wobei die Daten vom Dateneingabeterminal an das Datenausgabeterminal Y ausgegeben werden.

2. Prüfmodus

• (a) Nachdem die gewünschten Daten in den jeweiligen Abtastregistern eingestellt sind, wird eine Spannung "L" an das Prüfmodusauswahlterminal 1 angelegt, um den Prüfmodus einzustellen.
• (b) Auf diese Weise werden die Ausgabedaten des Abtastregisters durch das Prüfdateneingabeterminal TD des Datenselektors auf die jeweiligen Schaltungsblöcke übertragen.
• (c) Gleichzeitig werden die gewünschten Prüfdaten an die Dateneingabeterminals 3 bis 5 gegeben.
• (d) Wenn die Operationen der Schaltungsblöcke beendet worden sind, wird ein Takt an das Abtasttakteingabeterminal 6 angelegt. So werden die Ausgangssignale der jeweiligen Schaltungsblöcke im D-FF in den Abtastregistern durch die Dateneingabeterminals D der entsprechenden Abtastregister gehalten.

Diese Arbeitsabläufe werden mit Bezug auf die Fig. 4 und 5 beschrieben. Wenn eine Spannung "L" zuerst an das Modusauswahlterminal MOS des Abtastregisters angelegt wird, werden die Daten vom Dateneingabeterminal D im D-FF 55 synchron zum Takt gehalten, der an das Takteingabeterminal T durch das UND-Gatter 52 und das ODER-Gatter 54 angelegt wird. Da zu dieser Zeit die Spannung "L" auch an das Modusauswahlterminal MOS des Datenselektors angelegt ist, werden die Daten vom Prüfdateneingabeterminal TD durch das UND-Gatter 61 und das ODER-Gatter 63 an das Ausgabeterminal Y ausgegeben.

Auf diese Weise können die jeweiligen Schaltungsblöcke 35 bis 37 geprüft werden. Die Datenselektoren in den Schaltungen wählen die Ausgangsdaten der jeweiligen Schaltungsblöcke während des Abtastvorganges. Dadurch wird, selbst wenn der Ausgangswert des Abtastregisters sich während eines Abtastvorganges sequentiell ändert, eine Änderung im Zustand des Schaltungsblockes 35 einschließlich der sequentiellen Schaltung verhindert. Deshalb kann die Abtastprüfung auch dann durchgeführt werden, wenn der vom Abtastpfad umgebene Schaltungsblock aus der asynchronen sequentiellen Schaltung wie in diesem Beispiel besteht.

Da das konventionelle Abtastprüfsystem wie oben beschrieben ausgebildet ist, kann das System die Abtastprüfung für den Block einschließlich der asynchronen sequentiellen Schaltung ausführen. Wenn jedoch der Prüfmodus auf den Abtastmodus umgeschaltet wird, erfahren die an die sequentielle Schaltung angelegten Daten im allgemeinen eine Veränderung vom seriell eingegebenen Signalwert zum Ausgangssignalwert des benachbarten Schaltungsblockes. Daher ist es schwierig, die Eingabe so einzustellen, daß der Status der zu überwachenden asynchronen sequentiellen Schaltung sich nicht ändern kann. In vielen Fällen ergeben sich Rückschläge, so daß die Abtastprüfung nicht wirksam durchgeführt werden kann.

Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Halbleiterschaltvorrichtung zu schaffen, welche die obengenannten Rückschläge und Nachteile vermeiden und zusammen mit Schaltungsblöcken einschließlich asynchroner sequentieller Schaltungen in einfacher Weise einer Abtastprüfung unterzogen werden kann.

Um diese und andere Aufgaben zu lösen, wird gemäß der Erfindung eine integrierte Halbleiterschaltvorrichtung geschaffen, die ein zwischen den zu prüfenden Schaltblöcken angeordnetes Abtastregister enthält zur Ausgabe von Eingangsdaten, wie sie zu gewöhnlichen Betriebszeiten in einem Durchgangsstadium zwischen Eingabe- und Ausgabeterminals sich befinden, und zum Festhalten und Ausgeben der Eingangsdaten zur Prüfzeit, und eine mit dem Ausgabeterminal des Abtastregisters verbundene Verriegelungsschaltung enthält, die dazu bestimmt ist, zur normalen Betriebszeit und in einem Prüfmodus zur Prüfzeit die Ausgangsdaten des Abtastregisters zu halten und die Prüfdaten vor einem Abtastvorgang in einem Abtastmodus zur Prüfzeit zu halten, um sie kontinuierlich an den Schaltungsblock der nächsten Stufe abzugeben.

Erfindungsgemäß werden das Abtastregister und die Verriegelungsschaltung, die an das Ausgangsterminal des Abtastregisters angeschlossen ist, bei normaler Funktionsweise in den Durchgangsstatus versetzt, um die Eingangs- und Ausgangsterminals des entsprechenden Schaltungsblocks zu verbinden, während die an das Ausgangsterminal des Abtastregisters angeschlossene Verriegelungsschaltung zur Prüfzeit auf Kein-Durchgang-Status gestellt ist, um die Daten, die zur vorhergehenden Zeit während des Abtastmodus zu gewinnen sind, zu halten, um die Prüfdaten kontinuierlich an den entsprechenden Schaltungsblock zu liefern.

Zur Lösung der vorgenannten Aufgabe und anderer Aufgaben ist erfindungsgemäß eine integrierte Halbleiterschaltvorrichtung vorgesehen, die ein zwischen den zu prüfenden Schaltungsblöcken angebrachtes Abtastregister enthält, sowie erste und zweite Verriegelungselemente zur Ausgabe von Eingangsdaten, so wie sie sind, auf dem Durchgangsweg zumindest zwischen einem Eingabeterminal und dem Ausgabeterminal der ersten Verriegelungsschaltung zur normalen Betriebszeit sowie zum Halten und Ausgeben der Eingabedaten zur Prüfzeit. Eine mit dem Ausgangsterminal der ersten Verriegelung verbundene Verriegelungsschaltung dient zum Halten der Ausgangsdaten des Abtastregisters zur regulären Betriebszeit und in einem Püfmodus zur Prüfzeit sowie zum Halten der Prüfdaten vor dem Abtastvorgang in einem Abtastmodus zur Prüfzeit, um sie kontinuierlich an den Schaltungsblock der nächsten Stufe zu geben.

Dabei sind erfindungsgemäß die Schaltung vom Eingangsterminal im Abtastregister zum Ausgangsterminal der ersten Verriegelung und die Verriegelungsschaltung, die an das Ausgangsterminal der ersten Verriegelung angeschlossen ist, zur regulären Betriebszeit auf Durchgangsstatus eingestellt, um die Eingangs- und Ausgangsterminals des entsprechenden Schaltungsblocks zu verbinden, während zur Prüfzeit die mit dem Ausgangsterminal der ersten Verriegelung des Abtastregisters verbundene Verriegelungsschaltung auf Kein-Durchgang-Status eingestellt ist, um die zur vorangegangenen Zeit während des Abtastmodus zu erhaltenden Daten zu halten für eine kontinuierliche Weitergabe der Prüfdaten an den entsprechenden Schaltungsblock.

Ausführungsformen der Erfindung sind im folgenden anhand der Zeichnungen näher beschrieben. Es zeigt

Fig. 1 ein Schaltschema einer Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltvorrichtung,

Fig. 2(a) ein Schaltschema eines Ausführungsbeispiels für die Bauweise einer Abtastregisterschaltung der Schaltvorrichtung,

Fig. 2(b) ein Schaltschema eines Ausführungssbeispiels für die Bauweise einer Verriegelungsschaltung der Schaltvorrichtung,

Fig. 3 ein Schaltschema einer vorbekannten integrierten Halbleiterschaltvorrichtung,

Fig. 4 ein Schaltschema eines Abtastregisters der vorbekannten Vorrichtung,

Fig. 5 ein Schaltschema eines Selektors der der vorbekannten Vorrichtung,

Fig. 6 Ein Kurvendiagramm mit Darstellung des Zeitablaufs der Signale der Eingangs- und Ausgangsterminals zur Erläuterung der Funktionsweise der Vorrichtung gemäß Fig. 1,

Fig. 7, 8, 9 und 10 Schaltbilder der Abtastregisterschaltungen gemäß einer weiteren Ausführungsform der Erfindung,

Fig. 11 ein Schaltschema einer weiteren Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltvorrichtung,

Fig. 12 Ein Schaltbild eines modifizierten Ausführungsbeispiels des Abtastregisters,

Fig. 13 und 14 Schaltbilder der Abtastregisterschaltungen gemäß einer weiteren Ausführungsform der Erfindung.

In einer ausführlichen Beschreibung bevorzugter Ausführungsformen zeigt Fig. 1 die Bauweise einer Ausführungsform einer Abtastprüfschaltung gemäß der Erfindung. In Fig. 1 bezeichnen die Bezugszahlen 71 bis 73 Schaltungsblöcke, die durch Kombinationsschaltungen oder sequentielle Schaltungen gebildet sind, und die Bezugszeichen 8 bis 16 Abtastregister, die zwischen den Schaltungsblöcken vorgesehen und auf Durchgangsstatus schalten können. Die Bezugszeichen 17 bis 25 bezeichnen Verriegelungsschaltungen, die an die Ausgangsterminals der entsprechenden Abtastregister angeschlossen sind und in ähnlicher Weise auf Durchgang schalten können. Das Bezugszeichen 1 bezeichnet ein Datentakteingangsterminal, das an das Datenausgangsterminal TD des entsprechenden Abtastregisters angeschlossen ist. Das Bezugszeichen 2 bezeichnet ein Eintastterminal und das Bezugszeichen 38 ein Austastterminal. Das Eintastterminal 2 ist an das Eintastterminal SI des Abtastregisters 8 angeschlossen und das Ausgangsterminal Q des Abtastregisters 8 ist mit dem Eintastterminal SI des nächsten Abtastregisters 9 verbunden, das Ausgangsterminal Q des Abtastregisters ist in ähnlicher Weise sequentiell an das Eintastterminal SI des nächsten Abtastregisters angeschlossen, um im Ergebnis einen Abtastpfad zwischen dem Eintastterminal 2 und dem Austastterminal 38 zu bilden. Die Ausgangsterminals Q der Abtastregister sind jeweils an die Dateneingangsterminals D der entsprechenden Verriegelungsschaltungen angeschlossen und die Ausgangsterminals Q der Verriegelungsschaltungen sind jeweils mit den Eingangsterminals der entsprechenden Schaltungsblöcke verbunden.

Die Bezugszeichen 6 a und 6 b bezeichnen erste und zweite Abtasttakteingangsterminals. Das erste Abtasttakteingangsterminal 6 a ist an das erste Taktterminal T 1 des Abtastregisters angeschlossen und das zweite Abtasttakteingangsterminal 6 b an das zweite Taktterminal T 2 des Abtastregisters. Die Bezugszeichen 3 bis 5 bezeichnen gewöhnliche Dateneingabeterminals, die an die Eingangsterminals der entsprechenden Schaltungsblöcke 71 angeschlossen sind, und die Ausgangsterminals der jeweiligen Schaltungsblöcke sind an die Dateneingabeterminals D der entsprechenden Abtastregister angeschlossen. Das Bezugszeichen 7 bezeichnet ein Takteingabeterminal für die Verriegelung.

Fig. 2(a) zeigt ein Beispiel für die Bauweise des Abtastregisters. Das Abtastregister hat eine erste Verriegelung 74 und eine zweite Verriegelung 75. In Fig. 2(a) bezeichnen das Bezugszeichen SI ein Eintastterminal, das Bezugszeichen D ein Dateneingabeterminal, die Bezugszeichen T 1 und T 2 erste und zweite Taktterminals, das Bezugszeichen TD ein Datentakteingabeterminal, die Bezugszeichen 41 bis 44 Inverter, die Bezugszeichen 45 bis 47 n-Typ-MOS-Transistoren, das Bezugszeichen Q ein Ausgangsterminal zur Bildung eines pegelabhängigen Abtastregisters unter Verwendung von 2 Phasen-Takten.

Fig. 2(b) zeigt ein Beispiel für die Bauweise der Verriegelungsschaltungen 17 bis 25 mit einer dritten Verriegelung 76. In Fig. 2(b) bezeichnen die Bezugszeichen D ein Dateneingabeterminal, das Bezugszeichen T ein Taktterminal, die Bezugszeichen 48 bis 50 Inverter, das Bezugszeichen 51 einen n-Typ-MOS-Transistor und das Bezugszeichen Q ein Ausgangsterminal.

Die Funktionsweise wird nachfolgend beschrieben.

Zunächst wird der reguläre Funktionsablauf beschrieben. Zur regulären Betriebszeit ist das erste Abtasttakteingangsterminal 6 a auf "L" (T 1 = "L") und das zweite Abtasttakteingangsterminal 6 b, das Datentakteingangsterminal 1 und das Takteingangsterminal 7 für die Verriegelung sind auf "H" (T 1, TD, T = "H") festgesetzt. Demzufolge sind die Eingangs- und Ausgangsterminals der entsprechenden Schaltungsblöcke direkt verbunden.

Diese Funktionsweise wird unter Bezugnahme auf Fig. 2(a) und 2(b) nachfolgend beschrieben. Ein Signal "L" wird an das erste Datentakteingangsterminal T 1 des Abtastregisters angelegt und ein Signal "H" liegt zur regulären Betriebszeit am Datentakteingang TD und am zweiten Taktterminal T 2 des Abtastregisters, um das Dateneingangsterminal D an das Ausgangsterminal Q in einem Durchgangsstatus anzulegen. Ein Signal "H" wird an das Taktterminal T der Verriegelungsschaltung angelegt, um das Dateneingangsterminal D an das Ausgangsterminal Q in einem Durchgangsstatus anzulegen. Somit erhalten Eingangs- und Ausgangsterminals des Abtastregisters und die Verriegelungsschaltung zur regulären Betriebszeit den Durchgangsstatus und die Eingangs- und Ausgangsterminals des entsprechenden Schaltungsblocks sind zur regulären Betriebszeit direkt untereinander verbunden.

Der Abtastmodus und der Testmodus werden zur Prüfzeit sequentiell wie folgt wiederholt, um die Prüfungen der Blöcke durchzuführen. Die Wellenformen des Zeitverlaufs der Signale zeigt Fig. 6.

1. Abtastmodus

• (a) Ein Signal "L" (TD = "L") wird an das Datentakteingangsterminal 1 angelegt, um den Abtastmodus einzustellen.
• (b) Nicht überlappte positive Takte, wie in Fig. 6 dargestellt, werden an die ersten und zweiten Abtasttakteingangsterminals 6 a und 6 b angelegt; um die Daten vom Eintastterminal 2 synchron zu den Takten des Abtastregisters sequentiell einzutasten.
• (c) Die Ausgangsdaten der Schaltungsblöcke 71 bis 73, die zu vorangegangener Prüfzeit eingegeben wurden, werden vom Austastterminal 38 gleichzeitig mit der Operation gemäß Absatz (b) oben sequentiell ausgetastet.

Diese Operation wird nachfolgend anhand von Fig. 2(a) und 2(b) beschrieben. Das Signal "L" wird an das Datentakteingangsterminal TD des Abtastregisters im Abtastmodus zur Prüfzeit angelegt und die Daten vom Eintastterminal SI werden in der ersten Verriegelung 74 mit den Invertern 41, 42 gehalten, synchron mit dem ersten Abtasttakt, der in diesem Fall an das erste Taktterminal T 1 angelegt ist. Danach wird der zweite Abtasttakt, der sich mit dem ersten Abtasttakt nicht überlappt, an das zweite Taktterminal T 2 angelegt. Der Wert der ersten Verriegelung 74 wird in der zweiten Verriegelung 75 mit den Invertern 43, 44 synchron mit dem Takt gehalten. Demzufolge werden die Daten vom Eintastterminal SI an das Ausgangsterminal Q übertragen.

Das Taktterminal T der Verriegelungsschaltung ist auf "L" fixiert und die Verriegelungsschaltung liefert die Prüfdaten kontinuierlich an die Schaltungsblöcke, während die zur vorangegangenen Prüfmoduszeit verriegelten Prüfdaten gehalten werden.

2. Prüfmodus

• (a) Wenn die gewünschten Testeingangsdaten in den Abtastregistern 8 bis 16 vollständig eingestellt sind, wird ein positiver Taktimpuls an das Takteingangsterminal 7 für die Verriegelung angelegt. Damit werden die Testeingangsdaten in der dritten Verriegelung der Verriegelungsschaltung gehalten und die Daten an den Schaltungsblock gegeben.
• Gleichzeitig werden die vorbestimmten Testdaten an die Dateneingangsterminals 3 bis 5 gegeben.
• (b) Wenn die Operationen der jeweiligen Schaltungsblöcke beendet sind, wird ein positiver Taktimpuls auf das Datentakteingangsterminal 1 gegeben. Somit werden die Ausgangssignale der jeweiligen Schaltungsblöcke in den ersten Verriegelungen der Abtastregister durch die Dateneingangsterminals D der entsprechenden Abtastregister gehalten.
• (c) Dann wird ein positiver Taktimpuls auf das zweite Abtasttakteingangsterminal 7 gegeben und die Ausgangssignale der Schaltungsblöcke werden in den zweiten Verriegelungen der Abtastregister gehalten.

Diese Operation wird anhand von Fig. 2(a) und 2(b) beschrieben. Das Signal "L" wird an das erste Taktterminal T 1 des Abtastregisters angelegt, die Daten vom Dateneingangsterminal D werden in diesem Fall in der ersten Verriegelung 74 synchron zum Takt des Datentakteingangsterminals TD gehalten. Wenn ein positiver Taktimpuls weiterhin auf das zweite Taktterminal T 2 gegeben wird, werden die Daten vom Dateneingangsterminal D in der zweiten Verriegelung 75 gehalten. Die Daten (vom Abtastregister) vom Dateneingangsterminal D werden in der dritten Verriegelung 76 mit den Invertern 48, 49 gehalten, synchron zum Taktsignal, das an das Taktterminal T in der Verriegelungsschaltung angelegt wird, und die Daten werden an die Schaltungsblöcke gegeben.

• (c) Dann wird die Schaltung in den Abtastmodus überführt und die Prüfung wird vervollkommnet.

Auf diese Weise werden die Schaltungsblöcke geprüft. Da die Verriegelungsschaltung die vorangegangenen Prüfraster auch während der vorbeschriebenen Abtastoperation in der Schaltung dieser Ausführungsform hält und die Rasterwerte kontinuierlich an die Schaltungsblöcke 72, 73 liefert, ändern sich die Zustände der jeweiligen Schaltungsblöcke auch dann nicht, wenn der Wert der Abtastregister während der Abtastoperation sequentiell variiert wird; die Abtastprüfung kann durchgeführt werden. Da die in den Verriegelungsschaltungen 17 bis 25 gehaltenen Daten eingetastete Daten darstellen, kann das Prüfraster in den jeweiligen Schaltungsblöcken unabhängig entscheiden, um die Abtastprüfung in einfacher Weise durchzuführen.

In der oben beschriebenen Ausführungsform wurde das Abtastregister, das ein Übertragungsgatter und einen Inverter aufweist, als ein Abtastregister verwendet. Jedoch kann, wie Fig. 7 zeigt, ein pegelempfindliches Abtastregister aus UND-Gattern 55 bis 60, NOR-Gattern 61 bis 64 und Invertern 65, 66 gebildet werden.

Die Verriegelung im Abtastregister gemäß Fig. 2(a) wurde als Rückmeldungs-(Feedback)-Typ mit zwei Invertern eingesetzt. Jedoch kann, wie in Fig. 8 gezeigt ist, eine kapazitive Verriegelung verwendet werden, aus der die Inverter 42, 44 von Fig. 2(a) entfernt sind. Die Bezugszeichen 67 und 68 in Fig. 8 bezeichnen parasitäre Kapazitäten.

Da in Fig. 8 keine Rückmeldungs-(Feedback)-Typ-Inverter vorhanden sind, fällt dort der "H"-Pegel in die Schwellwertspannung des n-Typ-MOS-Transistors, wenn ein Signal "H" durch einen der Eingänge des n-Typ-MOS-Übertragungsgatter 45 bis 47 angelegt wird. Deshalb kann gemäß Fig. 9 ein Abtastregister verwendet werden, in welchem p-Typ-MOS-Transistoren 69, 70 zum Hochziehen auf "H"-Pegel vorgesehen sind, um einen Stromfluß durch die Inverter 41, 43 zu verhindern.

Der Verriegelungstyp gemäß Fig. 8 und 9 kann in ähnlicher Weise an die Verriegelung von Fig. 2(b) angeschlossen werden.

Es ist notwendig, daß im Abtastregister gemäß Fig. 2(a) das an das Dateneingangsterminal D angelegte Signal durch zwei Verriegelungen 75, 76 geführt wird, damit das Signal am Ausgangsterminal Q ankommt. Jedoch kann, wie in Fig. 10 gezeigt ist, das an das Dateneingangsterminal T angelegte Signal ohne Durchgang durch die erste Verriegelung 74 zum Ausgangsterminal Q dadurch gelangen, daß das Dateneingangsterminal D durch den n-Typ-MOS-Transistor 46 und einen Inverter 40 an die zweite Verriegelung 75 angeschlossen wird.

Die n-Typ- und p-Typ-MOS-Transistoren und das Potential der Energiequelle sowie das Masse-Potential gemäß Fig. 2(a), 2(b) und Fig. 8 und 9 können ausgetauscht werden.

Bei der oben beschriebenen Ausführungsform der Erfindung wird das Abtastregister verwendet, welches auf Durchgangsstatus gesetzt werden kann, wobei die Verriegelungsschaltung, die ebenfalls auf Durchgangsstatus eingestellt werden kann, an das Ausgangsterminal des Abtastregisters angeschlossen ist und das Eingangsterminal des entsprechenden Schaltungsblocks mit dem Ausgangsterminal der Verriegelungsschaltung verbunden ist. Daher werden das Abtastregister und die Verriegelungsschaltung zur regulären Betriebszeit auf Durchgangsstatus gesetzt, um das Signal zwischen den Schaltungsblöcken zu übermitteln, während das vorangegangene Prüfeingangsraster kontinuierlich an die Schaltungsblöcke gegeben werden kann, um die Abtastoperation zur Prüfzeit durchzuführen. Als eine Folge hiervon kann die Abtastprüfung der asynchronen sequentiellen Schaltung leicht ausgeführt, die Ausgestaltung der Prüfeinrichtung vereinfacht und die Entwicklungs- bzw. Gestehungskosten für eine umfangreiche Schaltung mit asynchronen sequentiellen Schaltungsteilen verringert werden.

Fig. 11 und 12 zeigen den Aufbau einer weiteren Ausführungsform einer Abtastprüfschaltung gemäß der Erfindung. Darin bezeichnen gleiche Bezugszeichen wie in Fig. 1, 2, 6 und 7 gleiche oder entsprechende Teile. In Fig. 11 bezeichnen die Bezugszeichen 71 bis 73 Schaltungsblöcke, die aus Kombinationsschaltungen oder sequentiellen Schaltungen gebildet sind, und die Bezugszeichen 8 bis 16 Abtastregister, die zwischen den Schaltungsblöcken angeordnet sind und erste und zweite Verriegelungen aufweisen, um vom Eingangsterminal zum ersten Verriegelungsterminal auf Durchgang schalten zu können. Die Bezugszeichen 17 bis 25 bezeichnen Verriegelungsschaltungen, die an die Ausgangsterminals der ersten Verriegelung des entsprechenden Abtastregisters angeschlossen sind, um in ähnlicher Weise auf Durchgang schalten zu können. Das Bezugszeichen 1 bezeichnet ein Datentakteingangsterminal, das an die Dateneingangsterminals TD der jeweiligen Abtastregister angeschlossen ist. Das Bezugszeichen 2 bezeichnet ein Eintastterminal und das Bezugszeichen 38 ein Austastterminal. Das Eintastterminal 2 ist an das Eintastterminal SI des Abtastregisters 8 angeschlossen und das Ausgangsterminal SO (Fig. 12) des Abtastregisters 8 ist mit dem Eintastterminal SI des nächsten Abtastregisters 9 verbunden, das Ausgangsterminal SO des Abtastregisters ist in ähnlicher Weise sequentiell an das Eintastterminal SI des nächsten Abtastregisters angeschlossen, um im Ergebnis einen Abtastpfad zwischen dem Eintastterminal 2 und dem Austastterminal 38 zu bilden. Die Datenausgangsterminals Q der Abtastregister sind jeweils an die Dateneingangsterminals D der entsprechenden Verriegelungsschaltungen angeschlossen und die Ausgangsterminals Q der Verriegelungsschaltungen sind jeweils mit den Eingangsterminals der entsprechenden Schaltungsblöcke verbunden.

Die Bezugszeichen 6 a und 6 b bezeichnen erste und zweite Abtasttakteingangsterminals. Das erste Abtattakteingangsterminal 6 a ist an das erste Taktterminal T 1 des Abtastregisters angeschlossen und das zweite Abtasttakteingangsterminal 6 b an das zweite Taktterminal T 2 des Abtastregisters. Die Bezugszeichen 3 bis 5 bezeichnen gewöhnliche Dateneingabeterminals, die an die Eingangsterminals der entsprechenden Schaltungsblöcke 71 angeschlossen sind, und die Ausgangsterminals der jeweiligen Schaltungsblöcke sind an die Dateneingabeterminals D der entsprechenden Abtastregister angeschlossen. Das Bezugszeichen 7 bezeichnet ein Takteingabeterminal für die Verriegelung.

Fig. 12 zeigt ein Beispiel für die Bauweise des Abtastregisters. Das Abtastregister hat eine erste Verriegelung 74 und eine zweite Verriegelung 75. In Fig. 12 bezeichnen das Bezugszeichen SI ein Eintastterminal, das Bezugszeichen D ein Dateneingabeterminal, die Bezugszeichen T 1 und T 2 erste und zweite Taktterminals, das Bezugszeichen TD ein Datentakteingabeterminal, die Bezugszeichen 41 bis 44 Inverter, die Bezugszeichen 45 bis 47 n-Typ-MOS-Transistoren, das Bezugszeichen Q ein Datenausgangsterminal, das Bezugszeichen SO ein Austastterminal zur Bildung eines pegelabhängigen Abtastregisters unter Verwendung von 2-Phasen-Takten.

Die Funktionsweise wird nachfolgend beschrieben.

Zunächst wird der reguläre Funktionsablauf beschrieben. Zur regulären Betriebszeit ist das erste Abtasttakteingangsterminal 6 a auf "L" (T 1 = "L") und das Datentakteingangsterminal 1 und das Takteingangsterminal 7 für die Verriegelung sind auf "H" (T 1, TD, T = "H") festgesetzt. Demzufolge sind die Eingangs- und Ausgangsterminals der entsprechenden Schaltungsblöcke direkt verbunden.

Diese Funktionsweise wird unter Bezugnahme auf Fig. 12 nachfolgend beschrieben. Ein Signal "L" wird an das erste Datentakteingangsterminal T 1 des Abtastregisters angelegt und ein Signal "H" liegt zur regulären Betriebszeit am Datentakteingangsterminal TD des Abtastregisters, um das Dateneingangsterminal D an das Ausgangsterminal Q in einem Durchgangsstatus anzulegen. Ein Signal "H" wird an das Taktterminal T der Verriegelungsschaltung angelegt, um das Dateneingangsterminal D an das Ausgangsterminal Q in einem Durchgangsstatus anzulegen. Somit erhalten Eingangs- und Ausgangsterminals des Abtastregisters und die Verriegelungsschaltung zur regulären Betriebszeit den Durchgangsstatus und die Eingangs- und Ausgangsterminals des entsprechenden Schaltungsblocks sind zur regulären Betriebszeit direkt untereinander verbunden.

Der Abtastmodus und der Testmodus werden zur Prüfzeit sequentiell wie folgt wiederholt, um die Prüfungen der Blöcke durchzuführen. Die Wellenformen des Zeitverlaufs der Signale zeigt Fig. 6.

1. Abtastmodus

• (a) ein Signal "L" (TD = "L") wird an das Datentakteingangsterminal 1 angelegt, um den Abtastmodus einzustellen.
• (b) Nicht überlappte positive Takte, wie in Fig. 6 dargestellt, werden an die ersten und zweiten Abtasttakteingangsterminals 6 a und 6 b angelegt; um die Daten vom Eingangsterminal 2 synchron zu den Takten des Abtastregisters sequentiell einzutasten.
• (c) Die Ausgangsdaten der Schaltungsblöcke 71 bis 73, die zu vorangegangener Prüfzeit eingegeben wurden, werden vom Austastterminal 38 gleichzeitig mit der Operation gemäß Absatz (b) oben sequentiell ausgetastet.

Diese Operation wird nachfolgend anhand von Fig. 12 beschrieben. Das Signal "L" wird an das Datentakteingangsterminal TD des Abtastregisters im Abtastmodus zur Prüfzeit angelegt und die Daten vom Eintastterminal SI werden in der ersten Verriegelung 74 mit den Invertern 41, 42 gehalten, synchron mit dem ersten Abtasttakt, der in diesem Fall an das erste Taktterminal T 1 angelegt ist. Danach wird der zweite Abtasttakt, der sich mit dem ersten Abtasttakt nicht überlappt, an das zweite Taktterminal T 2 angelegt. Der Wert der ersten Verriegelung 74 wird in der zweiten Verriegelung 75 mit den Invertern 43, 44 synchron mit dem Takt gehalten. Demzufolge werden die Daten vom Eintastterminal SI an das Austastterminal SO übertragen.

Das Taktterminal T der Verriegelungsschaltung ist auf "L" fixiert und die Verriegelungsschaltung liefert die Prüfdaten kontinuierlich an die Schaltungsblöcke, während die zur vorangegangenen Prüfmoduszeit verriegelten Prüfdaten gehalten werden.

2. Prüfmodus

• (a) Wenn die gewünschten Testeingangsdaten in den Abtastregistern 8 bis 16 vollständig eingestellt sind, wird ein positiver Taktimpuls an das Takteingangsterminal 7 für die Verriegelung angelegt. Damit werden die Testeingangsdaten in der dritten Verriegelung der Verriegelungsschaltung gehalten und die Daten an den Schaltungsblock gegeben.
• Gleichzeitig werden die vorbestimmten Restdaten an die Dateneingangsterminals 3 bis 5 gegeben.
• (b) Wenn die Operationen der jeweiligen Schaltungsblöcke beendet sind, wird ein positiver Taktimpuls auf das Datentakteingangsterminal 1 gegeben. Somit werden die Ausgangssignale der jeweiligen Schaltungsblöcke in den ersten Verriegelungen der Abtastregister durch die Dateneingangsterminals D der entsprechenden Abtastregister gehalten.
• (c) Dann wird ein positiver Taktimpuls auf das zweite Abtasttakteingangsterminal 7 gegeben und die Ausgangssignale der Schaltungsblöcke werden in den zweiten Verriegelungen der Abtastregister gehalten.

Diese Operation wird anhand von Fig. 12 beschrieben. Das Signal "L" wird an das erste Taktterminal T 1 des Abtastregisters angelegt, die Daten vom Dateneingangsterminal D werden in diesem Fall in der ersten Verriegelung 74 synchron zum Takt des Datentakteingangsterminals TD gehalten. Wenn ein positiver Taktimpuls weiterhin auf das zweite Taktterminal T 2 gegeben wird, werden die Daten vom Dateneingangsterminal D in der zweiten Verriegelung 75 gehalten. Die Daten (vom Abtastregister) vom Dateneingangsterminal D werden in der dritten Verriegelung 76 mit den Invertern 48, 49 gehalten, synchron zum Taktsignal, das an das Taktterminal T in der Verriegelungsschaltung angelegt wird, und die Daten werden an die Schaltungsblöcke gegeben.

• (c) Dann wird die Schaltung in den Abtastmodus überführt und die Prüfung wird vervollkommnet.

Auf diese Weise werden die Schaltungsblöcke geprüft. Da die Verriegelungsschaltung die vorangegangenen Prüfraster auch während der vorbeschriebenen Abtastoperation in der Schaltung dieser Ausführungsform hält und die Rasterwerte kontinuierlich an die Schaltungsblöcke 72, 73 liefert, ändern sich die Zustände der jeweiligen Schaltungsblöcke auch dann nicht, wenn der Wert der Abtastregister während der Abtastoperation sequentiell variiert wird; die Abtastprüfung kann durchgeführt werden. Da die in den Verriegelungsschaltungen 17 bis 25 gehaltenen Daten eingerastete Daten darstellen, kann das Prüfraster in den jeweiligen Schaltungsblöcken unabhängig entscheiden, um die Abtastprüfung in einfacher Weise durchzuführen.

Außerdem ist in der vorbeschriebenen Ausführungsform das Dateneingangsterminal Q des Abtastregisters getrennt vom Ausgangsterminal SO für die Prüfdaten vorgesehen, um den Datenausstoß von der vorangehenden Stufe des Übertragungsgatters 47 zu erzeugen. Dadurch wird die Anzahl der Verzögerungsstufen zur regulären Betriebszeit verringert, um eine Verzögerung in der Geschwindigkeit der Datenübertragung zu vermeiden.

In der oben beschriebenen Ausführungsform wurde das Abtastregister das ein Übertragungsgatter und einen Inverter aufweist, als ein Abtastregister verwendet. Jedoch kann, ähnlich wie Fig. 7, ein pegelempfindliches Abtastregister aus UND-Gattern 55 bis 60, NOR-Gattern 61 bis 64 und Invertern 65, 66 gebildet werden.

Die Verriegelung im Abtastregister gemäß Fig. 12 wurde als Rückmeldungs-(Feedback)-Typ mit zwei Invertern eingesetzt. Jedoch kann, wie in Fig. 13 gezeigt ist, eine kapazitive Verriegelung verwendet werden, aus der die Inverter 42, 44 von Fig. 12 entfernt sind. Die Bezugszeichen 67 und 68 in Fig. 13 bezeichnen parasitäre Kapazitäten.

Da in Fig. 13 keine Rückmeldungs-(Feedback)-Typ-Inverter vorhanden sind, fällt dort der "H"-Pegel in die Schwellwertspannung des n-Typ-MOS-Transistors, wenn ein Signal "H" durch einen der Eingänge der n-Typ-MOS-Übertragungsgatter 45 bis 47 angelegt wird. Deshalb kann gemäß Fig. 14 ein Abtastregister verwendet werden, in welchem p-Typ-MOS-Transistoren 69, 70 zum Hochziehen auf "H"-Pegel vorgesehen sind, um einen Stromfluß durch die Inverter 41, 43 zu verhindern.

Der Verriegelungstyp gemäß Fig. 13 und 14 kann in ähnlicher Weise an die Verriegelung von Fig. 2(b) angeschlossen werden.

Die n-Typ- und p-Typ-MOS-Transistoren und das Potential der Energiequelle sowie das Masse-Potential gemäß Fig. 12 und 13 und 14 können ausgetauscht werden.

Claims (3)

1. Integrierte Halbleiterschaltvorrichtung zur Übertragung von Daten zwischen einer Vielzahl von Schaltblöcken, von denen mindestens einer eine sequentielle Schaltung enthält, und zur Ermöglichung einer Prüfung der Schaltungsblöcke in einer Abtastprüfung, gekennzeichnet durch

• a) eine Vielzahl von Abtastregistern, die zwischen der Vielzahl von Schaltblöcken angeordnet sind, entsprechend der Zahl der Datenbits, die übertragen werden sollen zur Ausgabe der Ausgangsdaten, so wie sie sind, des Schaltblocks der vorherigen Stufe zur normalen Betriebszeit und zum Halten und Ausgeben von Ausgangsdaten des vorherigen Schaltblocks oder von Prüfdaten für die Abtastprüfung synchron mit einem externen Takt zur Prüfzeit, so daß die Schaltungen durch einen Schieberegisterpfad in der Weise verbunden werden, daß die Gesamtheit eine einzige Schieberegisterfunktion aufweist,
• b) eine Verriegelungsschaltung, die an ihrem Dateneingabeterminal an das Datenausgangsterminal des entsprechenden Abtastregisters angeschlossen ist zur Ausgabe der Ausgangsdaten des entsprechenden Abtastregisters an den Schaltungsblock der nächsten Stufe, so wie es ist, zur regulären Betriebszeit und zum Halten der Ausgangsdaten des entsprechenden Abtastregisters vor Beginn des Abtastvorgangs in einem Abtastmodus zur Prüfzeit, um die Daten kontinuierlich an den Schaltungsblock der nächsten Stufe zu liefern, und zum Halten und Abgeben der Ausgangsdaten des entsprechenden Abtastregisters in einem Prüfmodus synchron mit einem externen Takt,
• c) Prüfdaten-Einstellmittel zum Einstellen von seriellen Prüfdaten von außerhalb der Schaltvorrichtung für jedes Abtastregister,
• d) Prüfergebnis-Ausgabemittel zur sequentiellen Ausgabe der Daten eines jeden Abtastregisters als serielle Daten aus der Schaltvorrichtung, und
• e) Betriebsschaltmittel zum Schalten des regulären Betriebsablaufs und des Prüflaufs wie auch zum Schalten des Abtastmodus und des Prüfmodus.

2. Integrierte Halbleiterschaltvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Abtastregister erste und zweite Verriegelungen aufweisen, wobei im Prüfmodus bei regulärer Betriebsfunktion und zur Prüfzeit Daten nur durch die erste Verriegelung ausgegeben werden und in einem Abtastmodus zur Prüfzeit die Prüfdaten durch die erste und zweite Verriegelung ausgegeben werden.

3. Integrierte Halbleiterschaltvorrichtung zur Übertragung von Daten zwischen einer Vielzahl von Schaltblöcken, von denen mindestens einer eine sequentielle Schaltung enthält, und zur Ermöglichung einer Prüfung der Schaltungsblöcke in einer Abtastprüfung, gekennzeichnet durch

• a) eine Vielzahl von Abtastregistern, die zwischen der Vielzahl von Schaltblöcken angeordnet sind entsprechend der Zahl der Datenbits, die übertragen werden sollen zur Ausgabe der Ausgangsdaten, so wie sie sind, des Schaltblocks der vorherigen Stufe zur normalen Betriebszeit und zum Halten und Ausgeben von Ausgangsdaten des vorherigen Schaltblocks oder von Prüfdaten für die Abtastprüfung synchron mit einem externen Takt zur Prüfzeit, so daß die Schaltungen durch einen Schieberegisterpfad in der Weise verbunden werden, daß die Gesamtheit eine einzige Schieberegisterfunktion aufweist, wobei die Abtastausgangsterminals der Schaltungen gemeinsam sind,
• b) eine Verriegelungsschaltung, die an ihrem Dateneingabeterminal an das Datenausgangsterminal des entsprechenden Abtastregisters angeschlossen ist zur Ausgabe der Ausgangsdaten des entsprechenden Abtastregisters an den Schaltungsblock der nächsten Stufe, so wie es ist, zur regulären Betriebszeit und zum Halten der Ausgangsdaten des entsprechenden Abtastregisters vor Beginn des Abtatvorgangs in einem Abtastmodus zur Prüfzeit, um die Daten kontinuierlich an den Schaltungsblock der nächsten Stufe zu liefern, und zum Halten und Ausgeben der Ausgangsdaten des entsprechenden Abtastregisters in einem Prüfmodus synchron mit einem externen Takt,
• c) Prüfdaten-Einstellmittel zum Einstellen von seriellen Prüfdaten von außerhalb der Schaltvorrichtung für jedes Abtastregister,
• d) Prüfergebnis-Ausgabemittel zur sequentiellen Ausgabe der Daten eines jeden Abtastregisters als serielle Daten aus der Schaltvorrichtung, und
• e) Betriebsschaltmittel zum Schalten des regulären Betriebsablaufs und des Prüflaufs wie auch zum Schalten des Abtastmodus und des Prüfmodus.