NL8900151A - Werkwijze voor het testen van een schakeling, alsmede schakeling geschikt voor een dergelijke werkwijze. - Google Patents

Werkwijze voor het testen van een schakeling, alsmede schakeling geschikt voor een dergelijke werkwijze. Download PDF

Info

Publication number
NL8900151A
NL8900151A NL8900151A NL8900151A NL8900151A NL 8900151 A NL8900151 A NL 8900151A NL 8900151 A NL8900151 A NL 8900151A NL 8900151 A NL8900151 A NL 8900151A NL 8900151 A NL8900151 A NL 8900151A
Authority
NL
Netherlands
Prior art keywords
partial
scan chain
test cycle
scan
circuit
Prior art date
Application number
NL8900151A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL8900151A priority Critical patent/NL8900151A/nl
Priority to EP90200118A priority patent/EP0380161B1/en
Priority to DE69023674T priority patent/DE69023674T2/de
Priority to JP2009516A priority patent/JP3001921B2/ja
Priority to US07/468,534 priority patent/US5008618A/en
Publication of NL8900151A publication Critical patent/NL8900151A/nl

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318558Addressing or selecting of subparts of the device under test

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Description

N.V. Philips' Gloeilampenfabrieken te Eindhoven
Werkwijze voor het testen van een schakeling, alsmede schakeling geschikt voor een dergelijke werkwijze.
ACHTERGROND VAN DE UITVINDING
De uitvinding betreft een werkwijze voor het testen, volgens het principe van scantest, van een schakeling, die een verzameling bistabiele elementen omvat en een daarmee verbonden verzameling combinatorische logische elementen, waarbij voor het testen een scanketen wordt gevormd door een cascadeschakeling uit bistabiele elementen die door éénzelfde kloksignaal aangestuurd worden, waarbij een testcyclus de volgende stappen omvat: - een invoerstap waarbij een stimuluspatroon in de bistabiele elementen wordt ingelezen; - een verwerkstap waarbij een onder invloed van combinatorische logische elementen uit het stimuluspatroon gevormd responspatroon onder besturing van het betreffende kloksignaal wordt overgenomen in de scanketen; - een uitvoerstap waarbij het responspatroon serieel uit de scanketen wordt uitgelezen.
De uitvinding betreft verder een schakeling geschikt voor toepassing van een dergelijke werkwijze.
In een schakeling, met een verzameling F van bistabiele elementen, in het vervolg flip-flops genoemd, en een verzameling L van combinatorische logische elementen, waarbij ingangen van F (respectievelijk L) directe ingangen van de schakeling of uitgangen van L (respectievelijk F) zijn en uitgangen van F (respectievelijk L) directe uitgangen van de schakeling of ingangen van L (respectievelijk F) zijn, worden volgens het principe van scantest, terwijl de schakeling in een teststand is gesteld, aan de flip-flops die, via een testdatapad aaneengeschakeld tot een schuifregister, één scanketen vormen, en aan eventuele directe ingangen van de schakeling, een stimuluspatroon toegevoerd. Hiertoe kunnen multiplexers voor de dataingangen van de flipflops geschakeld worden. Dit stimuluspatroon wordt, terwijl de schakeling in een uitvoeringsstand is gesteld, onder invloed van de combinatorische logische elementen parallel omgezet in een responspatroon, waarvan het gedeelte dat aan de ingangen van de flip flops verschijnt door een werkslag van het kloksignaal parallel wordt overgenomen in de scanketen, waarna het, terwijl de schakeling weer in de teststand is gesteld, serieel wordt uitgelezen waarbij, eventueel tesamen daarmee, een volgend stimuluspatroon in de scanketen serieel wordt ingelezen. Het gedeelte van het responspatroon dat aan de directe uitgangen van de schakeling verschijnt kan vóór de werkslag van het kloksignaal gecheckt worden. Door de stiauli-bits in het in de flipflops ingelezen stimuluspatroon en aan de ingangen van L worden de respons-bits in het responspatroon eenduidig bepaald. Stimuluspatronen kunnen bijvoorbeeld worden gegenereerd aet een automatische testpatroongenerator.
Het principe van de scantest is bekend uit het Aaerikaanse octrooischrift 3,761,695 en wordt gebruikt in volledig synchrone schakelingen (schakelingen die door één enkel kloksignaal bekrachtigd worden). Het simultaan testen van alle te scannen elementen is slechts mogelijk wanneer één kloksignaal de hele schakeling bekrachtigt.
Bij het gebruik van verscheidene kloksignalen die niet synchroon zijn doet zich het volgende probleem voor: zodra een eerste verzameling flip-flops die door een eerste kloksignaal wordt aangestuurd door een werkslag van dat eerste kloksignaal een responspatroon opneemt geven deze flip-flops niet meer de juiste stimuli-bits aan de rest van de schakeling; in een tweede verzameling flip-flops die door een tweede kloksignaal wordt aangestuurd zou dan door een latere werkslag van dat tweede kloksignaal een verkeerd responspatroon worden opgenomen.
Dit probleem zou kunnen worden opgelost door gebruik te maken van vertragingsmechanismen die de verschillende kloksignalen onderling synchroniseren. Deze vertragingsmechanismen zijn echter praktisch vaak moeilijk te implementeren en brengen met zich mee dat simulaties zeer bewerkelijk worden.
SAMENVATTING VAN DE UITVINDING:
Het is onder andere een doelstelling van de uitvinding om op basis van scantest zonder het gebruik van vertragingsmechanismen te voorzien in een testmethode voor het testen van niet-geheel synchrone of stuksgewijs synchrone schakelingen. Dit zijn schakelingen waarin de verzameling flip-flops te verdelen is in een aantal (ten minste twee) deelverzamelingen die elk aangestuurd worden door één eigen kloksignaal, waarbij de verschillende kloksignalen onderling asynchroon zijn. De kloksignalen zijn extern toegankelijk en kunnen afzonderlijk geactiveerd worden.
Volgens een eerste aspect van de uitvinding realiseert zij de doelstelling door het verschaffen van een werkwijze voor het testen van een schakeling, die een verzameling bistabiele elementen omvat en een daarmee verbonden verzameling combinatorische logische elementen, waarbij een eerste en een tweede scanketen worden gevormd, elk als een respectievelijke cascadeschakeling uit bistabiele elementen die respectievelijk door een eerste en een tweede kloksignaal aangestuurd worden, welke kloksignalen onderling asynchroon zijn, waarbij een testcyclus omvat: (1) een invoerstap, waarbij een stimuluspatroon in de bistabiele elementen wordt ingelezen, waarvan een eerste deelstimuluspatroon in de eerste scanketen en een tweede deelstimuluspatroon in de tweede scanketen; een eerste deeltestcyclus omvattende: (2a) een verwerkstap voor de eerste scanketen, waarbij een eerste deelresponspatroon van een onder invloed van de combinatorische logische elementen uit het stimuluspatroon gevormd responspatroon onder besturing van het eerste kloksignaal bij afwezigheid van enig overig, asynchroon kloksignaal wordt overgenomen in de eerste scanketen; (2b) een uitvoerstap voor de eerste scanketen, waarbij het eerste deelresponspatroon serieel wordt uitgelezen; (2c) een herstelstap voor de eerste scanketen, waarbij het eerste deelstimuluspatroon hersteld wordt; en een tweede deeltestcyclus omvattende: (3a) een verwerkstap voor de tweede scanketen: als stap (2a), met "eerste" vervangen door "tweede"; (3b) een uitvoerstap voor de tweede scanketen: als stap (2b), met "eerste" vervangen door "tweede". Door in elke deeltestcyclus slechts één kloksignaal één werkslag te laten doen blijft de andere scanketen, bij overname van het deelresponspatroon in de betreffende, bij dat kloksignaal behorende scanketen onbeinvloed. Bij het uitlezen van het eerste deelresponspatroon wordt het eerste deelstimuluspatroon opnieuw serieel in de betreffende, door aaneenschakeling van flip-flops als schuifregister gevormde, eerste deelscanketen ingelezen waarna de tweede deeltestcyclus begint.
Volgens een verder aspect van de uitvinding is de werkwijze gekenmerkt doordat de verzameling bistabiele elementen wordt verdeeld in evenzovele scanketens als er onderling asynchrone klopsignalen zijn, waarbij een testcyclus omvat: een invoerstap (1) voor alle scanketens, en voor elke scanketen, uitgezonderd een laatste, een respectievelijke deeltestcyclus met achtereenvolgens een verwerkstap analoog aan (2a), een uitvoerstap analoog aan (2b) en een herstelstap analoog aan (2c), waarbij voor een laatste scanketen een laatste deeltestcyclus achtereenvolgens een verwerkstap analoog aan (3a) en een uitvoerstap analoog aan (3b) omvat. Hierdoor kunnen alle flip-flops getest worden.
Volgens een uitvoeringsvorm is een werkwijze volgens de uitvinding gekenmerkt doordat een scanketen wordt verdeeld in verscheidene subscanketens, waarbij in een testcyclus de subscanketens simultaan eenzelfde deeltestcyclus ondergaan. Hierdoor kan de in- en uitvoer van patronen versneld worden.
Wanneer de schakeling dynamische logica omvat blijven de data in de schakeling niet lang genoeg onveranderd voor het testen op de bovengenoemde wijze. Daarom moeten in dat geval alle deelstimuluspatronen telkens opgefrist worden. Daartoe is de werkwijze volgens een uitvoeringsvorm gekenmerkt doordat vóór elke verwerkstap, uitgezonderd die in een eerste deeltestcyclus, voor alle scanketens een herstelstap wordt uitgevoerd.
Volgens een uitvoeringsvorm is de werkwijze gekenmerkt doordat bij een invoerstap het inlezen van een stimuluspatroon geschiedt door het simultaan serieel inlezen van respectievelijke deelstimuluspatronen in de betreffende scanketens. Hierdoor wordt de invoer bespoedigd.
Bij scanketens van ongelijke lengte is het voordelig dat bij het inlezen van deelstimuluspatronen met onderling ongelijke lengten de deelstimuluspatronen die korter zijn dan een langste deelstimuluspatroon worden voorafgegaan door een aantal dummy signalen, met een lengte gelijk aan een verschil van lengtes van het langste deelstimuluspatroon en het betreffende kortere deelstimuluspatroon, want dan is de invoer van de deelstimuluspatronen in alle scanketens tegelijk voltooid.
Indien het laatste deelresponspatroon in een laatste deeltestcyclus is uitgelezen, hoeft het met die testcyclus corresponderende deelstimuluspatroon niet opnieuw in de betreffende scanketen te worden ingelezen, maar kan een stimuluspatroon van een volgende testcyclus in alle scanketens worden ingelezen. Daarom is de werkwijze volgens een uitvoeringsvorm gekenmerkt doordat een laatste uitvoerstap van een testcyclus simultaan geschiedt met de invoerstap van een volgende testcyclus voor een volgend stimuluspatroon.
Het is dan bovendien tijdbesparend om de langste scanketen het laatst te testen. Volgens een uitvoeringsvorm is de werkwijze dan ook gekenmerkt doordat een volgorde van de deeltestcycli per testcyclus zodanig is gekozen dat, indien scanketens van verschillende lengte worden getest, in een laatste deeltestcyclus de langste scanketen wordt getest.
Volgens een uitvoeringsvorm is een schakeling geschikt voor toepassing van de werkwijze volgens de uitvinding gekenmerkt, doordat de schakeling middelen omvat voor het aaneenschakelen van bistabiele elementen, die door éénzelfde kloksignaal aangestuurd worden, telkens tot een respectievelijke scanketen, waarbij per scanketen een ingang van zijn eerste bistabiel element verbindbaar is met een testdata-ingang en een uitgang van zijn laatste bistabiel element verbindbaar is met een testdata-uitgang. Dit vergemakkelijkt de in- en uitvoer bij elke gevormde scanketen.
Volgens een uitvoeringsvorm is een schakeling geschikt voor toepassing van de werkwijze volgens de uitvinding gekenmerkt, doordat directe uitgangen en uitgangen van scanketens via multiplexers gecombineerd zijn. Dit heeft als voordeel dat het aantal pinnen van de schakeling beperkt wordt.
Volgens een verdere uitvoeringsvorm is een schakeling geschikt voor toepassing van de werkwijze volgens de uitvinding gekenmerkt, doordat de schakeling is voorzien van een controle-element om in een testcyclus een stimuluspatroon in te voeren en beurtelings voor alle kloksignalen achtereenvolgens het betreffende kloksignaal te activeren met uitsluiting van enig overig asynchroon kloksignaal, een betreffend deelresponspatroon uit te lezen en een betreffend deelstimuluspatroon te herstellen. Dit vergemakkelijkt het testen.
De uitvinding zal nu nader worden beschreven aan de hand van de volgende figuren: figuur 1 toont een schakeling met twee scanketens; figuur 2 toont de opbouw van een scanketen; figuur 3 geeft een schakeling geschikt voor toepassing van de werkwijze.
BESCHRIJVING
In figuur 1 is een sequentiële digitale schakeling weergegeven. L is een verzameling combinatorische logische elementen en F = 1F1,F2,F3,F4) is een verzameling flip-flops. Er zijn drie directe ingangen 11, 12, 13 en twee directe uitgangen 01, 02. De lijnstukken met pijlen geven de verbindingen weer waardoor de verschillende elementen aaneengeschakeld zijn. Twee asynchrone kloksignalen CL1 en CL2 sturen de flip-flops aan: CL1 bekrachtigt F1 en F2, CL2 bekrachtigt F3 en F4. Er zijn nu dus twee scanketens: (F1,F2) en (F3,F4). De ingangen van de flipflops zijn uitgangen van L en de uitgangen van de flip-flops zijn ingangen van L. De uitgang van F3 is tevens verbonden met 01. Verder hebben de flip-flops een ingang voor het ontvangen van testdata. F1 is de eerste flip-flop van scanketen 1 en kan testdata ontvangen via externe ingang SIN1. De uitgang van F1 is verbonden met de testdata-ingang van de volgende flip-flop in de scanketen: F2. De uitgang van F2 is verbonden met externe uitgang S0ÜT1, waarlangs testdata kunnen worden uitgelezen. Zodoende vormen F1 en F2 een schuifregister waar deelstimuluspatronen serieel in en deelresponspatronen serieel uit kunnen worden geschoven. De andere scanketen werkt op analoge wijze.
Bij het gebruik an statische logica gebeurt nu in een testcyclus het volgende: - de bij deze cyclus behorende ingangssignalen worden aan de ingangspinnen toegevoerd; - de bijbehorende deelstimuluspatronen worden in een invoerstap per scanketen serieel ingelezen, ieder onder controle van hun respectievelijke eigen kloksignaal; - in de eerste deeltestcyclus wordt in een eerste verwerkstap alléén kloksignaal CL1 gedurende één kloksignaalperiode geactiveerd, terwijl de schakeling in de uitvoeringsstand is gesteld; door deze klokpuls wordt het deelresponspatroon overgenomen in de scanketen, waarna het in een eerste uitvoerstap serieel wordt uitgelezen uit de scanketen (F1,F2) en gecheckt; de andere scanketen is onbelnvloed; tegelijk met het uitlezen kan het originele deelstimuluspatroon weer worden ingelezen; - de tweede deeltestcyclus gaat analoog met een puls van kloksignaal CL2; hierna kan eventueel een volgende testcyclus beginnen.
Voor een schakeling met meer dan twee asynchrone kloksignalen wordt volkomen analoog per kloksignaal een scanketen gevormd, en wordt per testcyclus voor elke scanketen aan aparte deeltestcyclus uitgevoerd. Eventueel kunnen lange scanketens worden verdeeld in verscheidene subscanketens, zodat door de in- of uitvoer van de patronen simultaan in de subscanketens te verrichten tijd wordt bespaard.
Bij dynamische logica blijven de data in de schakeling niet lang onveranderd: zonder regelmatige opfrissing verdwijnen ze. Daarom moeten dan alle scanketens tegelijkertijd gevuld worden met hun deelstimuluspatronen. Na elke deeltestcyclus moeten alle deelstimuluspatronen hernieuwd worden.
Door bij een invoerstap respectievelijke deelstimuluspatronen simultaan in te lezen in de betreffende scanketens, ieder onder besturing van hun respectievelijke eigen kloksignaal, kan tijdwinst worden geboekt. Als die deelstimuluspatronen niet even lang zijn, kunnen ze even lang gemaakt worden door een geschikt aantal dummy signalen aan de kortere vooraf te laten gaan.
Ook kan tijdwinst worden geboekt door een laatste uitvoerstap van een testcyclus te combineren met een invoerstap van een volgende testcyclus. Wanneer in een laatste deeltestcyclus een langste scanketen wordt getest, hoeft de (lang durende) herstelstap voor deze scanketen niet meer te worden uitgevoerd.
De uitgangen van de schakeling die niet direct met flipflops zijn verbonden kunnen getest worden vóór het doen van een werkslag door een kloksignaal, omdat anders de betreffende scanketen verkeerde stimuli-bits voor de rest van de schakeling zou bevatten.
De stimuluspatronen kunnen worden gegenereerd door een automatische testpatroongenerator. Deze voorspelt dan tevens welk responspatroon door een bepaald stimuluspatroon veroorzaakt wordt en controleert de dekkingsgraad in relatie tot het stuck-at foutmodel.
In figuur 2 is de opbouw van een scanketen weergegeven.
Twee flip-flops F1 en F2 die deel uitmaken van een scanketen worden aangestuurd door kloksignaal CL. De D-ingangen van de flip-flops zijn gemultiplext zodat behalve gewone systeendata SD ook testdata TD van buitenaf kunnen worden toegevoerd. De multiplexer wordt gestuurd door een scan-signaal SC, hetgeen op een externe pin aangeleverd wordt. De Q-uitgang van F1 is verbonden aet de testdata-ingang van de aultiplexer bij F2 en is tevens verbonden aet directe uitgang 0. De flip-flops van een scanketen vormen zo een schuifregister waar via een externe pin die verbonden is aet de testdata-ingang van de aultiplexer bij de eerste flip-flop van de keten serieel stiaulusdata kunnen worden ingeschoven. Via een externe pin die verbonden is aet de Q-uitgang van de laatste flip-flop van de keten kunnen de responsdata, die onder invloed van de combinatorische logica zijn ontstaan en door een werkslag van het betreffende kloksignaal in de scanketen zijn overgenoaen, serieel worden uitgelezen.
Figuur 3 geeft een schakeling weer, net een verzameling F van flip-flops, een verzaneling L van combinatorische logische elementen en een controle-eleaent CE. Het controle-element CE heeft in- en uitgangsverbindingen aet een eerste en een tweede testdata-ingang TI1, respectievelijk TI2, een scan-signaal-ingang SC, een directe ingang I voor de combinatorische logica, een directe uitgang 01 voor de combinatorische logica, een gemultiplexte uitgang 02/TU2 als directe uitgang en tweede testdata-uitgang (hierdoor wordt ruimte bespaard), een eerste testdata-uitgang TU1, een eerste en tweede kloksignaal CL1 en CL2, en wordt door een extern controlesignaal C aangestuurd. Voor elke testcyclus coördineert CE de juiste invoer van de deelstimuluspatronen en het beurtelings activeren van de kloksignalen met uitlezing van het deelresponspatroon en eventueel herstel van het betreffende deelstimuluspatroon. Het controle-element CE en de overige delen zijn niet noodzakelijkerwijs in één schakeling geïntegreerd.
Het gebruik van flip-flops met een additionele klokingang voor een testkloksignaal (voor alle flip-flops) heeft weliswaar tot gevolg dat de vorming van afzonderlijke scanketens niet meer noodzakelijk is, maar heeft grote nadelen. Na een verwerkstap wordt in de daaropvolgende uitvoerstap immers het hele responspatroon uitgevoerd, en moet in de herstelstap weer het hele stimuluspatroon worden ingevoerd. Bovendien moet uit het uitgevoerde responspatroon het benodigde deelresponspatroon geselecteerd worden, hetgeen bij gebruik van scanketens direct uit de betreffende scanketen komt.

Claims (11)

1. Werkwijze voor het testen van een schakeling, die een verzameling bistabiele elementen omvat en een daarmee verbonden verzameling combinatorische logische elementen, waarbij een eerste en een tweede scanketen worden gevormd, elk als een respectievelijke cascadeschakeling uit bistabiele elementen die respectievelijk door een eerste en een tweede kloksignaal aangestuurd worden, welke kloksignalen onderling asynchroon zijn, waarbij een testcyclus omvat: (1) een invoerstap, waarbij een stimuluspatroon in de bistabiele elementen wordt ingelezen, waarvan een eerste deelstimuluspatroon in de eerste scanketen en een tweede deelstimuluspatroon in de tweede scanketen; een eerste deeltestcyclus omvattende; (2a) een verwerkstap voor de eerste scanketen, waarbij een eerste deelresponspatroon van een onder invloed van de combinatorische logische elementen uit het stimuluspatroon gevormd responspatroon onder besturing van het eerste kloksignaal bij afwezigheid van enig overig, asynchroon kloksignaal wordt overgenomen in de eerste scanketen; (2b) een uitvoerstap voor de eerste scanketen, waarbij het eerste deelresponspatroon serieel wordt uitgelezen; (2c) een herstelstap voor de eerste scanketen, waarbij het eerste deelstimuluspatroon hersteld wordt; en een tweede deeltestcyclus omvattende: (3a) een verwerkstap voor de tweede scanketen: als stap (2a), met "eerste" vervangen door "tweede"; (3b) een uitvoerstap voor de tweede scanketen: als stap (2b), met "eerste" vervangen door "tweede".
2. Werkwijze volgens conclusie 1 met het kenmerk, dat de verzameling bistabiele elementen wordt verdeeld in evenzovele scanketens als er onderling asynchrone kloksignalen zijn, waarbij een testcyclus omvat: een invoerstap (1) voor alle scanketens, en voor elke scanketen, uitgezonderd een laatste, een respectievelijke deeltestcyclus met achtereenvolgens een verwerkstap analoog aan (2a), een uitvoerstap analoog aan (2b) en een herstelstap analoog aan (2c), waarbij voor een laatste scanketen een laatste deeltestcyclus achtereenvolgens een verwerkstap analoog aan (3a) en een uitvoerstap analoog aan (3b) omvat.
3. Werkwijze volgens conclusie 1 of 2 met het kenmerk, dat een scanketen wordt verdeeld in verscheidene subscanketens, waarbij in een testcyclus de subscanketens simultaan eenzelfde deeltestcyclus ondergaan.
4. Werkwijze volgens één der conclusies 1 tot en met 3 voor het testen van een schakeling die dynamische logica omvat, met het kenmerk, dat vóór elke verwerkstap, uitgezonderd die in een eerste deeltestcyclus, voor alle scanketens een herstelstap wordt uitgevoerd.
5. Werkwijze volgens één der conclusies 1 tot en iet 4 et het kenmerk, dat bij een invoerstap het inlezen van een stimuluspatroon geschiedt door het simultaan serieel inlezen van respectievelijke deelstimuluspatronen in de betreffende scanketens.
6. Werkwijze volgens conclusie 5 met het kenmerk, dat bij het inlezen van deelstimuluspatronen met onderling ongelijke lengten de deelstimuluspatronen die korter zijn dan een langste deelstimuluspatroon worden voorafgegaan door een aantal dummy signalen, met een lengte gelijk aan een verschil van lengtes van het langste deelstimuluspatroon en het betreffende kortere deelstimuluspatroon.
7. Werkwijze volgens één der conclusies 1 tot en met 6 met het kenmerk, dat een laatste uitvoerstap van een testcyclus simultaan geschiedt met de invoerstap van een volgende testcyclus voor een volgend stimuluspatroon.
8. Werkwijze volgens één der conclusies 1 tot en met 7 met het kenmerk, dat een volgorde van de deeltestcycli per testcyclus zodanig is gekozen dat, indien scanketens van verschillende lengte worden getest, in een laatste deeltestcyclus de langste scanketen wordt getest.
9. Schakeling geschikt voor toepassing van de werkwijze volgens één der conclusies 1 tot en met 8, met het kenmerk, dat de schakeling middelen omvat voor het aaneenschakelen van bistabiele elementen, die door éénzelfde kloksignaal aangestuurd worden, telkens tot een respectievelijke scanketen, waarbij per scanketen een ingang van zijn eerste bistabiel element verbindbaar is met een testdata-ingang en een uitgang van zijn laatste bistabiel element verbindbaar is met een testdata-uitgang.
10. Schakeling volgens conclusie 9 met het kenmerk, dat directe uitgangen en uitgangen van scanketens via multiplexers gecombineerd zijn.
11. Schakeling volgens één der conclusies 9 en 10 met het kenmerk, dat de schakeling is voorzien van een controle-element om in een testcyclus een stimuluspatroon in te voeren en beurtelings voor alle kloksignalen achtereenvolgens het betreffende kloksignaal te activeren met uitsluiting van enig overig asynchroon kloksignaal, een betreffend deelresponspatroon uit te lezen en een betreffend deelstimuluspatroon te herstellen.
NL8900151A 1989-01-23 1989-01-23 Werkwijze voor het testen van een schakeling, alsmede schakeling geschikt voor een dergelijke werkwijze. NL8900151A (nl)

Priority Applications (5)

Application Number Priority Date Filing Date Title
NL8900151A NL8900151A (nl) 1989-01-23 1989-01-23 Werkwijze voor het testen van een schakeling, alsmede schakeling geschikt voor een dergelijke werkwijze.
EP90200118A EP0380161B1 (en) 1989-01-23 1990-01-17 Method of testing a circuit, and circuit suitable for such a method
DE69023674T DE69023674T2 (de) 1989-01-23 1990-01-17 Verfahren zur Prüfung einer Schaltung sowie geeignete Schaltung für ein derartiges Verfahren.
JP2009516A JP3001921B2 (ja) 1989-01-23 1990-01-20 回路試験方法およびその試験方法に適した回路
US07/468,534 US5008618A (en) 1989-01-23 1990-01-23 Scan test apparatus for asynchronous circuitry

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8900151A NL8900151A (nl) 1989-01-23 1989-01-23 Werkwijze voor het testen van een schakeling, alsmede schakeling geschikt voor een dergelijke werkwijze.
NL8900151 1989-01-23

Publications (1)

Publication Number Publication Date
NL8900151A true NL8900151A (nl) 1990-08-16

Family

ID=19853999

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8900151A NL8900151A (nl) 1989-01-23 1989-01-23 Werkwijze voor het testen van een schakeling, alsmede schakeling geschikt voor een dergelijke werkwijze.

Country Status (5)

Country Link
US (1) US5008618A (nl)
EP (1) EP0380161B1 (nl)
JP (1) JP3001921B2 (nl)
DE (1) DE69023674T2 (nl)
NL (1) NL8900151A (nl)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2626920B2 (ja) * 1990-01-23 1997-07-02 三菱電機株式会社 スキャンテスト回路およびそれを用いた半導体集積回路装置
DE69115338T2 (de) * 1990-04-20 1996-05-09 Texas Instruments Inc Abtasttestschaltung zur Verwendung mit Mehrfrequenzschaltungen
US5166604A (en) * 1990-11-13 1992-11-24 Altera Corporation Methods and apparatus for facilitating scan testing of asynchronous logic circuitry
CZ383292A3 (en) * 1992-02-18 1994-03-16 Koninkl Philips Electronics Nv Method of testing electronic circuits and an integrated circuit tested in such a manner
US5504756A (en) * 1993-09-30 1996-04-02 Intel Corporation Method and apparatus for multi-frequency, multi-phase scan chain
WO1997021107A1 (en) * 1995-12-05 1997-06-12 Atg Technology, Inc. Partial scan logic
DE69732960T2 (de) * 1996-12-13 2006-03-23 Koninklijke Philips Electronics N.V. Integrierte schaltung mit einer ersten und zweiten taktdomäne und prüfvorrichtung für eine solche schaltung
US6202185B1 (en) * 1997-10-15 2001-03-13 Altera Corporation Methods and apparatus for facilitating scan testing of circuitry
US6157210A (en) 1997-10-16 2000-12-05 Altera Corporation Programmable logic device with circuitry for observing programmable logic circuit signals and for preloading programmable logic circuits
US6405335B1 (en) 1998-02-25 2002-06-11 Texas Instruments Incorporated Position independent testing of circuits
DE69928561T2 (de) * 1998-11-02 2006-07-27 Broadcom Corp., Irvine Messung der nichtlinearen verzerrung in sendern
AU2022600A (en) * 1998-11-09 2000-05-29 Broadcom Corporation Dynamic register with low clock rate testing capability
US6456552B1 (en) 1998-11-09 2002-09-24 Broadcom Corporation Dynamic register with low clock rate testing capability
US6212119B1 (en) 1998-11-09 2001-04-03 Broadcom Corp. Dynamic register with low clock rate testing capability
US6327684B1 (en) * 1999-05-11 2001-12-04 Logicvision, Inc. Method of testing at-speed circuits having asynchronous clocks and controller for use therewith
US6442722B1 (en) * 1999-10-29 2002-08-27 Logicvision, Inc. Method and apparatus for testing circuits with multiple clocks
US6728915B2 (en) 2000-01-10 2004-04-27 Texas Instruments Incorporated IC with shared scan cells selectively connected in scan path
US6769080B2 (en) 2000-03-09 2004-07-27 Texas Instruments Incorporated Scan circuit low power adapter with counter
EP1296153A1 (de) * 2001-09-21 2003-03-26 Siemens Aktiengesellschaft Elektronischer Baustein
US7478300B2 (en) * 2006-04-28 2009-01-13 International Business Machines Corporation Method for testing functional boundary logic at asynchronous clock boundaries of an integrated circuit device
KR100801309B1 (ko) * 2007-01-03 2008-02-05 주식회사 하이닉스반도체 라이트레벨링 동작을 하는 메모리장치.
US7996739B2 (en) * 2009-09-11 2011-08-09 International Business Machines Corporation Avoiding race conditions at clock domain crossings in an edge based scan design

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3761695A (en) * 1972-10-16 1973-09-25 Ibm Method of level sensitive testing a functional logic system
FR2432175A1 (fr) * 1978-07-27 1980-02-22 Cii Honeywell Bull Procede pour tester un systeme logique et systeme logique pour la mise en oeuvre de ce procede
US4622669A (en) * 1983-02-07 1986-11-11 Motorola, Inc. Test module for asynchronous bus
US4580137A (en) * 1983-08-29 1986-04-01 International Business Machines Corporation LSSD-testable D-type edge-trigger-operable latch with overriding set/reset asynchronous control
US4542509A (en) * 1983-10-31 1985-09-17 International Business Machines Corporation Fault testing a clock distribution network
JPH0785099B2 (ja) * 1986-08-04 1995-09-13 三菱電機株式会社 半導体集積回路装置
KR910002236B1 (ko) * 1986-08-04 1991-04-08 미쓰비시 뎅기 가부시끼가이샤 반도체집적회로장치
KR900002770B1 (ko) * 1986-08-04 1990-04-30 미쓰비시 뎅끼 가부시끼가이샤 반도체 집적회로장치
JPS63256877A (ja) * 1987-04-14 1988-10-24 Mitsubishi Electric Corp テスト回路
US4879718A (en) * 1987-11-30 1989-11-07 Tandem Computers Incorporated Scan data path coupling

Also Published As

Publication number Publication date
JPH02228577A (ja) 1990-09-11
US5008618A (en) 1991-04-16
DE69023674D1 (de) 1996-01-04
DE69023674T2 (de) 1996-06-27
JP3001921B2 (ja) 2000-01-24
EP0380161A1 (en) 1990-08-01
EP0380161B1 (en) 1995-11-22

Similar Documents

Publication Publication Date Title
NL8900151A (nl) Werkwijze voor het testen van een schakeling, alsmede schakeling geschikt voor een dergelijke werkwijze.
US4870345A (en) Semiconductor intergrated circuit device
US7430698B2 (en) Method and system for an on-chip AC self-test controller
US5453993A (en) Semiconductor integrated circuit with clock selecting function
US4879718A (en) Scan data path coupling
KR910005064A (ko) 제어신호 발생 방법 및 장치
EP0097781B1 (en) Testing method for high speed logic designs using low speed tester
US4424581A (en) Logic circuit with a test capability
JP3461571B2 (ja) 集積回路
EP0310152A2 (en) Test overlay circuit
EP0209982A2 (en) Digital integrated circuits
JP2567972B2 (ja) フリップフロップ回路及び半導体集積回路
US5245311A (en) Logical comparison circuit for an IC tester
KR19980071839A (ko) 오류 데이터 저장 시스템
EP1118938B1 (en) A field programmable gate array with integrated debugging facilities
KR20040063924A (ko) 반도체 디바이스 시험 장치
JP2624169B2 (ja) スキャンパスを有する論理集積回路
JPS59122972A (ja) 論理回路試験装置
JPH0627785B2 (ja) 半導体集積回路
JP2929876B2 (ja) Icテスタのパターンデータ出力回路
JP3159269B2 (ja) 特定用途向け集積回路
SU1272482A1 (ru) Устройство дл формировани псевдослучайных чисел
SU1525693A1 (ru) Генератор ортогональных кодов
JPS6026982B2 (ja) 波形発生装置
JPS63292719A (ja) カウンタ回路

Legal Events

Date Code Title Description
A1B A search report has been drawn up
BV The patent application has lapsed