DE69115338T2

DE69115338T2 - Abtasttestschaltung zur Verwendung mit Mehrfrequenzschaltungen

Info

Publication number: DE69115338T2
Application number: DE69115338T
Authority: DE
Inventors: Thirumalai Sridhar
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1990-04-20
Filing date: 1991-04-10
Publication date: 1996-05-09
Anticipated expiration: 2011-04-11
Also published as: US5488613A; KR910018812A; DE69115338D1; JPH04225179A; KR100220001B1; EP0454320B1; CN1056003A; CN1026727C; EP0454320A1

Description

Technischer Bereich der Erfindung

Diese Erfindung bezieht sich allgemein auf elektronische Schaltungen und insbesondere auf das Scan-Path-Testen von elektronischen Schaltungen.
Moderne Schaltungsentwicklungsverfahren haben zu zunehmend komplexeren Schaltungen sowohl in der die elektronische Entwicklung betreffenden Stufe der integrierten Schaltungen als auch der Leiterplattenschaltungen geführt. Eine verminderte physikalische Bewertung ist die bedauerliche Folge von dichteren Entwürfen und sich verminderndem Verbindungsabstand. Testbarkeit ist erforderlich, damit das fertige Produkt sowohl während des Tests als auch während der Fehlersuche gesteuert und geprüft werden kann. Jeder Herstellungsfehler ist am besten während der Endprüfung vor der Auslieferung des Produkts festzustellen. Diese grundsätzliche Notwendigkeit ist für komplexe Entwürfe ohne Berücksichtigung der Testbarkeit und für die Phase des logischen Entwurfs schwer zu erreichen, so daß automatische Testvorrichtungen das Produkt testen können. Ein beliebter Testaufbau ist der Scan-Path-Aufbau, der in der Europäischen Patentanmeldung Nr. 90308724.5 von Whetsel mit der Priorität vom 9.8.1989 und in der gesamten Ausgabe des Texas Instruments Technical Journal, Vol. 5, No. 4 offenbart ist.
Wenn jedoch der Originalentwurf für die Schaltung, die getestet werden soll, mehr als zwei Taktsignale aufweist, dann ist das Testverfahren wesentlich komplizierter. Die Taktsignale werden entweder asynchron oder synchron mit verschiedenen Frequenzen sein. In solchen Fällen muß ein einziger "Ausführungs"-Zyklus (oder ein "Testausführungs" - Zyklus) zwischen den Teilen der Logikschaltung, die von den verschiedenen Taktsignalfrequenzen gesteuert wird, genau synchronisiert werden.
Eine Lösung würde darin bestehen, die Schaltungsmodule, die durch verschiedene Taktsignalfrequenzen gesteuert werden, aufzuteilen und jedes Modul als einen unabhängigen Entwurf zu behandeln. Die Scan-Paths würden dann in jedem Modell getrennt mit unabhängigen Scan-Paths implementiert werden. Bei Verwendung dieses Verfahrens könnte nur ein Modul zur Zeit getestet werden und die Testzeit würde durch die Module dominiert werden, die durch das langsamste Taktsignal getaktet werden oder den längsten Scan-Path aufweisen. Somit erfordert dieses Verfahren mehr Testlogikschaltungen und Testzeit.
Daher entstand ein Bedürfnis nach einem Scan-Path- Testaufbau, der ein effizientes Testen von Schaltungen erlaubt, die mehrfache Taktsignalfrequenzen verwenden.
Gemäß der vorliegenden Erfindung wird ein Scan-Path- Testverfahren und eine dazugehörige Schaltungsanordnung geschaffen, die im wesentlichen die Nachteile und Probleme beseitigt, die mit bekannten Scan-Path-Verfahren verbunden sind.
In der vorliegenden Erfindung werden mehrere Schaltungsmodule durch zwei oder mehr Systemtaktsignale von verschiedener Frequenz gesteuert. Im Testbetrieb werden die Systemtaktsignale so deaktiviert, daß die Schaltungsmodule von einem Haupttaktsignal gesteuert werden. Die Testdaten werden unter Verwendung des Haupttaktsignals durch die Module übertragen, und ein Ausführungszyklus wird an den Modulen durchgeführt. Zusätzliche Testdaten werden unter Verwendung des Haupttaktsignals durch die Module übertragen.
Die vorliegende Erfindung liefert den technischen Vorteil, daß die Probleme beseitigt werden, die mit der Aufteilung und Synchronisation verschiedener Taktsignale während eines einzigen Ausführungszyklus verbunden sind.
Für ein noch umfassenderes Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit den begleitenden Zeichnungen verwiesen, in denen:
FIG. 1 ein Blockschaltbild der vorliegenden Erfindung zeigt; und
FIG. 2 ein Zeitdiagramm zeigt, das einen Testzyklus veranschaulicht.
Die bevorzugte Ausführungsform der vorliegenden Erfindung läßt sich am besten unter Bezug auf die FIG. 1-2 der Zeichnungen verstehen, wobei gleiche Ziffern für gleiche und entsprechende Teile der verschiedenen Zeichnungen verwendet werden.
FIG. 1 zeigt ein Blockschaltbild der vorliegenden Erfindung. Eine Schaltung 8 enthält wie dargestellt drei Schaltungsmodule 10a-c, wobei jedes Modul durch ein entsprechendes Taktsignal (CLK1, CLK2 und CLK3) während des normalen Betriebs der Schaltung 8 gesteuert wird. Die Module kommunizieren über die Verbindungen 12a-b miteinander. Es ist zu erkennen, daß diese Anordnung von Schaltungsmodulen willkürlich ist-und noch komplexere Schaltungsaufbauten möglich sind.
Die Module 10a-c werden durch den Ausgang der jeweiligen Multiplexer 14a-c getaktet. CLK1, CLK2 und CLK3 werden an die ersten Eingänge der jeweiligen Multiplexer 14a-c eingegeben. Ein Haupttaktsignal (MCLK) ist mit dem zweiten Eingang eines jeden Multiplexers 14a-c verbunden. Ein TEST/- SYSTEM-Signal ist mit den ausgewählten Ports der Multiplexer 14a-c verbunden. Eine Testdaten-Steuereinheit 16 ist mit den Scan-Paths durch die Module 10a-c verbunden. Typischerweise ist der Scan-Path ein serieller Scan-Path, in dem Daten durch jedes Modul geschoben werden. Daher gibt die Testdaten-Steuereinheit 16 Daten aus, die vom Modul 10a durch seinen Testdateneingang (TDI) empfangen werden. Die in den verschiedenen Testregistern in Modul 10a gespeicherten Daten werden als Reaktion auf die Datenausgabe von der Testdaten- Steuereinheit 16 über den TDO (Testdatenausgang) herausgeschoben. Daten aus dem TDO von Modul 10a werden in den TDI von Modul 10b geschoben. Die aus dem TDO von Modul 10b herausgeschobenen Daten werden in den TDI von Modul 10c hineingeschoben. Folglich werden die Daten, die aus dem TDO von Modul 10c herausgeschoben werden, zur Testdaten-Steuereinheit 16 ausgegeben. Daher kann der Scan-Path durch die verschiedenen Module 10a-c als Schieberegister aufgefaßt werden.
Die Testdaten-Steuereinheit 16 gibt ebenfalls ein SCAN/RUN-Signal zu den Modulen 10a-c aus. Das SCAN/RUN-Signal zeigt dem Modul an, ob ein Testübertragungsvorgang, in dem die Testdaten durch den Scan-Path geschoben werden, oder ein Testausführungsvorgang durchgeführt wird, in dem die Schaltungsmodule 10a-c ihre normalen Operationen bei den vorher geladenen Testdaten als Antwort auf die Systemtaktzyklen-Ausgabe von den Multiplexern 14a-c durchführen.
Die Testabfolge umfaßt typischerweise das Laden der Testdaten in die Module, dem ein einziger Testausführungszyklus (d.h. eine einzige Systemtaktzyklus-Ausgabe der Multiplexer 14a-c) folgt. Die Testdaten werden dann von den Modulen 10a-c dorthin übertragen, wo die Testdaten-Steuereinheit den Effekt der Operation auf die Testdaten untersuchen kann. Anschließend werden zusätzliche Testdaten in die Module 10a-c geladen und ein weiterer Übertragungsvorgang und Ausführungszyklus durchgeführt. Diese Abfolge des Einlesens von Testdaten, Durchführen der Operation, Analysieren der Testdaten, Einlesen weiterer Testdaten, Durchführen eines weiteren Ausführungszyklus und so weiter ist sehr wirksam, um Fehler im Schaltungsentwurf und physikalische Defekte in der Schaltung aufzuspüren. Der Testzyklus, der vom normalen Systembetrieb eingeleitet und gefolgt wird, ist in FIG. 2 dargestellt.
In der bevorzugten Ausführungsform der vorliegenden Erfindung werden die jeweiligen Systemtaktsignale CLK1, CLK2 und CLK3 während des normalen Systembetriebs der Schaltung 8 verwendet. Wenn ein Test durchgeführt werden soll, wird das TEST/SYSTEM-Signal so gesetzt, daß das MCLK Signal durch den die Multiplexer 14a-c zu den Modulen 10a-c gelangt. Daher arbeiten an dieser Stelle alle Module bei der gleichen Frequenz. Das SCAN/RUN-Signal wird so gesetzt, daß die Module als Antwort auf ein Scan-Signal Daten durch den Scan-Path schieben und auf die Daten als Antwort auf ein Ausführungssignal einwirken. Die Wirkung der SCAN/RUN- und TEST/SYSTEM- Signale ist in Tabelle 1 dargestellt. Tabelle 1 TEST/SYSTEM SCAN/RUN STATUS normaler Systembetrieb Datenübertragung Ausführungszyklus X= unbeachtlich
Während des Testzyklus wird die gesamte Schaltung 8 durch das Haupttaktsignal (MCLK) kontrolliert, das sowohl die Übertragungs- als auch die Ausführungszyklen steuert. Das beseitigt die Probleme der Aufteilung und Synchronisation verschiedener Taktsignale während der Signalausführungszyklen zwischen den Übertragungszyklen.
Die MCLK-Frequenz kann die gleiche Frequenz wie eines der Systemtaktsignale, typischerweise die langsamste Taktsignalfrequenz, oder eine Frequenz, die von der jedes Systemtaktsignals verschieden ist, aufweisen. Das MCLK kann auch verschiedene Frequenzen ausgeben, z.B. eine Frequenz für das Übertragen und eine oder mehrere Frequenzen für Testausführungszyklen, vorausgesetzt, daß das MCLK während des Tests mit allen Modulen gleichzeitig verbunden ist.
Es ist zu erkennen, daß obwohl die Systemtaktsignale, durch die Multiplizierer 14a-c zu den Modulen multiplexiert werden, dieses nicht absolut notwendig ist; das Haupttaktsignal könnte auch in Parallelschaltung mit den Systemtaktsignalen verbunden sein und eine Steuerschaltung könnte den Betrieb entweder der Systemtaktsignale oder des Haupttaktsignals zu jeder Zeit ermöglichen.
Obwohl die vorliegende Erfindung detailiert beschrieben wurde, ist zu erkennen, daß verschiedene Änderungen, Ersetzungen und Umbauten darin vorgenommen werden können ohne vom Schutzbereich der Erfindung gemäß den beigefügten Ansprüchen abzuweichen.

Claims

1. Verfahren zum Testen einer Schaltung mit mehreren Modulen, die von zwei oder mehr Systemtaktsignalen mit unterschiedlichen Frequenzen gesteuert werden, enthaltend die Schritte:

Deaktivieren der Systemtaktsignale in der Weise, daß die Module von einem Haupttaktsignal gesteuert werden;

Übertragen von Testdaten durch die Module unter Verwendung des Haupttaktsignals;

Durchführen eines Ausführungszyklus an den Modulen; und

Übertragen zusätzlicher Testdaten durch die Module unter Verwendung des Haupttaktsignals.

2. Verfahren nach Anspruch 1, bei welchem der Deaktivierungsschritt den Schritt der Verwendung einer der Systemtaktfrequenzen als die Haupttaktfrequenz umfaßt.

3. Verfahren nach Anspruch 2, bei welchem die Haupttaktfrequenz die Frequenz des langsamsten der Systemtaktsignale ist.

4. Verfahren nach Anspruch 1, bei welchem das Haupttaktsignal eine einzige Frequenz abgeben kann.

5. Verfahren nach Anspruch 1, bei welchem der Schritt des Übertragens von Daten durch die Module die Schritte des Erzeugens eines Signals zu den Modulen, das anzeigt, daß eine Abfrageoperation durchgeführt werden soll, und des Ausgebens von Testdaten zu den Modulen umfaßt.

6. Verfahren nach Anspruch 1, bei welchem der Schritt des Durchführens eines Ausführungszyklus den Schritt des Erzeugens eines Signals zu den Modulen umfaßt, das anzeigt, daß ein Ausführungszyklus durchgeführt werden soll.

7. Verfahren nach Anspruch 1, bei welchem der Schritt des Durchführens eines Ausführungszyklus den Schritt des Betreibens der Module über einen einzigen Taktzyklus umfaßt.

8. Verfahren nach Anspruch 1, ferner enthaltend den Schritt der Erzeugung eines Testsignals, das anzeigt, daß ein Testzyklus gewünscht wird.

9. Verfahren nach Anspruch 1, ferner enthaltend den Schritt der Freigabe der Systemtaktsignale zu den jeweiligen Modulen, nachdem der Testzyklus beendet ist.

10. Verfahren zum Testen einer Schaltung mit mehreren Modulen, die von zwei oder mehr Taktsignalen mit unterschiedlichen Frequenzen gesteuert werden, enthaltend die Schritte:

Durchführen von Ausführungszyklen unter Verwendung der Systemtaktsignale;

Durchführen eines Ausführungszyklus an den Modulen;

Übertragen weiterer Testdaten durch die Module unter Verwendung des Haupttaktsignals;

Freigeben der Systemtaktsignale; und

Durchführen weiterer Ausführungszyklen unter Verwendung der Systemtaktsignale.

11. Schaltungsanordnung zum Testen einer Schaltung mit mehreren Modulen, die von zwei oder mehr Systemtaktsignalen mit unterschiedlichen Frequenzen gesteuert werden, enthaltend:

eine Haupttaktschaltung zum Deaktivieren von Systemtaktsignalen in der Weise, daß die Module von einem Haupttaktsignal gesteuert werden;

eine Schaltungsanordnung zum Übertragen von Testdaten durch die Module unter Verwendung des Haupttaktsignals; und

eine Schaltungsanordnung zum Durchführen eines Ausführungszyklus an den Modulen.

12. Schaltungsanordnung nach Anspruch 11, bei welcher die Deaktivierungsschaltung eine Schaltung zum Verwenden einer der Systemtaktfrequenzen als die Haupttaktfrequenz umfaßt.

13. Schaltungsanordnung nach Anspruch 12, bei welcher die Haupttaktfrequenz die Frequenz des langsamsten der Systemtaktsignale ist.

14. Schaltungsanordnung nach Anspruch 11, bei welcher das Haupttaktsignal eine einzige Frequenz abgeben kann.

15. Schaltungsanordnung nach Anspruch 11, bei welcher der Schritt des Übertragens von Daten durch die Module eine Schaltung zum Erzeugen eines Signals zu den Modulen, das anzeigt, daß eine Abfrageoperation durchgeführt werden soll, und eine Schaltung zum Ausgeben von Testdaten zu den Modulen umfaßt.

16. Schaltungsanordnung nach Anspruch 11, bei welcher die Schaltung zur Durchführung eines Ausführungszyklus eine Schaltung zum Erzeugen eines Signals zu den Modulen enthält, das anzeigt, daß ein Ausführungszyklus durchgeführt werden soll.

17. Schaltungsanordnung nach Anspruch 11, bei welcher die Schaltung zum Durchführen eines Ausführungszyklus eine Schaltung zum Betreiben der Module über einen einzigen Taktzyklus enthält.

18. Schaltungsanordnung nach Anspruch 11, ferner enthaltend eine Schaltung zum Erzeugen eines Testsignals, das anzeigt, daß ein Testzyklus gewünscht wird.

19. Schaltungsanordnung nach Anspruch 11, ferner enthaltend eine Schaltung zum Freigeben der Systemtaktsignale zu den jeweiligen Modulen nach der Beendigung des Testzyklus.

20. Schaltungsanordnung zum Testen einer Schaltung mit mehreren Modulen, die von zwei oder mehr Systemtaktsignalen mit unterschiedlichen Frequenzen gesteuert werden, enthaltend:

eine Schaltungsanordnung zum Durchführen von Ablaufzyklen unter Verwendung der Systemtaktsignale;

eine Schaltungsanordnung zum Deaktivieren der Systemtaktsignale in der Weise, daß die Module von einem Haupttaktsignal gesteuert werden;

eine Schaltungsanordnung zum Übertragen von Testdatensignalen durch die Module unter Verwendung des Haupttaktsignals;

eine Schaltungsanordnung zum Durchführen eines Ausführungszyklus an den Modulen;

eine Schaltungsanordnung zum Übertragen weiterer Testdaten durch die Module unter Verwendung des Haupttaktsignals;

eine Schaltungsanordnung zum Freigeben der Systemtaktsignale; und

eine Schaltungsanordnung zum Durchführen weiterer Ausführungszyklen unter Verwendung der Systemtaktsignale.