DE69221452T2

DE69221452T2 - Teil-Abtastverfahren mit eingebauter Selbstprüfung

Info

Publication number: DE69221452T2
Application number: DE69221452T
Authority: DE
Inventors: Chih-Jen Lin
Original assignee: AT&T Corp
Current assignee: AT&T Corp
Priority date: 1991-12-26
Filing date: 1992-11-23
Publication date: 1997-12-11
Anticipated expiration: 2012-11-24
Also published as: KR960006870B1; KR930013748A; EP0549130A2; JP2746804B2; JPH06118134A; CA2079286C; US5329533A; DE69221452D1; EP0549130B1; CA2079286A1; EP0549130A3

Description

Die vorliegende Erfindung betrifft Verfahren und Prüfsysteme zum Prüfen einer integrierten Schaltung.
Digitale integrierte Schaltungen bestehen normalerweise aus einer großen Anzahl von einzelnen Schaltungselementen, die von verknüpfender Natur, wie z.B. ein Gatter, oder von sequentieller Natur, wie z.B. ein Flipflop, sein können. Das Prüfen sowohl der verknüpf enden als auch der sequentiellen Schaltungselemente in einer integrierten Schaltung wird durch Erzeugen eines Musters von Prüfvektoren und aufeinanderfolgendes Anlegen der Vektoren an die Eingänge der integrierten Schaltung durchgeführt. Abhängig von dem Muster der angelegten Prüfvektoren können die Reaktionen der integrierten Schaltung auf die Vektoren eine sehr genaue Anzeige der etwaigen vorliegenden Fehler ergeben.
Die Auswahl der Prüfvektoren, die oft als Prüfmustererzeugung bezeichnet wird, ist bei verknüpfenden Schaltungselementen eine unkomplizierte Aufgabe. Bei sequentiellen Schaltungselementen ist die Prüfmustererzeugung aufgrund der Notwendigkeit, bekannte Werte zeitlich von Element zu Element fortzupflanzen, weitaus komplizierter. Um die Aufgabe des Prüfens einer integrierten Schaltung mit einer großen Anzahl sequentieller Elemente zu vereinfachen, wurde eine als "Teilabtastprüfung" (partial-scan testing) bekannte Technik entwickelt, die in dem am 27. August 1991 V.D. Agrawal et al. erteilten und auf AT&T Bell Laboratories, die gegenwärtige Rechtsnachfolgerin, übertragenen U.S.-Patent 5 043 986 offenbart wird. Wie in diesem Patent offenbart wird das Teilabtastprüfen einer integrierten Schaltung praktiziert, indem zuerst eine ausgewählte Menge von Speicherelementen (z.B. Flipflops) innerhalb der integrierten Schaltung isoliert wird und dann solche Elemente zu einer Kette verkoppelt werden. Jedes der Speicherelemente wird so gewählt, daß während sich die integrierte Schaltung in einem Prüfmodus befindet, im wesentlichen alle Rückkopplungswege von einem Ausgang eines gewählten Speicherelements zu seinem Eingang kürzer als eine durch die Anzahl der Speicherelemente in der Kette definierte ausgewählte Zykluslänge sind.
Während des Prüfmodus werden Prüfdaten in die Kette ausgewählter Speicherelemente der integrierten Schaltung eingetastet. Sobald die Prüfdaten eingegeben sind, wird die integrierte Schaltung in einen Betriebsmodus zurückversetzt, so daß die ausgewählten Speicherelemente auf die vorher empfangenen Prüfdaten auf ihre übliche Weise reagieren können. Nach einer bestimmten Zeitspanne wird wieder in den Prüfmodus zurückgekehrt, und die Reaktion der ausgewählten Speicherelemente wird zur Analyse erfaßt.
Die im Patent von Agrawal et al. beschriebene Technik des Teilabtastens kann sogar dann eine sehr hohe Fehlerabdeckung erreichen, wenn lediglich 10-30% der Speicherelemente auf die beschriebene Weise geprüft (d.h. abgetastet) werden. Die erfolgreiche Durchführung der Teilabtastprüfung einzelner integrierter Schaltungen auf einer Leiterplatte ist jedoch auf Leiterplattenebene, oder auch auf einer höheren Ebene, wie zum Beispiel der System- oder Einsatzortebene, schwierig.
Es besteht somit ein Bedarf für eine Technik zum Prüfen einer integrierten Schaltung, die eine hohe Fehlerabdeckung ermöglicht und außerdem in einem integrierten Selbsttestmodus auf Leiterplattenebene und darüber hinaus praktiziert werden kann.
Gemäß einem Aspekt der vorliegenden Erfindung wird ein Verfahren nach Anspruch 1 bereitgestellt.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Prüfsystem nach Anspruch 7 bereitgestellt.
Kurz gesagt wird eine Technik zum Prüfen einer integrierten Schaltung bereitgestellt, die eine Mehrzahl von Flipflops enthält, von denen eine ausgewählte Gruppe (d.h. eine Menge von Abtast- Flipflops) in mindestens einer Kette zum Teilabtastprüfen angeordnet wird. Die erfindungsgemäße Technik des Prüfens wird praktiziert, indem jedes seine eigene Schleife bildende nichtabzutastende Flipflop durch ein initialisierbares (z.B. rücksetzbares) Flipflop ersetzt wird. Ein seine eigene Schleife bildendes Flipflop ist ein nichtabzutastendes Flipflop, dessen Ausgang entweder direkt oder durch ein oder mehrere verknüpfende Elemente, aber durch keine Flipflops, auf seinen Eingang rückgekoppelt wird. Um mit dem Prüfen zu beginnen, wird die integrierte Schaltung zuerst auf einen bekannten Zustand initialisiert und dann in einen Nichtbetriebsmodus (Prüfmodus) versetzt. Während sich die integrierte Schaltung in dem Prüfmodus befindet, werden die Bit eines ersten Prüfvektors aus einem ersten Register in der integrierten Schaltung heraus und in die Abtast-Flipflops eingetastet. Gleichzeitig werden vorher in den Abtast-Flipflops gespeicherte Bit zur Speicherung in einem zweiten, in der integrierten Schaltung vorgesehenen Register herausgeschoben.
Nach Eintasten der Bit des ersten Prüfvektors in die Abtast-Flipflops und Austasten der vorher gespeicherten Bit aus diesen, wird die integrierte Schaltung in einen normalen Betriebsmodus versetzt. Daraufhin wird aus dem ersten Register ein zweiter Prüfvektor an die Eingänge der integrierten Schaltung angelegt. Als Reaktion auf den zweiten Prüfvektor am Eingang der integrierten Schaltung, und auch auf die in die Abtast-Flipflops geschobenen Bit des ersten Prüfvektors erzeugt die integrierte Schaltung am Ausgang des nicht abzutastenden Teils der Schaltung erscheinende Ausgangssignale, während gleichzeitig Bit aus dem nicht abzutastenden Teil in jedes der Abtast- Flipflops eingespeichert werden. Die Ausgangssignale der integrierten Schaltung werden mit den vorher aus den Abtast-Flipflops ausgetasteten Bit kompaktiert. Die Schritte (a) Eintasten der Bit eines sukzessiven ersten Prüfvektors in die Kette von Abtast-Flipflops, (b) Anlegen eines sukzessiven zweiten Prüfvektors an die Eingänge der integrierten Schaltung und (c) Kompaktieren der Antwort der integrierten Schaltung mit den vorher aus den Abtast-Flipflops ausgetasteten Bit werden eine vorbestimmte Anzahl von Zyklen wiederholt. Am Ende der vorbestimmten Anzahl von Zyklen werden die kompaktierten Daten analysiert, um die etwaigen Fehler in der integrierten Schaltung (einschließlich der Kette von Abtast-Flipflops) zu bestimmen.
Die erfindungsgemäße Technik des Prüf ens ermöglicht das Vollziehen des Teilabtastprüfens einer integrierten Schaltung in einem eingebauten Selbsttestmodus, um das Prüfen mehrerer integrierter Schaltungen auf Leiterplattenebene und darüber hinaus zu vereinfachen. Die eingebaute Selbsttestfähigkeit wird erleichtert, indem jedes seine eigene Schleife bildende nicht abzutastende Flipflop in der integrierten Schaltung durch ein initialisierbares Flipflop ersetzt wird, um das Initialisieren der integrierten Schaltung auf einen bekannten Zustand zu ermöglichen.

Kurze Beschreibung der Zeichnung

FIG. 1 ist ein Blockschaltbild einer integrierten Schaltung nach dem Stand der Technik;
FIG. 2 ist ein Blockschaltbild der integrierten Schaltung von FIG. 1, das darstellt, wie das Teilabtastprüfen der Schaltung nach dem Stand der Technik erfolgen kann;
FIG. 3 ist ein Blockschaltbild eines Abtast- Flipflops in der Schaltung von FIG. 2 nach dem Stand der Technik;
FIG. 4 ist ein Blockschaltbild eines die Erfindung verkörpernden Prüfsystems zur Durchführung des Teilabtastprüfens der integrierten Schaltung von FIG. 2 in einem integrierten Selbsttestmodus;
FIG. 5 ist ein Blockschaltbild einer innerhalb des Prüfsystems von FIG. 4 realisierten Steuerung;
FIG. 6 ist ein Zustandsdiagramm eines Automaten innerhalb der Steuerung von FIG. 5;
FIG. 7 ist ein Blockschaltbild eines Schieberegisters mit linearer Rückkopplung innerhalb des Prüfsystems von FIG. 4;
FIG. 8 ist ein Blockschaltbild eines Schieberegisters mit mehreren Eingängen innerhalb des Prüfsystems von FIG. 4; und
FIG. 9 ist ein Blockschaltbild eines initialisierbaren Flipflops zum Ersetzen eines seine eigene Schleife bildenden nicht abzutastenden Flipflops in der integrierten Schaltung von FIG. 2.

Ausführliche Beschreibung

Bezugnehmend auf FIG. 1 betrifft die vorliegende Erfindung eine Technik zum Prüfen einer bekannten integrierten Schaltung 10, die aus einer Mehrzahl von verknüpfenden Elementen (d.h. Gattern) 12, 12, 12 ...12,m und sequentiellen Elementen (Flipflops) 14, 14, 14&sub3; ...14n besteht, wobei in und n ganze Zahlen sind. In der bevorzugten Ausführungsform sind in und n gleich vier bzw. acht, könnten aber auch größer oder kleiner sein. Ein oder mehrere der Flipflops, wie etwa das Flipflop 14&sub6;, kann seine eigene Schleife bilden, das heißt, sein Ausgang kann entweder direkt oder durch ein oder mehrere (nicht gezeigte) verknüpfende Elemente, aber niemals durch Flipflops, auf seinen Eingang rückgekoppelt werden. Die Anzahl der verknüpfenden und sequentiellen Elemente 12-12m bzw. 14-14n und die Art und Weise des Zusammenschaltens der Elemente hängt davon ab, welche spezifische(n) Funktion(en) die integrierte Schaltung 10 durchzuführen hat. Wie nachfolgend beschrieben ist die erfindungsgemäße Technik des Prüfens von der spezifischen Konfiguration der integrierten Schaltung 10 unabhängig.
Bezugnehmend auf FIG. 2 kann die integrierte Schaltung 10 auf eine Weise, die in dem erwähnten U.S.- Patent 5 043 986 erläutert wird, umkonf iguriert werden, um das Teilabtastprüfen der Schaltung zu vereinfachen. In der bevorzugten Ausführungsform der FIG. 2 hat jedes Abtast-Flipflop einer Menge von Abtast-Flipflops 16, 16 ... 16k ein entsprechendes der Flipflops 14, 14 ... 14k von FIG. 1 ersetzt, wobei k eine ganze Zahl ( in ist und in der bevorzugten Ausführungsform k gleich vier ist. Wie am besten aus FIG. 2 zu sehen ist, besteht jedes Abtast-Flipflop, wie durch das Abtast- Flipf bp 16 veranschaulicht wird, aus einem D-Flipflop 18, an dessen D-Eingang das Ausgangssignal eines Multiplexers 20 zugeführt wird. Der Multiplexer 20 erhält an seinem ersten Eingang ein Signal DATA, das das Signal darstellt, das gewöhnlich dem Eingang des durch das Abtast-Flipflop ersetzten Flipflops zugeführt wird. Dem zweiten Eingang des Multiplexers 20 wird ein Signal SCAN DATA zugeführt, das ein sukzessives Bit eines ersten Prüfvektors umfaßt. Welches der beiden Eingangssignale von dem Multiplexer 20 an das Flipflop 18 weitergeleitet wird, hängt von dem Zustand eines an den Multiplexer angelegten Steuersignals SMCN ab.
Bezugnehmend auf FIG. 2 werden die Abtast- Flipflops 16-16k zum Ausführen des Abtastprüfens wie angedeutet zu mindestens einer Kette verkoppelt (es ist zu beachten, daß mehrfache Abtastketten ebenfalls möglich sind). Während des tatsächlichen Abtastprüfens wird das SMCN-Signal (siehe FIG. 3) angelegt, und dann werden die Bit des ersten Prüfvektors während sukzessiver Taktzyklen sequentiell durch die Kette von Abtast-Flipflops 16-16k durchgeschoben. Danach wird die integrierte Schaltung 10, die beim Eintasten der Prüfvektorbit in die Kette der Abtast-Flipflops 16-16k in einen Nichtbetriebsmodus versetzt wurde, nunmehr in einen Betriebsmodus versetzt, so daß die Schaltung auf die Prüfvektorbit reagiert. Wenn die integrierte Schaltung 10 auf die vorher in die Abtast-Flipflops 16-16k eingetasteten Prüfvektorbit reagiert, wird ein Bit aus dem übrigen Teil der integrierten Schaltung in jedes Abtast-Flipflop eingetastet. Die auf diese Art und Weise während des Betriebsmodus in die Abtast- Flipflops 16-16k eingeschobenen Bit zeigen das Funktionieren der integrierten Schaltung 10 an und können somit herausgeschoben werden, um etwaige Fehler in der integrierten Schaltung 10 zu erkennen.
Obwohl das durch Ersetzen von nur 10-30% der Flipflops 14-14&sub4; durch ein entsprechendes der Abtast- Flipflops 16-16k auf die beschriebene Weise erreichte Teilabtastprüfen eine hohe Fehlerabdeckung erzielt, ist die Technik des Teilabtastprüfens auf Leiterplattenebene oder darüber hinaus äußerst schwierig zu implementieren. FIG. 4 zeigt ein in der integrierten Schaltung 10 realisiertes System 26 für die Durchführung des Teilabtastprüfens der Schaltung auf einer Ebene der integrierten Selbstprüfung, um das Prüfen auf Leiterplattenebene und darüber hinaus zu vereinfachen.
Das System 26 umfaßt eine erste Speicheranordnung 28 in der Form eines Schieberegisters mit linearer Rückkopplung (LFSR - Linear Feedback Shift Register) innerhalb der integrierten Schaltung 10, um der Kette von Abtast-Flipflops 16-16k durch einen Multiplexer 29 das Signal SCAN DATA (d.h. einen ersten Prüfvektor) zuzuführen. Der Multiplexer 29 dient zum Multiplexen der vom LFSR 28 zugeführten SCAN DATA mit extern zugeführten Prüfdaten, die typischerweise die Form eines TDI-Signals (TDI - Test Data Input) aus einem externen Boundary-Scan-Prüfsystem 30 annehmen, das gemäß dem Boundary-Scan-Prüfstandard IEEE 1149.1 funktioniert.
Das LFSR 28 ist außerdem über einen Multiplexer 31 an die primären Eingänge der integrierten Schaltung 10 angekoppelt, um dem nicht abzutastenden Teil der integrierten Schaltung (d.h. den Verknüpfungselementen 12-12m und den nicht abzutastenden Flipflops 14&sub4;-14n von FIG. 2) einen weiteren Prüfvektor zuzuführen. Zur leichteren Bezugnahme ist der nicht abzutastende Teil der integrierten Schaltung 10 durch den Block 32 in FIG. 4 dargestellt. Der Multiplexer 31 leitet.selektiv entweder den Prüfvektor aus dem LFSR 28 oder die Daten des normalen Betriebs zu dem nicht abzutastenden Teil 32. Obwohl das LFSR 28 als ein separates Element dargestellt ist, könnte es tatsächlich aus einer ausgewählten Gruppe von Boundary-Scan-Zellen 33 umkonf iguriert werden, die in der integrierten Schaltung zur Erleichterung der Boundary-Scan-Prüfung gemäß dem Boundary-Scan-Prüfstandard IEEB 1149.1 bereitgestellt werden.
Das Prüfsystem 26 enthält außerdem ein zweites Register 341 das in der integrierten Schaltung 10 bereitgestellt wird, wobei das Register die Form eines Schieberegisters mit mehreren Eingängen (MISR- Multiple Input Shift Register) annimmt, das während des Prüf ens wie nachfolgend beschrieben zum Kompaktieren (d.h. logischen Kombinieren) des Ausgangssignals der Kette von Abtast-Flipflops 16-16k und der an den primären Ausgängen der integrierten Schaltung 10 erzeugten Daten (dargestellt durch die Ausgabe des nicht abzutastenden Teils 32) dient. Wie das LFSR 28 kann das MISR 34 aus einer Menge der Boundary-Scan- Zellen 33 umkonf iguriert werden. Das Ausgangssignal der Kette von Abtast-Flipflops 16-16k das dem MISR 34 zugeführt wird, wird außerdem einem ersten Eingang eines Multiplexers 36 zugeführt, dessen zweiten Eingang die Ausgabe der Kette von Boundary-Scan-Zellen 33 zugeführt wird. Der Multiplexer 36 erzeugt ein Ausgangssignal, das für den Zweck der Boundary-Scan- Prüfung als das Prüfdaten-Ausgangssignal (TDO-Signal, TDO - Test Data Output) der integrierten Schaltung 10 dient. Das TDO-Signal wird dem externen Prüfsystem 30 zugeführt.
Zentral für das Prüfsystems 26 ist eine Steuerung 38, die das Teilabtastprüfen der integrierten Schaltung 10 in einem integrierten Selbsttestmodus als Reaktion auf Prüfmoduswahl (TMS -Test Mode Select) und aus dem externen Prüfsystem 30 zugeführte Prüftaktsignale (TCK - Test Clock) einleitet und steuert. Die Signale TMS und TCK werden durch einen Prüf zugangsanschluß (TAP - Test Access Port) 39 in der integrierten Schaltung 10 an die Steuerung 38 angekoppelt, wobei der TAP gemäß den Prüf standards IEEE 1149.1 konfiguriert ist. Als Reaktion auf das TMS- Signal erzeugt der TAP 39 ein Signal Start BIST, um zu veranlassen, daß die Steuerung 38 das Prüfen einleitet.
Nunmehr bezugnehmend auf FIG. 5 ist ein Blockschaltbild der Steuerung 38 gezeigt. Innerhalb der Steuerung 38 befindet sich eine Taktsteuerschaltung 40, die ein Taktsignalpaar NSTCK und STCK erzeugt. Das Signal NSTCK dient als das Taktsignal zum Takten der nicht abzutastenden Flipflops 14&sub4;-14k von FIG. 2, während das Signal STCK zum Takten der Abtast-Flipflops 16-16k von FIG. 4 sowie des LFSR 28 und des MISR 34 von FIG. 4 dient. Die Taktsteuerschaltung 40 von FIG. 5 umfaßt ein ODER-Gatter 42 mit drei Eingängen, dem an jedem seiner drei Eingänge jeweils ein einzelnes einer Menge von extern erzeugten Signalen RESET, NORMAL und INITIALIZATION zugeführt wird.
Das Signal RESET wird während des Rücksetzens jedes der nicht abzutastenden Flipflops 14&sub4;-14n angelegt. Das Signal INITIALIZATION wird für Initialisierungszwecke angelegt (ausführlicher später besprochen), während das Signal NORMAL angelegt wird, um den normalen Betrieb (Nicht-Prüfbetrieb) der integrierten Schaltung 10 zu bewirken. Der Ausgang des ODER-Gatters 42 ist an einen ersten Eingang eines UND- Gatters 44 angeschlossen. Das UND-Gatter 44 erhält an seinem zweiten Eingang das Ausgangssignal eines Multiplexers 46, an dessen ersten und an dessen zweiten Eingang ein Systemtaktsignal CK bzw. ein Prüftaktsignal (TCK) angelegt wird. Das Systemtaktsignal CK wird von einem der integrierten Schaltung 10 externen Betriebstakt (nicht gezeigt) erzeugt, während das TCK- Signal von dem externen Boundary-Scan-Prüfsystem 30 erzeugt wird. Das von dem UND-Gatter 44 erzeugte Ausgangssignal bildet das Signal NSTCK zum Takten der nicht abzutastenden Flipflops 14&sub4;-14n von FIG. 2, während das Ausgangssignal des Multiplexers 46 als das STCK-Signal zum Takten der Abtast-Flipflops 16-16k von FIG. 4 dient.
Innerhalb der Steuerung 38 von FIG. 5 befindet sich ein endlicher Automat 48, der drei separate Zähler 50, 52 und 54 steuert, deren Signale die Folge von Operationen diktieren. In der Praxis umfaßt der endliche Automat 48 einen Automaten mit fünf Zuständen, der unter Verwendung wohlbekannter Techniken konstruiert werden kann. Die Zustände des endlichen Automaten 48 sind am besten in FIG. 6 dargestellt. Wie aus FIG. 6 ersichtlich wird der Automat 48 von FIG. 5 während eines Initialisierungszustands aktiv, um das Prüfen einzuleiten (in FIG. 6 als Schritt 56 dargestellt). Der Eintritt in den Initialisierungszustand 56 erfolgt, wenn der Automat 48 aus dem TAP 39 von FIG. 4 das Signal START_BIST empfängt. Während des Initialisierungszustands 56 von FIG. 6 wird der Zähler 54 von FIG. 5 durch ein Signal C1_START aus dem Automaten 48 von FIG. 5 initialisiert und beginnt, während eines vorbestimmten Intervalls zu zählen. Während dieser Zeit erzeugt der endliche Automat 48 das Signal SMCN, um die Abtast-Flipflops 16-16k von FIG. 4 zu initialisieren und den nicht abzutastenden Teil 32 (siehe FIG. 2) zurückzusetzen. Außerdem werden das LFSR 28 und das MISR 34 (beide von FIG. 4) zurückgesetzt. Typischerweise wird zuerst das LFSR 28 auf eine nachfolgend beschriebene Weise initialisiert. Danach wird die Kette von Abtast-Flipflops 16-16k initialisiert, indem zuerst das SMCN-Signal auflogisch "0" gesetzt wird, und dann eine Menge von Bit mit bekannten Werten durch S-maliges Takten der Abtast- Flipflops eingetastet wird, wobei S die Anzahl der Abtast-Flipflops ist. Als nächstes wird der nicht abzutastende Teil 32 zurückgesetzt, indem das Signal SMCN auflogisch "0" gesetzt wird, und sowohl das NTCK- Signal als auch das STCK-Signal D Zyklen lang getaktet werden, wobei D die maximale Anzahl von nicht seine eigene Schleife bildenden Flipflops 14&sub4;-14n darstellt, die auf jedem direkten Weg von einem primären Eingang zu einem primären Ausgang des nicht abzutastenden Teils 32 von FIG. 4 durchquert werden können. Auf diese Weise können die nicht abzutastenden Flipflops 14&sub4;-14n nach D Zyklen initialisiert werden. Als letztes wird wie nachfolgend beschrieben das MISR 34 initialisiert. Die Gesamtzeit (gemessen in Taktzyklen), die für das Initialisieren benötigt wird, ist gleich der Summe von L+S+D+M, wobei L die Länge des LFSR 28 und M die Länge des MISR ist.
Während es mehrere mögliche Methoden zum Initialisieren des LFSR 28 von FIG. 4 gibt, ist eine besonders wirksame Methode in FIG. 7 dargestellt. Praktisch besteht das LFSR 28 von FIG. 7 aus einer Kette von Flipflops 57, 57, ...57L (L ist eine ganze Zahl), wobei die Ausgabe jedes Flipflops an den Eingang des nächsten nachfolgenden Flipflops in der Kette angelegt wird. Der Ausgang des letzten Flipflops in der Kette (Flipflop &sup5;&sup7;L) wird zum ersten Flipflop57 zurückgekoppelt. Jedes einer Menge von Exklusiv-ODER- Gattern (XOR-Gattern) 58, 58, ... 58p (p ist eine ganze Zahl < L) XOR-verknüpft das Ausgangssignal aus dem letzten Flipflop 57&sub0; jeweils mit dem von einem entsprechenden der vorhergehenden Flipflops 57 ... 57L-1 einem einzelnen ausgewählten der Flipflops 57 ... 57L angelegten Eingangssignal. Die Anzahl und die Anordnung der XOR-Gatter 58-58p hängt von dem konkreten, mit dem LFSR 28 assoziierten Polynom ab.
Um die Initialisierung des LFSR 28 von FIG. 7 wirkungsvoll zu erreichen, wird ein ODER-Gatter 59 mit zwei Eingängen so in den Rückkopplungsweg des LFSR gelegt, daß der Ausgang des letzten Flipflops 57L an einen der beiden Eingänge des ODER-Gatters angeschlossen wird, während dessen Ausgang an einen entsprechenden ersten Eingang der XOR-Gatter 58-58P angeschlossen wird. Dem zweiten Eingang des ODER- Gatters 59 wird ein Signal INIT_CTL aus der Steuerung 38 von FIG. 5 zugeführt. Während des Initialisierungszustands 56 wird das Signal INIT_CTL angelegt, und das Taktsignal STCK wird L Zyklen lang getaktet. Auf diese Weise wird eine Menge bekannter Werte in die Flipflops 57 ...57L eingespeichert.
Bezugnehmend auf FIG. 8 kann das MISR 34 im wesentlichen auf dieselbe Weise wie das LFSR 28 von FIG. 7 initialisiert werden. Wie aus FIG. 8 ersichtlich, besteht das MISR 34 aus einer Kette von Flipflops 60-60M (M ist eine ganze Zahl) 1 wobei der Ausgang jedes Flipflops an den Eingang des nächsten nachfolgenden Flipflops in der Kette angeschlossen ist. Jedes einer Menge von Exklusiv-ODER-(XOR-) Gattern 61,62 ... 61q (q ist eine ganze Zahl < M) XOR-verknüpft das Ausgangssignal aus dem letzten Flipflop 60M sowohl mit einem entsprechenden der Eingangssignale des MISR 34 als auch mit dem an ein einzelnes, ausgewähltes Flipflop der Flipflops 61 ... 61M aus einem vorhergehenden entsprechenden der Flipflops 61 ... 61M-1 angelegten Eingangssignal. Die Anzahl und die Anordnung der XOR-Gatter 60-60q hängt von dem konkreten, mit dem MISR 34 assoziierten Polynom ab.
Um eine wirkungsvolle Initialisierung des MISR 34 zu ermöglichen, ist ein ODER-Gatter 62 mit zwei Eingängen in der Rückkopplungsschleife des MISR vorgesehen, so daß das Ausgangssignal des letzten Flipflops &sup6;&sup0;M an den ersten Eingang des ODER-Gatters angeschlossen ist, während dessen Ausgangssignal an einen Eingang jedes der XOR-Gatter 61-61q angeschlossen ist. An den zweiten Eingang des ODER- Gatters 62 wird das Signal INIT_CTL aus der Steuerung 38 von FIG. 5 angeschlossen. Während der Initialisierung wird das Signal INIT_CTL angelegt, während das Signal STCK M mal getaktet wird, um ein bekanntes Bit in ein einzelnes der Flipflops 61-61M einzuspeichern.
Bezugnehmend auf FIG. 6 erzeugt der Zähler 54 von FIG. 5 bei Abschluß des Zählens ein Signal C1_BND, das an den Automaten 48 von FIG. 5 angeschlossen wird, wodurch dieser in einen Abtastzustand 62 eintritt (wie nun ersichtlich ist bleibt der Zustand INITIALIZATION 62 von FIG. 6 solange aktiv, wie das Signal C1_END nicht angelegt ist, und dieser Zustand wird durch die Kennzeichnung des Schleifenpfeils durch die Schrift
über dem Zustand INITIALIZATION dargestellt). Beim Eintritt in den Abtastzustand 62 erzeugt der Automat 48 von FIG. 5 ein Signal C2_START, das den Zähler 52 von FIG. 5 veranläßt, mit dem Zählen zu beginnen. Während des Intervalls, in dem der Zähler 52 zählt, bleibt der Automat 48 in dem Abtastzustand 62 von FIG. 6. Während des Abtastzustands werden die Abtast-Flipflops 16-16k von FIG. 4 durch das Signal STCK getaktet. Gleichzeitig wird das SCMN-Signal angelegt, so daß aufeinanderfolgende Bit eines ersten Prüfvektors (die das Signal SCAN DATA enthalten) in die Abtast-Flipflops 16-16k eingetastet werden. Während des Taktens der Abtast-Flipflops 16-16k werden die vorher in die Abtast-Flipflops eingetasteten Bit sequentiell in das MISR 34 von FIG. 4 hineingeschoben.
Wenn der Zähler 52 von FIG. 5 heruntergezählt hat, erzeugt der Zähler ein Signal C2_END, wodurch der Automat 48 von FIG. 5 in einen in FIG. 6 abgebildeten Zustand NORMAL 64 eintritt, woraufhin ein Signal C3_START erzeugt wird, um zu verursachen, daß der Zähler 50 zu zählen beginnt. Somit bleibt der Automat 48 in dem Abtastzustand 62 von FIG. 6, bis das Signal C2_END angelegt wird, was durch den durch die Schrift
neben dem Abtastzustand gekennzeichneten geschleiften Pfeil angedeutet wird. Während des Zustandes NORMAL 64 bewirkt der Multiplexer 31 von FIG. 4 die Weitergabe eines zweiten Prüfvektors aus dem LFSR 28 zu dem nicht abzutastenden Teil 32 von FIG. 4. Weiterhin wird das SMCN-Signal nun deaktiviert, so daß jedes der Abtast-Flipflops 16-16k von FIG. 4 nun auf ein Signal aus dem nicht abzutastenden Teil 32 reagiert. Außerdem wird zu diesem Zeitpunkt das NORMAL- Signal angelegt, wodurch die Taktschaltung 40 von FIG. 3 den nicht abzutastenden Teil 32 der integrierten Schaltung 10 von FIG. 4 einmal mit dem Signal NSTCK taktet, so daß die Bit des zweiten Prüfvektors dort eingegeben werden. Bei Empfang der Bit des zweiten Prüfvektors erzeugt die integrierte Schaltung 10 eine Reaktion an ihren primären Ausgängen (d.h. dem Ausgang des nicht abzutastenden Teils 32), und zur gleichen Zeit wird außerdem in jedes einzelne der Kette von Abtast-Flipflops 16-16k ein Bit aus dem nicht abzutastenden Teil hineingeschoben. Das Antwortsignal am Ausgang des nicht abzutastenden Teils 32 wird am MISR 34 mit den vorher aus der Kette von Abtast- Flipflops 16-16k herausgeschobenen Bit kompaktiert.
Der Zustand NORMAL 64 von FIG. 6 endet, wenn der Zähler 50 von FIG. 5 zurückgezählt hat und ein Signal C3_END erzeugt, woraufhin ein Wiedereintritt in den Abtastzustand 62 von FIG. 6 erfolgt und der Zähler 52 von FIG. 5 durch das Signal C2_START erneut initialisiert wird. Während des Abtastzustands 62 werden die Abtast-Flipflops 16-16k von FIG. 4 in einen Nichtbetriebs- oder Prüfmodus versetzt, so daß als Vorbereitung für den Wiedereintritt in den Zustand NORMAL 60 Bit eines nachfolgenden ersten Prüfvektors dort eingetastet werden können. Beim Wiedereintritt in den Zustand NORMAL 64 wird der Schritt des Taktens des nicht abzutastenden Teils 32 von FIG. 4 zum Eingeben eines nachfolgenden zweiten Prüfvektors wiederholt.
Der Vorgang des Umschaltens zwischen den Zuständen SCAN und NORMAL (62 bzw. 64) von FIG. 6 wird für die Dauer eines Intervalls fortgesetzt, das dadurch bestimmt ist, wie oft der Zähler 50 von FIG. 5 zurückgezählt hat. Am Ende dieses Intervalls geht der Automat 48 von FIG. 3 von dem Zustand NORMAL 64 von FIG. 6 in einen Zustand WAIT 66 über, woraufhin der Automat 48 von FIG. 5 ein Signal BIST_DONE erzeugt, das dem externen Prüfsystem 30 von FIG. 4 zugeführt wird, um anzudeuten, daß das Prüfen abgeschlossen ist. Der Automat 48 von FIG. 5 tritt in den Wait-Zustand 66 (Wartezustand) von FIG. 6 ein und hält diesen eine festgesetzte Zeitdauer lang, um das Zugreifen auf die in dem MISR 34 von Fig. 4 gespeicherten kompaktierten Antwortdaten durch das externe Prüfsystem 30 zu erlauben. Nach dem Zugriff auf das MISR 34 von FIG. 4 tritt der Automat 48 von FIG. 5 in einen Zustand RESET 68 (siehe FIG. 6) ein, während dem integrierte Selbsttestoperationen ausgeführt werden. Anders gesagt arbeitet die integrierte Schaltung 10 von FIG. 4 während des Zustands RESET 68 in ihrer normalen, Nicht- Prüf-Betriebsart, oder in einem herkömmlichen Modus des Teilabtastens. Der Automat 48 von FIG. 5 bleibt solange im Zustand RESET 68, wie das START_BIST-Signal nicht angelegt ist (was durch den durch die Schrift START_BIST über dem Zustand RESET gekennzeichneten Schleifenpfeil angedeutet wird). Wenn das START_BIST- Signal angelegt wird, erfolgt wie bereits beschrieben der Eintritt in den Zustand INITIALIZATION 56 von FIG.
Unter manchen Umstnden ist es wünschenswert, die integrierte Schaltung 10 auf die mit Bezug auf FIG. 2 beschriebene herkömmliche Weise einer Teilabtastprüfung zu unterziehen, anstatt Teilabtastprüfen in einem integrierten Selbsttestmodus auszuführen.
Um das Ausführen des Teilabtastprüfens ohne Beeinflussung zu ermöglichen, reagiert der Automat 48 von FIG. 5 auf ein extern erzeugtes Abtast-Steuersignal SCAN_CTL, wodurch bei dessen Empfang während des Zustands RESET herkömmliches Teilabtastprüfen eingeleitet wird, und dabei bewirkt, daß die Zustandswechsel des Automaten 48 vorübergehend gesperrt werden. Während des Zustands RESET 68 können die Abtast-Flipflops 16-16k unabhängig von dem Prüfsystem 26 von FIG. 4 abgetastet werden.
Um das Teilabtastprüfen der integrierten Schaltungen 10 wirksam in einem integrierten Selbsttestmodus auszuführen, müssen die nicht abzutastende Flipflops 14&sub4;-14n von FIG. 2 in einen bekannten (d.h. anfänglichen) Zustand gebracht werden. Wie besprochen wird solches Initialisieren typischerweise durch den Automaten 48 von FIG. 5 während des Zustands INITIALIZATION 56 von FIG. 6 ausgeführt. Es wurde jedoch festgestellt, daß die ordnungsgemäße Initialisierung im allgemeinen nicht sehr effektiv ausgeführt werden kann, wenn ein oder mehrere ihre eigene Schleife bildende nicht abzutastende Flipflops, wie zum Beispiel das Flipflop 14&sub6; in FIG. 1 und 2, vorhanden sind. Der Grund dafür liegt darin, daß durch die Eigenschaft der eigenen Schleifenbildung das Ausgangssignal des Flipflops 14&sub6; am Eingang des Flipflops erscheint und die Möglichkeit des Rücksetzens des Bausteins beeinflussen kann. Es wurde festgestellt, daß es zur Überwindung dieses Problems wünschenswert ist, jedes seine eigene Schleife bildende Flipflop durch eine initialisierbare Flipflopeinheit 69, die in FIG. 9 dargestellt ist, zu ersetzen (es ist zu beachten, daß die dem Flipflop 14&sub6; zugeordnete Rückkopplungsschleife bei Ersetzung des Flipflops auch bei der initialisierbaren Flipflopeinheit 69 vorhanden sein würde).
Die initialisierbare Flipflopeinheit 69 umfaßt ein herkömmliches flankengesteuertes D-Flipflop 70, an dessen D-Eingang das Ausgangssignal eines UND-Gatters 71 angelegt wird, an dessen beide Eingänge ein Signalpaar DATA und SMCN angelegt ist. Das Signal DATA stellt die normalen Daten dar, die ansonsten dem Flipflop 14&sub6; von FIG. 1 und 2 zugeführt würden. Das Signal SMCN wird von der Steuerung 38 von FIG. 5 während des Initialisierungszustands 56 von FIG. 6 erzeugt. Auf diese Weise wird bei Aktivierung des SMCN- Signals das Signal mit dem Signal DATA (einschließlich des Rückkopplungssignals aus dem Flipflop-Ausgang) logisch UND-verknüpft, um sicherzustellen, daß das Flipflop 14&sub6; tatsächlich initialisiert wird.
Es wurde vorstehend ein Prüfsystem 26 und dessen Verwendungsweise zum Teilabtastprüfen der integrierten Schaltung 10 in einem integrierten Selbsttestmodus beschrieben. Der Vorteil der vorliegenden Methode ist, daß das Prüfen mehrerer integrierter Schaltungen 10 auf einer (nicht gezeigten) Leiterplatte leicht durch das Boundary-Scan-Prüfsystem 30 von FIG. 4 ausgeführt werden kann, indem die Signale TDI, TCK und TMS einfach jeder solchen integrierten Schaltung parallel zu den anderen zugeführt werden. Es sei vermerkt, daß das Prüfsystem 26 der obigen Beschreibung nach zwar auf ein Signal START_BIST aus dem Boundary-Scan-Prüfsystem 30 reagiert, das START_BIST aber auch von einer anderen Quelle erzeugt werden kann.
Es ist zu verstehen, daß die oben beschriebenen Ausführungsformen nur als beispielhaft für die Prinzipien der Erfindung zu betrachten sind.

Claims

1. Verfahren zum Prüfen einer integrierten Schaltung (10), die eine Mehrzahl von Flipflops enthält, von denen eine ausgewählte Gruppe in einer Abtastkette angeordnet wird, um eine teilweise Abtastprüfung der integrierten Schaltung auszuführen, wobei das Verfahren die folgenden Schritte umfaßt:

(a) Ersetzen jedes nicht der Abtastkette angehörenden Flipflops (14), das seine eigene Schleife bildet, durch eine initialisierbares, nicht der Abtastkette angehörendes Flipflop;

(b) Initialisieren jedes Flipflops auf einen bekannten Zustand;

(c) Versetzen der integrierten Schaltung in einen Prüfmodus;

(d) Einschieben eines ersten Prüfvektors in die der Abtastkette angehörenden Flipflops (16), während gleichzeitig Bit herausgelesen werden, die vorher in die der Abtastkette angehörenden Flipflops eingeschobenen wurden;

(e) Zurückversetzen der integrierten Schaltung in einen normalen Betriebsmodus;

(f) Anlegen eines zweiten Prüfvektors an einen nicht abzutastenden Teil (32) der integrierten Schaltung, um zu verursachen, daß er eine Antwort erzeugt und ein Bit aus dem nicht abzutastenden Teil (32) in jedes der der Abtastkette angehörenden Flipflops einschieben läßt; und

(g) Kompaktieren der Antwort der integrierten Schaltung mit den Bit, die aus den der Abtastkette angehörenden Flipflops herausgeschoben werden, um einen Bitstrom zu erhalten, der die Funktion der Schaltung anzeigt.

2. Verfahren nach Anspruch 1, wobei die Schritte (c) - (g) eine vorbestimmte Anzahl von Malen wiederholt werden.

3. Verfahren nach Anspruch 1, wobei der Schritt des Verschiebens des ersten Prüfvektors die folgenden Schritte umfaßt:

Auslesen von Bit des ersten Prüfvektors aus einem ersten Speicherregister (28) in der integrierten Schaltung; und

wiederholtes Takten der der Abtastkette angehörenden Flipflops (16), um den ersten Prüfvektor in diesen zu verschieben.

4. Verfahren nach Anspruch 3, wobei der Schritt des Anlegens der Bit des zweiten Prüfvektors die folgenden Schritte umfaßt:

Auslesen von Bit des zweiten Prüfvektors aus dem ersten Speicherregister (28) und einmaliges Takten der nicht der Abtastkette angehörenden Flipflops (14).

5. Verfahren nach Anspruch 1, wobei der Kompaktierungsschritt den Schritt des Eingebens von Antwortbit aus dem nicht abzutastenden Teil (32) der integrierten Schaltung und der Bit, die aus den abzutastenden Flipflops herausgeschoben wurden, in ein Schieberegister (34) mit mehreren Eingängen in der integrierten Schaltung umfaßt.

6. Verfahren nach Anspruch 5, wobei die Schritte des Initialisierens der integrierten Schaltung die Schritte des sequentiellen Initialisierens des ersten Registers (28), der der Abtastkette angehörenden Flipflops (16), der nicht der Abtastkette angehörenden Flipflops (14) und dann des zweiten Registers (34) umfassen.

7. Prüfsystem zum Prüfen einer aus einer Mehrzahl von Flipflops konf igurierten integrierten Schaltung, von denen mindestens ein Teil in einer Abtastkette(16) angeordnet werden, um eine teilweise Abtastprüfung der Schaltung auszuführen, das folgendes umfaßt:

ein initialisierbares Flipflop zum Ersetzen jedes seine eigene Schleife bildenden, nicht abzutastenden Flipflops;

erste Registermittel (28) zum Speichern erster und zweiter Prüfvektoren für die Eingabe in die Kette von abzutastenden Flipflops bzw. für die Eingabe in die integrierte Schaltung;

Steuerungsmittel (38), um (a) die integrierte Schaltung zu initialisieren; (b) zu verursachen, daß der erste und der zweite Prüfvektor aus dem ersten Prüfregister an die Kette von abzutastenden Flipflops bzw. an den nicht abzutastenden Teil (32) der integrierten Schaltung während eines Prüfintervalls angelegt werden; und (c) zu verursachen, daß die Kette von abzutastenden Flipflops und der nicht abzutastende Teil (32) der integrierten Schaltung in einem normalen Betriebsmodus arbeiten, nachdem der erste bzw. der zweite Prüfvektor empfangen wurden, so daß die integrierte Schaltung eine Antwort erzeugt und verursacht, daß ein Bit aus dem nicht abzutastenden Teil (32) in das jeweiligen abzutastenden Flipflops eingeschoben wird; und

Mittel (34) zum Kompaktieren der von der integrierten Schaltung erzeugten Antwort mit den aus den der Abtastkette angehörenden Flipflops herausgeschobenen Bit.

8. Prüfsystem nach Anspruch 7, wobei die Steuerungsmittel folgendes umfassen:

eine Taktsteuerschaltung (40) zum Takten der Kette von Abtast-Flipflops (16-16k), und zum Takten der nicht abzutastenden Flipflops;

einen endlichen Automaten zum Steuern der Funktion der ersten Registermittel, der der Abtastkette angehörenden Flipflops und der integrierten Schaltung in vorgewählten Intervallen; und

eine Mehrzahl von an den endlichen Automaten angekoppelten Zählern (50,52,54) zum Signalisieren des Auftretens jedes vorgewählten Intervalls.

9. Prüfsystem nach Anspruch 7, wobei das erste Register (28) ein Schieberegister mit linearer Rückkopplung umfaßt.

10. Prüfsystem nach Anspruch 7, wobei die besagten Mittel (34) zum Kompaktieren ein Schieberegister mit mehreren Eingängen umfassen.

11. Prüfsystem nach Anspruch 7, wobei jedes initialisierbare Flipflop folgendes umfaßt:

ein D-Flipflop (70) mit einem Eingang und einem Ausgang; und

einen Multiplexer zum selektiven Zuführen eines Initialisierungssignals und normaler Daten zum Eingang des D-Flipflops.

12. Prüfsystem nach Anspruch 7, wobei die Steuerung auf Steuersignale aus einem externen Boundary-Scan- Prüfsystem reagiert.