DE3855410T2

DE3855410T2 - Diagnosegerät für ein Datenverarbeitungssystem

Info

Publication number: DE3855410T2
Application number: DE3855410T
Authority: DE
Inventors: David J Garcia; Daniel E Lenoski
Original assignee: Tandem Computers Inc
Current assignee: Tandem Computers Inc
Priority date: 1987-04-20
Filing date: 1988-04-11
Publication date: 1997-01-16
Anticipated expiration: 2008-04-12
Also published as: EP0289158B1; JPS63280340A; US4780874A; AU594568B2; EP0289158A2; AU1473388A; JPH0721772B2; EP0289158A3; DE3855410D1

Description

Die vorliegende Erfindung bezieht sich auf eine Diagnosevorrichtung für ein Datenverarbeitungssystem und insbesondere auf eine Diagnosevorrichtung für Chipebenen mit einem in ein System aus Rastschaltern eingelagerten Abtastmuster.
In der Vergangenheit wurden in IC-Chips enthaltene digitale Schaltpläne oder Schaltkreise aufgrund der Möglichkeit eines Zugriffs auf individuelle Komponenten manuell getestet. Später hatte eine Zunahme der Anzahl der Einheiten pro Chip eine Abnahme des Verhältnisses zwischen der Anzahl der IC-Pinne und der Anzahl der Komponenten auf dem Chip zur Folge. Daraus resultierte, daß ein Eingriff auf individuelle Komponenten zunehmend schwieriger, wenn nicht unmöglich, wurde.
Als Untersuchungs- und Instandhaltungskosten bis oberhalb eines akzeptablen Limits anstiegen, versuchten Konstrukteure die Beobachtbarkeit und Kontrollierbarkeit jedes Chips zu erhöhen, um die Untersuchung zu vereinfachen. Dabei bezieht sich die Beobachtbarkeit auf die Einfachheit, den Zustand eines internen Signals zu bestimmen. Die Kontrollierbarkeit bezieht sich auf die Einfachheit, einen spezifischen internen Signalwert zu erzeugen. Der direkteste Weg zur Erhöhung der Beobachtbarkeit oder Kontrollierbarkeit eines Schaltplans besteht darin, während einer Untersuchung verwendbare Testpunkte oder zusätzliche Schaltungseingänge und -ausgänge in den Chip einzufügen. Bei gedruckten Schaltungen sind die Kosten für Testpunkte gerechtfertigt. Dagegen ist der Einsatz von Testpunkten bei IC's aufgrund einer Limitierung der IC-Pinne nicht möglich. Daher wurden Techniken entwickelt, bei denen ein Abtastpfad eingesetzt wird, um einen Zugriff auf interne Knoten eines Schaltplans zu ermöglichen, ohne separate externe Verbindung für jeden einzelnen zu prüfenden Knoten zu erfordern.
In der Abtastpfad-Technik wird eine Schaltung für zwei Anwendungsarten konstruiert: Die eine ist eine Normalfunktion, und die andere ist eine Testfunktion, in der Schaltungsspeicherelemente (storage), nämlich typische kombinierte Schaltungseingangs- und -ausgangsspeicherelemente, in einer Schieberegisterreihe zusammengeschaltet sind, um mit jedem Satz an Kombinationslogik verbundene Abtasteinheiten zu bilden. Mit der Schaltung im Testmodus ist es möglich, ein beliebiges Testmuster in das Einganselement zu schieben. Durch Rückkehr der Schaltung in den Normalmodus für eine Taktperiode kann die kombinierte Schalttechnik auf den Inhalt des Schieberegisters zugreifen und anschließend die Ergebnisse in den Ausgangselementen speichern. Wird nun die Schaltung in den Testmodus gesetzt, so kann der Inhalt des Schieberegisters herausgeschoben und mit der korrekten Antwort verglichen werden.
Eine Möglichkeit zur Implementierung eines Abtastpfads besteht darin, zur Bildung eines Schieberegisters die Flip-Flops der Schaltung zusammenzuschalten. Ein wichtiges Kennzeichen von Flip-Flops ist nämlich die Möglichkeit, durch direkte Verbindung des Ausgangs eines ersten Flip-Flop's mit dem Dateneingang des nächsten Flip-Flop's ein Schieberegister zu erstellen. Leider sind bei einigen Technologien, z.B. der MOS-Technologie, auf Flip-Flops basierende Abtastpfade nicht effizient oder nicht leicht zu implementieren, und es gibt Unwägbarkeiten, wenn das System bei mehrfach nicht-überlappenden Pulsfolgen arbeiten muß. Darüber hinaus sind Flip-Flops verwendende Abtastpfade empfindlich bei Änderungen des Taktsignals und erfordern somit äußerste Rücksicht auf Taktschieflagen, Signallaufzeit und andere Hardware-Faktoren, die extrem schwierig zu steuern sind.
Von Interesse ist ein System des Standes der Technik nach der US-A-4602210. Dieser offenbart eine testbare integrierte Schaltung mit einem zusätzlichen Schaltkreis, der - im Testmodus betrieben - eine Vielzahl von Abtastpfaden definiert, von denen in jedem eine Vielzahl von bistabilen Elementen (insbesondere spezielle Abtastpfad-Flip-Flops) isoliert von den Kombinationsschaltkreisen der integrierten Schaltung in Reihe geschaltet sind. Die Ein- und Austrittsenden dieses Abtastpfades sind über vielebige Demultiplexer- und Multiplexeranordnungen mit Eingangs- bzw. Ausgangspins der integrierten Schaltung verbunden. Der Demultiplexer der letzten Ebene und der Multiplexer der letzten Ebene beinhalten eine erste Gruppen von Verbindungen mit den Eingangs- bzw. Ausgangsenden des Abtastpfades sowie eine zweite Gruppen von Verbindungen mit den Eingangs- und Ausgangsenden der Aufgabenlogik. Die Demultiplexer, die Multiplexer und die Abtastpfad-Flip-Flops sind bei zusätzlicher Verwendung eines Modus-Reglersignals zwischen Aufgaben- und Testmodus bedienbar. Ist die Schaltung im Testmodus, wird ein an die Eingänge der Abtastpfade angelegtes Testsignal an den Ausgangsenden der Pfade überwacht, um den Grad des korrekten Betriebs der SPFF's in jedem Pfad anzuzeigen. Danach werden zusammengesetzte Testvektoren angelegt, um die kombinierten Schaltkreise über die SPFF's und die Primäreingänge zu diesen kombinierten Schaltkreisen zu testen.
Bei einer anderen Abtastpfad-Technik werden als Elemente des Schieberegisters, eher als Flip-Flops, ebenensensitive Elemente verwendet, z.B. Rastschalter. Ein Beispiel dieser Technik ist das von IBM verwendete "level sensitive scan design" (LSSD). Leider ist es nicht möglich, zu Testzwecken dieses Rastschaltersystem direkt in ein Schieberegister umzugestalten. Statt dessen erfordert die Umformung eines Rastschaltregisters in ein Schieberegister eine Konvertierung jedes Rastschalters in einen besonderen Doppeleingang-Rastschalter und eine Plazierung eines zusätzlichen Rastschalters zwischen jede Registerstufe. Die resultierende Struktur erfordert drei Operationstakte, wobei jeder Takt sorgfältig eingestellt und zu unterschiedlichen Zeiten in Abhängigkeit davon gegeben werden muß, ob sich das System im Normal- oder im Testmodus befindet. Diese Kontroll-Logik trägt zu Taktschieflagen bei.
In den im folgenden aufgeführten und für die vorliegende Erfindung besonders relevanten Veröffentlichungen werden Techniken über ebenensensitive Abtastmuster (Level Sensitive Scan Design) diskutiert. Donald Komonytsky, "LSI Seif Test Using Level Sensitive Scan Design and Signature Analysis", 1982 IEEE Test Conference, Paper 14.3; E.B. Eichelberger, T.W. Williams, "A Logic Design Strukture for LSI Testability", #14 Design Automation Conference, 1977; T.W: Williams, "Design for Testability -- A Survey", IEEE Transactions on Computers, Vol C-31, No. 1, January 1982; Konemann, Mucha & Zwiehoff, "Built-In Test for Complex Digital lntegrated Circuits", IEEE Journal of Solid State Circuits, Vol SC- 15, No. 3, June 1980; E.J. McCluskey, "A Survey of Design for Testability Scan Techniques", VLSI System Design Magazine, Semicustom Design Guide, Summer 1986.
Gemäß der vorliegenden Erfindung ist eine Diagnosevorrichtung für eine Vielzahl kombinierbarer logischer Elemente in einem Datenverarbeitungssystem vorgesehen, wie diese in Anspruch 1 definiert ist.
Die vorliegende Erfindung ist gerichtet auf eine ebenensensitive Diagnosevorrichtung für eine Datenverarbeitungskomponente. Die Diagnosevorrichtung erfordert nur zwei frei laufende, nicht überlappende Takte und kann durch auf Software basierende Freigabesignale gesteuert werden. Gemäß einer Ausgestaltung der Erfindung umfaßt jede Pfadeinheit in einer Schieberegisterkette eine Vielzahl von ebenensensitiven Elementen, z.B. Datenrastschalter, welche als Antwort auf eine Impulsfolge einer "Phase B" Signale von deren Eingangspolen zu deren Ausgangspolen übertragen. Zur Übertragung von Daten an den Einganspol jedes Datenrastschalters im Normalmodus, ist an jeden Datenschalter ein Multipexer angeschlossen. Im Testmodus überträgt der Multiplexer Signale von den Ausgangspolen eines datenrastschalters an den Eingangspol eines benachbarten Datenrastschalters, so daß Signale der Datenrastschalter seriell über die resultierende Rastschalkterkette in Verbindung stehen. Der erste Rastschalter in der Reihe ist an einen Testdateneingang angeschlossen, und der letzte Rastschalter in der reihe ist an einen Testdatenausgang angeschlossen.
Um eine unkontrollierte Fortpflanzung der Testdaten durch die seriell verbundenen Rastschalter zu vermeiden, enthält jeder Multiplexer einen zwischen dem Testdateneingang des Multiplexers und dem Ausgangspol des in der Kette vorhergehenden Daten rastsschalters angeordneten Testrastschalter. Der Testrastschalter wird gesteuert von einem Impulsfolgesignal einer "Phase A", das verschachtelt ist mit der Impulsfolge der Phasen B ohne diese zu überlappen, und jeder positive A-Phasenpuls alterniert mit jedem B-Phasenpuls. Zur Steuerung des Multiplexers wird über einen selektierten Rastschalter ein Tastfreigabesignal an jeden Multiplexer angeschlossen, um sicherzustellen, daß die Multipexer mit den an ihren Eingängen anstehenden Testdaten synchron arbeiten. Falls eine Aufrechterhaltung der an den Ausgangspolen jedes Datenrastschalters existierenden Werte erwünscht ist, wird mittels eines arretierten Rastschalters ein Arretier(FREEZE)-Signal an den freien Pol jedes Laufdatenrastschalters angelegt.
Im folgenden wird die Erfindung beispielhaft anhand einer Zeichnung näher beschrieben. Darin zeigen:
Figur 1 ein Blockschaltbild einer bekannten Diagnosevorrichtung mit einem ebenensensitiven Abtastmuster,
Figur 2 ein Blockschaltbild einer zwischen zwei Kombinationslogiksätzen angeordneten ebenensensitiven Einheit gemäß der Erfindung,
Figur 3 ein Diagramm zur Erläuterung der Zeitpulse gemäß der Erfindung,
Figur 4 ein Blockschaltbild eines im Sinne der Erfindung verwendeten konventionellen Rastschalters,
Figur 5 ein Blockschaltbild eines im Sinne der Erfindung arretierbaren Rastschalters,
Figur 6 ein detailliertes Blockschaltbild einer ebenensensitiven Abtasteinheit gemäß Figur 2,
Figuren 7a, 7b und 7c ein Blockschaltbild einer Phase-A-Abtasteinheit, eines konventionellen Phase-A-Rastschalters bzw. eines arretierbaren Phase-A-Rastschalters gemäß der Erfindung,
Figuren 8a, 8b und 8c ein Blockschaltbild einer Phase-B-Abtasteinheit, eines konventionellen Phase-B-Rastschalters bzw. eines arretierbaren Phase-B-Rastschalters gemäß der Erfindung,
Figur 9 ein Blockschaltbild eines Chip-Ebenen-Abtastpfads gemäß der vorliegenden Erfindung,
Figur 10 ein Blockschaltbild und ein Zeitdiagramm zur Erläuterung der Verwendung eines zwischen einer Phase-B-Abtasteinheit und einer Phase-A-Abtasteinheit angeordneten konventionellen Phase-A- Rastschalters,
Figur 11 ein Blockschaltbild zur Erläuterung der Verwendung eines mit einer Phase-B-Abtasteinheit alternierenden konventionellen Phase-A- Rastschalters,
Figur 12 ein Blockschaltbild zur Erläuterung der Verwendung eines arretierbaren Phase-A-Rastschalters, während die Rastschaltersteuerung ihre Eingänge von einer Phase-B-Abtasteinheit erhält,
Figur 13 ein Blockschaltbild zur Erläuterung der Verwendung einer einem eingelassenen konventionellen Phase-B-Rastschalter vorangehenden Phase-B-Abtasteinheit,
Figur 14 ein Blockschaltbild und ein Zeitdiagramm zur Erläuterung der Redundanz bei der Verwendung einer einem eingelassenen konventionellen Phase-B-Rastschalter vorangehenden Phase-B- Abtasteinheit in der Kontrollsektion einer Phase-A-Abtasteinheit, und
Figur 15 ein Blockschaltbild und ein Zeitdiagramm zur Erläuterung des Austausches einer Phase-B-Abtasteinheit gegen einen konventionellen Phase-B-Rastschalter gefolgt von einer Phase-A-Abtasteinheit.
Figur 1 zeigt ein Blockschaltbild zur Erläuterung eines ebenensensitiven Abtastmusters, wie es beschrieben ist in E.G. Eichelberger und P.W. Williams in dem Aufsatz "A Logic Design Strukture For LSI Testability", erschienen unter Nr. 14, Design Automation Conference, 1977. Gemäß Figur 1 ist eine ebenensensitive Abtasteinheit 4 mit Anschlüssen X1, Y1, X2 und Y2 eines Teils einer Kombinationslogik 8 verbunden. Die Kombinationslogik 8 umfaßt einen oder mehrere logische Bereiche innerhalb einer CPU, einer Regeleinrichtung oder einem anderen Datenverarbeitungselement. Die Anschlüsse X1 und X2 können Ausgänge eines ersten logischen Bereichs sein, und die Anschlüsse Y1 und Y2 können Eingänge eines zweiten logischen Bereichs sein. Ohne die ebenensensitive Abtasteinheit 4 gelangen Daten normalerweise über konventionelle Eingaberastschalter vom Anschluß X1 zum Anschluß Y1 und vom Anschluß X2 zum Anschluß Y2.
Die ebenensensitive Abtasteinheit 4 umfaßt eine Vielzahl von Rastschaltern L1 und L2. Die Rastschalter L1 übertragen entweder am Eingang EIN1 oder EIN2 anliegende Daten an den Ausgang AUSL1 als Antwort auf Taktsignale TAKT1 oder TAKT2, die an Anschlüssen C1 bzw. C2 anliegen. Während des Normalbetriebs der Kombinationslogik 8 übertragen die Rastschalter L1 als Reaktion auf das Signal TAKT1 Daten von den Anschlüssen EINL1 an die Anschlüssen AUSL1. Im Testmodus übertragen die Rastschalter L1 als Reaktion auf das Signal TAKT2 Daten von den Anschlüssen EIN2 an die Anschlüsse AUSL1. Da die Rastschalter zur Bildung eines Schieberegisters nicht direkt miteinander verbunden werden können, ist ein zusätzlicher Rastschalter zwischen dem Anschluß AUSL1 eines ersten Rastschalters L1 und dem Eingang EIN2 eines nachfolgenden Rastschalters angeordnet. Die Rastschalter L2 übertragen als Reaktion auf ein Taktsignal TAKT3 Daten von den Anschlüssen EINL2 auf AUSL2. Entsprechend werden im Testmodus durch Anlegen von Testdaten an den ersten Rastschalter L1 und durch wechselweises pulsieren der Signale TAKT2 und TAKT3 Daten durch die ebenensensitive Abtasteinheit 4 geschoben. Das System benötigt somit drei Takte, die in Abhängigkeit von der gewünschten Funktion zu unterschiedlichen Zeiten gestoppt und gestartet werden müssen.
Figur 2 ist ein Blockschaltbild einer Abtastkette, die erfindungsgemäß aus einer Vielzahl von untereinander verbundenen ebenensensitiven Abtasteinheiten 20, 21 und 22 gebildet ist. Beim Normalbetrieb erhält die Abtasteinheit 20 über einen parallelen Datenbus 23 primäre Eingabelaufdaten und überträgt diese zu einer Kombinationslogik 24 über einen parallelen Datenbus 25. Die Abtasteinheiten 21 und 22 erhalten Laufdaten von der Kombinationslogik 24 und 26 über parallele Datenbusse 27 und 28, wobei die von der Kombinationslogik 26 über einen parallelen Bus 29 empfangenen Daten an einen Ausgabebus 30 übertragen werden. Im Testmodus erfolgt eine Testdateneingabe an die Abtastkette 18 über eine Leitung 32, und die Abtasteinheiten 20, 21 und 22 schieben nacheinander die Testdaten solange durch die Abtastkette 18, bis die Testdaten über die Busse 25 und 29 zur Verarbeitung an die Kombinationslogik 24 bzw. 26 gelangt sind.
Nachdem jede Sektion der Kombinationslogik ihre Operation mit den Testdaten durchgeführt hat, werden die Ergebnisse in die Abtasteinheiten 21 und 22 geladen und anschließend nacheinander über eine Testdatenausgabeleitung 34 herausgeschoben. Die Operation jeder Abtasteinheit 20, 21 und 22 wird gesteuert durch ein über eine Leitung 36 empfangenes abtastselektives Signal, ein über eine Leitung 40 empfangenes Arretiersignal und zwei freilaufende, verschachtelte, nicht-überlappende, als "Phase A" und "Phase B" benannte Takt-Pulsfolgen, die über eine Leitung 44 bzw. 46 empfangen werden. Das Format der Phase A und der Phase B ist in Figur 3 veranschaulicht. Die vorliegende Erfindung vermeidet das Erfordernis eines dritten Taktes, und die Takte A und B müssen nicht für intermittierende Operationen ausgelegt sein.
Die Figuren 4 und 5 illustrieren die grundlegenden ebenensensitiven Vorrichtungen, z.B. Rastschalter, die erfindungsgemäß zur Implementierung ebenensensitiver Abtasteinheiten verwendet werden. Der Rastschalter gemäß Figur 4 ist ein konventioneller Rastschalter, bei dem über eine Eingabeleitung 50 empfangene Daten immer dann an eine Datenausgabeleitung 52 übertragen werden, wenn ein an einer Taktleitung 54 anstehendes Signal einen vorbestimmten Wert, z.B. hoch, erreicht. Figur 5 veranschaulicht einen arretierbaren Rastschalter 56, der über eine Eingabeleitung 58 empfangene Daten immer dann an eine Datenausgabeleitung 60 überträgt, wenn an einer Freigabeleitung 62 und an einer Taktleitung 64 anstehende Signale einen vorbestimmten Wert erreichen. Entsprechend kann die Leitung 62 als eine Steuerleitung fungieren, die vom Rastschalter 56 geladene Signale zurückhält und auf der Leitung 60 existierende Signale unaghängig vom Signal in der Leitung 64 aufrechterhält Beide Rastschalter sind in bekannter Weise konstruiert.
Figur 6 ist ein detailliertes Diagramm der ebenensensitiven Abtasteinheit 20 und veranschaulicht, in welcher Weise die Rastschalter gemäß den Figuren 4 und 5 konstruiert sein können, um ein operatives System zu erzeugen. Da alle Abtasteinheiten in der Abtastkette gleichartig aufgebaut sind, werden lediglich Details der Abtasteinheit 20 erläutert.
Die ebenensensitive Abtasteinheit 20 umfaßt eine Rastschaltersektion 62 und eine Steuersektion 64. Die Rastschaltersektion umfaßt einen ersten arretierbaren Datenrastschalter 68 und einen zweiten arretierbaren Datenrastschalter 70. Obwohl lediglich zwei Datenrastschalter 68 und 70 dargestellt sind, kann in Abhängigkeit von Systemanforderungen eine beliebige Anzahl von Rastschaltern in einer ebenensensitiven Abtasteinheit 20 enthalten sein. Bei Normalbetrieb des Systems übertragen die Rastschalter 68 und 70 Laufdaten von den Leitungen 23A und 23B des Busses 23 auf Leitungen 25A und 25B des Busses 25, und sie übertragen im Testmodus Daten von der Leitung 32 auf eine Leitung 32A. Beide Rastsch alter haben einen eigenen Freigabeeingang zum empfangen von auf der Leitung 46 liegenden Pulsen der Phase B.
Die Steuersektion 64 umfaßt einen ersten Multiplexer 74 und einen zweiten Multiplexer 78. Jeder der Multiplexer 74 und 78 hat einen über einen konventionellen und als Auswahlrastschalter bezeichneten Rastschalter 80 an eine Abtastauswahlleitung 36 angeschlossenen Sondereingang, um in Abhängig von einem von der Abtastauswahlleitung 36 empfangenen ersten und zweiten Signal zu entscheiden, ob Laufdaten oder Testdaten zum Rastschalter 68 bzw. 70 geführt werden sollen. Der Auswahlrastschalter 80 ist zum Empfangen des Pulses der Phase A mit seinem Takteingang an eine Leitung 44 angeschlossen.
Um zu verhindern, daß sich die an der Leitung 32 anliegenden Testdaten unkontrolliert über die Rastschalter 68 und 70 fortpflanzen, wenn die Multiplexer 74 und 78 (als Ergebnis eines allgemeinen Freigabesignals der Phase B) in Teststellung sind, ist ein als Testdatenrastschalter bezeichneter konventioneller Rastschalter 84 zwischen dem Datenausgang des ersten Datenrastschalters 68 und dem Testeingang des Multiplexers 78 angeordnet. Ein solcher Testdatenrastschalter 84 ist ebenfalls zwischen der Eingangsleitung 32 für Testdaten und dem Testdateneingang des Multiplexers 74 angeordnet. Beide Testdatenrastschalter weisen zum Empfangen des Pulses der Phase A einen mit der Leitung 44 verbundenen Freigabeeingang auf.
Um Operationen der Datenrastschalter 68 und 70 zurückzuhalten und die Daten auf den Leitungen 25A und 25B des Busses 25 zu einer bestimmten Zeit aufrechtzuerhalten, weist jeder der beiden Daten rastschalter 68 und 70 einen über ein ODER-Gatter und einen als Arretierschalter bezeichneten konventionellen Rastschalter 92 an die Arretierleitung 40 angeschlossenen Freigabeeingang auf. Der Arretierschalter 92 ist zum Empfangen des Pulses der Phase A mit seinem Takteingang an die Leitung 44 angeschlossen.
Beim Normalbetrieb wird der Abtastauswahlleitung 36 und der Arretierleitung 40 jeweils ein schwaches Signal zugeführt. Bei jedem Puls der Phase B werden Laufdaten auf den Leitungen 23A und 23B parallel über die Daten rastschalter 68 und 70 an die Leitungen 25A und 25B übertragen. Im Testmodus wird ein starkes Signal an die Abtastauswahlleitung 36 gelegt, und Testdaten werden an die Testdateneingabeleitung 32 gegeben. Empfängt nun der Testdatenrastschalter 84 ein Puls der Phase A, werden die über die Leitung 32 geführten Testdaten über den Multiplexer 74 an den Eingang des ersten Datenrastschalters 68 übergeben. Gleichzeitig werden die Daten auf der Laufdatenausgabeleitung 25B des ersten Datenrastschalters 68 über den Multiplexer 78 an den Eingang des zweiten Datenrastschalters 70 übergeben. Die Testdaten werden dann auf die Testdatenausgabeleitung 32A und an den Eingang des Testdatanrastschalters 84 des Multiplexers 78 geschoben, wenn die Datenrastschalter 68 und 70 über die Leitung 46 einen Puls der Phase B empfangen. Danach wird der nächste Testdatenbit vom Testdatenrastschalter 84 des Multiplexers 74 empfangen, und der Prozeß wird fortgesetzt. Folglich fließen die Daten von der Testdateneingabeleitung 32 über den Multiplexer 74, den ersten Datenrastschalter 68, den Multiplexer 78, den zweiten Datenrastschalter 70 und zur Testdatenausgabeleitung 34.
Es kann wünschenswert sein, eine Pulskette der Phase A an die Rastschaltersektion 62 und eine Pulskette der Phase B an die Kontrollsektion zu liefern. Aufgrund dieser Möglichkeit können zwei Kategorien von ebenensensitiven Abtasteinheiten zur Bildung einer Abtastkette nützlich sein. Um die Beziehungen der Rastschalter innerhalb einer Abtastkette zu klären, sollte die in den Figuren 7a - 7c und 8a - 8c notierte Konvention genutzt werden.
Figur 7a stellt eine Abtasteinheit der "Phase A" dar, wobei die Rastschaltersektion einer Abtasteinheit eine Pulskette der Phase A und die Kontrollsektion der Abtasteinheit eine Pulskette der Phase B empfängt. Figur 7b stellt einen konventionellen "Phase-A"-Rastschalter dar, dessen Stellung durch eine Pulskette der Phase A gesetzt ist. Figur 7c stellt einen arretierbaren Rastschalter der "Phase A" dar, der durch eine Pulskette der Phase A gesetzt und von einem über eine Arretierleitung geführten Signal gehalten ist. Zur Zeitwahl ist ein konventioneller Phase-B-Rastschalter am Freigabeeingang des Rastschalters angeordnet. Analog stellt Figur 8A eine Abtasteinheit der "Phase B" dar, wobei die Rastschaltersektion einer Abtasteinheit eine Pulskette der Phase B und die Kontrollsektion der Abtasteinheit eine Pulskette der Phase B empfängt (somit ist die Abtasteinheit 20 eine Abtasteinheit der Phase B). Figur 8B stellt einen konventionellen "Phase-A"-Rastschalter dar, dessen Stellung durch eine Pulskette der Phase A gesetzt ist. Figur 8c stellt einen arretierbaren Rastschalter der "Phase B" dar, der durch eine Pulskette der Phase B gesetzt und von einem über eine Arretierleitung geführten Signal gehalten ist. Zur Zeitwahl ist ein konventioneller "Phase-A"-Rastschalter am Freigabeeingang des Rastschalters angeordnet. Ein den Gebrauch einer Abtasteinheit sowohl der Phase A als auch der Phase B veranschaulichendes Gattungssystem zeigt Figur 9.
Allgemein kann eine Abtastkette einer Abtasteinheit der Phase B direkt ohne zusätzliche Logik festgelegt werden. Falls allerdings ein Design eine Abtasteinheiten der Phase A enthält, muß ein zusätzlicher Phase-A-Rastschalter zwischen jede Abtasteinheit der Phase B plaziert werden, die den Abtasteingang einer Abtasteinheit der Phase A speist, wie in Figur 9 dargestellt. Dies ist erforderlich, damit keine Bits verloren gehen, wenn Daten des Testdatenausgangs der Abtasteinheit der Phase B sich plötzlich über die Phase-B-Steuersektion der Abtasteinheit der Phase A fortpflanzen, bevor die Abtasteinheit der Phase A bereit ist, die tatsächlich an seiner Testdateneingabeleitung anstehenden Daten in die Abtasteinheit zu übertragen. Dies tritt ein, wenn das Abtastauswahlsignal während des Pulses der Phase A vorzugsweise ansteigt, was dazu führt, daß sich die Ausgabe der Abtasteinheit der Phase B ändert, bevor die Abtasteinheit der Phase A die vorhergehende Ausgabe der Abtasteinheit der Phase B speichert. Zum besseren Verständnis dieser Erscheinung wird auf das Zeitdiagramm in Figur 10 verwiesen.
Ein besonderer Vorteil besteht darin, daß durch Anwendung von erfindungsgemäßen Abtasteinheiten im Gegensatz zu Systemen des Standes der Technik nicht jeder Rastschalter des Systems in eine Abtasteinheit konvertiert werden muß. Um eine erhebliche Kosteneinsparung zu realisieren, können einige oder alle Abtasteinheiten durch konventionelle oder arretierbare Rastschalter mit der in Figur 11 gezeigten Phase ersetzt werden. In Figur 11 wurden alle Abtasteinheiten der Phase A ersetzt durch konventionelle Phase-A-Rastschalter. Obwohl das System einen kleinen Teil an Beobachtbarkeit verloren hat, ist die Kontrollierbarkeit nicht betroffen, da der Zustand jedes Rastschalters der Phase A bestimmt ist durch den Inhalt der vorangestellten Abtasteinheit der Phase B. Um allerdings die sequentielle Natur des Systems zu erhalten, muß jeder konventionelle Phase-A-Rastschalter alternieren mit einer Abtasteinheit der Phase B.
Manchmal ist die Umformung aller Phase-A-Rastschalter in konventionelle Rastsch alter aufgrund des Logikflusses oder der Allgemeinheit der abtastbaren Rastschalter nicht akzeptabel. Ein diesbezügliches Beispiel sei ein Registerfile mit vielen von der Logikfunktion her zu sperrenden Rastschaltern der Phase A. Die Struktur eines solchen Registerfiles ist in Figur 12a skizziert. Die Verwendung von Sperren reduziert die Beobachtbarkeit und Kontrollierbarkeit nicht abtastbarer Rastschalter. Werden nur die Rastschalter der Phase B in dieser Art und Weise genutzt, so kann jeder Phase-A-Rastschalter beobachtet und kontrolliert werden durch:
(1) Sperren der Ladekontrolle der Phase A durch das Arretiersignal.
(2) Einheitsmuster abtastbarer Daten, die in die abtastbaren Rastschalter des Systems gegeben werden können, so daß bei getackteter Maschine für einen Zyklus im Laufmodus der Inhalt eines ausgewählten gesperrten Phase-A-Rastschalters gelesen werden kann von oder eingelesen werden kann in einen abtastbaren Rastschalter.
Manchmal ist der Schaltungsentwickler mit einem in einer Komponente, z.B. einem ALU, eingelagerten konventionellen Rastschalter konfrontiert. Ist der eingelagerte konventionelle Rastschalter ein konventioneller Phase-B- Rastschalter, so verletzt ein solcher Rastschalter die Regeln des vorliegenden Systems, in dem alle konventionellen Phase-B-Rastschalter durch Abtasteinheiten der Phase B ersetzt werden. Dennoch kann die Regel durch Einführen einer Abtasteinheit der Phase B vor den eingebetteten konventionellen Phase-B- Rastschalter eingehalten werden, wie dies in Figur 13 gezeigt ist. Die Abtasteinheit der Phase B stellt die Beobachtbarkeit und Kontrollierbarkeit wieder her, ohne die Wirkungsweise des Systems zu beeinflussen, da sowohl der eingelagerte konventionelle Phase-B-Rastschalter als auch die Abtasteinheit der Phase B während des Taktpulses der Phase B die Kontrollsignale durchlassen.
Es gibt eine Ausnahme bezüglich der genannten Anforderung zum Voranstellen einer Abtasteinheit der Phase B vor einen konventionellen Phase-B-Rastschalter. So müssen den konventionellen Phase-B-Rastschaltern in der Kontrollsektion einer Abtasteinheit der Phase A keine Abtasteinheiten der Phase B vorangestellt werden. Dies ist in Figur 14 veranschaulicht.
Falls es schließlich nicht wünschenswert ist, eine Abtasteinheit der Phase B an einem besonderen Punkt in der Schaltung einzusetzen, kann die Abtasteinheit der Phase B ersetzt werden durch einen konventionellen Phase-B-Rastschalter, dem ein arretierbarer Phase-A-Rastschalter oder eine Abtasteinheit der Phase A folgt. Dies ist in Figur 15 veranschaulicht.

Claims

1. Diagnosevorrichtung für eine Vielzahl von Kombinationslogikelementen (24, 26) in einem Datenverarbeitungssystem, umfassend:

- Mittel zum Zuführen nicht-überlappender, verschachtelter Pulsfolgen einer Phase A und einer Phase B;

- eine Vielzahl von Abtasteinheiten (20, 21, 22) der Phase B zum Ankoppeln erster und zweiter Laufdatenausgabepole (25A, 25B) einer ersten vorgeordneten Kombinationslogikeinheit an Laufdateneingabepole (23A, 23B) einer ersten nachgeordneten Kombinationslogikeinheit, wobei eine erste Abtasteinheit der Phase B umfaßt:

- eine Rastschaltersektion (62) mit einem ersten und einem zweiten Laufdateneingang, mit an die Laufdateneingänge der ersten nachgeordneten Kombinationlogikeinheit angekoppelten ersten (25A) und zweiten (25B) Laufdatenausgabepolen, und mit einem angekoppelten Takteingabepol (46) für die Pulsfolge der Phase B, wobei die Rastschaltersektion (62) vorgesehen ist zur Datenübertragung von deren Laufdateneingabepol zu deren Laufdatenausgabepol als Reaktion auf die Pulsfolge der Phase B;

- eine Multiplexsektion (64) mit einem selektiven Eingabepol (36) für ein erstes oder zweites Selektionssignal, mit einem Testdateneingabepol (32), mit einem ersten und einem zweiten an den Laufdatenausgabepol der ersten vorgeordneten Kombinationslogikeinheit angekoppelten Laufdateneingabepol (23A, 23B) einer Kontrollsektion, mit einer an die Kontrollsektion angekoppelten Takteingabe (44) für die Pulsfolge der Phase A, und mit einer an den zweiten Laufdatenausgabepoi (25B) der Rastschaltersektion angekoppelten Rückführung, wobei die Kontrollsektion vorgesehen ist zur direkten Signalübertragung von deren ersten und zweiten Laufdateneingabepolen (23A, 23B) zu den ersten und zweiten Laufdateneingabepolen der Rastschaltsektion, wenn der selektive Eingabepol (36) das zweite Selektionssignal empfängt, und zur Übertragung von Testdaten vom Testdateneingabepol (32) zum zweiten Eingabepol der Rastschaltersektion als Reaktion auf einen vorangehenden Puls der Pulsfolge der Phase A, sowie zur Übertragung der Testdaten vom Laufdatenausgabepol der zweiten Rastschaltersektion über die Rückführung an den Laufdateneingabepol der ersten Rastschaltersektion als Reaktion auf einen folgenden Puls der Pulsfolge der Phase A.

2. Diagnosevorrichtung nach Anspruch 1, wobei die Vielzahl der Abtasteinheiten (20, 21, 22) der Phase B zur Bildung einer Abtastfolge mit einer entsprechenden Vielzahl von Kombinationslogikelementen (24, 26) derart verbunden ist, daß bei jedem Kombinationslogikelement ein erster und ein zweiter Laufdateneingabepol mit einem ersten bzw. zweiten Laufdatenausgabepol (25A, 25B) einer in der Abtastfolge vorangehenden Abtasteinheit sowie ein erster und ein zweiter Laufdatenausgabepol mit einem ersten bzw. zweiten Laufdateneingabepol (25A, 25B) der in der Abtastfolge nächsten Abtasteinheit verbunden sind; wobei

- jede Rastschaltersektion ein erstes und ein zweites Übertragungselement (68, 70) für Laufdaten umfaßt, die als ebenenselektive Datenrastschalter ausgebildet sind, deren Takteingänge an die Mittel zur Eingabe der Pulse der Phase B angesclossen sind, wobei jedes Übertrag ungselement für Laufdaten Mittel zur Übertragung eines Signals von einem Phase-B-Eingabepol zu dessen Ausgabepol als Reaktion auf die Pulsfolge aufweist, und wobei der Ausgang des ersten und zweiten Übertragungselements für Laufdaten an den ersten bzw. zweiten Laufdatenausgabepol angeschlossen ist; und wobei jede M ultiplexsektion umfaßt:

- ein erstes und ein zweites Multiplexmittel, deren Ausgabepole an den Eingabepol des ersten bzw. zweiten Übertragungselements für Laufdaten angeschlossen sind, wobei jedes der beiden Multiplexmittel einen Laufdateneingang und einen Testdateneingang umfaßt, und wobei der Laufdateneingang des ersten und des zweiten Multiplexmittels mit dem ersten bzw. zweiten Laufdatenanschluß verbunden ist;

- einen ersten und einen zweiten Testdatenrastschalter (84), deren Takteingabepole mit den Eingabemitteln (44) für Pulse der Phase B verbunden sind, und deren Ausgänge mit dem Testdateneingang der ersten bzw. zweiten Multiplexmittel verbunden sind, wobei zum Übergeben von Signalen vom Ausgang des zweiten Laufdatenrastschalters (68) zum Eingang der ersten Multiplexmittel (78) als Reaktion auf die Pulsfolge der Phase A der Eingang des ersten Testdatenrastschalters mit dem Ausgang des zweiten Übertragungselements (68) für Laufdaten verbunden ist, und wobei zur Übertragung von Signalen von der Testdateneingabe an den Testeingang der zweiten Multiplexmittel als Reaktion auf die Pulsfolge der Phase A der Eingang des zweiten Testdatenrastschalters (84) mit der Testdateneingabe verbunden ist; wobei

- das erste und das zweite Multiplexmittel einen selektiven Eingang zum empfangen eines ersten und zweiten Selektionssignals zum Anzeigen eines Test- bzw. Normalbetriebmodus aufweisen, wobei jedes Multiplexmittel das Signal von dessen Testeingang an den Eingang des korrespondierenden ersten oder zweiten Übertragungselements (70, 68) für Laufdaten übergeben als Reaktion auf das erste Selektionssignal, und das erste und zweite Multiplexmittel übergeben das Signal von deren entsprechenden Laufdateneingang an den Eingang des korrespondierenden ersten oder zweiten Übertrag ungselements für Laufdaten als Reaktion auf das zweite Selektionssignal, wobei im Testmodus an dem Testdateneingang jeder Abtasteinheit Testdaten bereitgestellt sind; und wobei

- ein selektierender ebenensensitiver Rastschalter (80) vorgesehen ist, dessen Takteingang mit den Pulseingabemitteln der Phase A verbunden ist, dessen weiterer Eingang mit einer Selektionssignalquelle verdunden ist, und dessen Ausgang zum Übergeben des ersten und zweiten Selektionssignals an den selektiven Eingang der ersten und zweiten Multiplexmittel als Reaktion auf die erste Pulsfolge verbunden ist mit dem selektiven Eingang der ersten und zweiten Multiplexmittel.

3. Diagnosevorrichtung nach Anspruch 2, wobei der erste und zweite Laufdatenrastschalter (70, 68) einen Arretierungsanschluß für Arretiersignale einer Arretierquelle aufweisen, wobei als Reaktion auf das Arretiersignal der erste und zweite Datenrastschalter ein vorgegebenes Signal an deren Ausgang aufrechterhalten.

4. Diagnosevorrichtung nach Anspruch 3, mit einem zwischen der Arretierungsquelle und dem Arretierungsanschluß angeordneten und an Freigabemittel angeschlossenen ebenensensitiven Element (92) zur Übergabe des Arretirungssignals an den Arretierungsanschluß als Reaktion auf ein Freigabesignal.

5. Diagnosevorrichtung nach Anspruch 4, wobei das ebenensensitive Element (92) ein Arretierrastschalter ist.

6. Diagnosevorrichtung nach Anspruch 5, wobei der Arretierrastschalter (92) an das erste Pulseingabemittel angeschlossen ist.

7. Diagnosevorrichtung nach einem der vorherigen Ansprüche, wobei die Vielzahl der Abtasteinheiten weiter umfaßt:

- eine mit einem zugeordneten Kombinationslogikelement verbundene Phase- A-Abtasteinheit mit einer Vielzahl von den als Phase-A-Laufdatenrastschalter bezeichneten und an die ersten Pulseingabemittel angeschossenen Laufdatenrastschaltern, von denen jeder Mittel zur Signalübertragung von einem seiner Eingänge zu einem seiner Ausgänge als Reaktion auf einen Puls der Phase A aufweist, und mit einem an jeden Phase-A- Laufdatenrastschalter angeschlossenen ersten Multiplexmittel, zur:

(1) selektiven Signalübergabe von einem Ausgang des ersten Phase-A- Laufdatenrastschalters zum Eingang eines zweiten Phase-A Laufdatenrastschalters als Reaktion auf ein erstes Multiplexsignal, so daß als Reaktion auf ein Puls der Phase A eine serielle Signalübergabe vom ersten auf den zweiten Phase-A-Laufdatenrastschalter erfolgt,

(2) selektiven Übergabe einer Vielzahl von Signalen von einem Kombinationslogikelement an Eingänge einer entsprechenden Vielzahl zugeordneter Phase-A-Laufdatenrastschalter als Reaktion auf ein zweites Multiplexsignal, so daß als Reaktion auf ein Puls der Phase A Kombinationslogiksignale parallel übergeben werden vom Kombinationslogikelement durch den ersten und zweiten Phase-A- Laufdatenrastschalter.

8. Diagnosevorrichtung nach Anspruch 6 oder 7, wobei die erste Vielzahl der Abtasteinheiten der Phase B weiter umfaßt:

- eine zweite Phase-B-Abtasteinheit, deren erste und zweite Kontrollsektion mit deren Laufdateneingängen an erste und zweite Laufdatenausgänge der ersten nachgeordneten Kombinationslogikeinheit angeschlossen sind, wobei der Testdateneingang mit dem Ausgang der ersten Rastschaltersektion der ersten Phase-B-Abtasteinheit verbunden ist.

9. Diagnosevorrichtung nach einem der Ansprüche 1 bis7, umfassend:

- einen konventionellen Rastschalter mit einem ersten und einem zweiten Laufdateneingang, die an den ersten und den zweiten Laufdatenausgang der ersten nachgeordneten Kombinationslogikeinheit angeschlossen sind, und mit einem ersten und einem zweiten Laufdatenausgang, die an den ersten und den zweiten Laufdateneingang der zweiten nachgeordneten Kombinationslogikeinheit angeschlossen sind, sowie mit einem Takteingang zum Empfangen der Pulsfolge der Phase A, wobei der konventionelle Rastschalter zur Datenübertragung von dessen ersten und zweiten Eingang zu dessen ersten und zweiten Ausgang ausgelegt ist als Reaktion auf die 31 Pulsfolge der Phase A;

- eine zweite Phase-B-Abtasteinheit, deren erste und zweite Kontrollsektion mit deren Laufdateneingängen an erste und zweite Laufdatenausgänge der zweiten nachgeordneten Kombinationslogikeinheit angeschlossen sind, wobei der Testdateneingang mit dem Ausgang der ersten Rastschaltersektion der ersten Phase-B-Abtasteinheit verbunden ist.

10. Diagnosevorrichtung nach einem der Ansprüche 1 bis 7, mit einer Phase-A- Abtasteinheit,

- mit einer Rastschaltersektion, deren Takteingang zum Empfangen der Pulsfolge der Phase B angekoppelt ist,

- mit einer Kontrollsektion, deren Takteingang zum Empfangen der Pulsfolge der Phase B angekoppelt ist, und deren erster und zweiter Laufdateneingang an den ersten und zweiten Laufdatenausgang des ersten nachgeordneten Kombinationslogikelements angeschlossen sind, und

- mit einem Koppelrastschalter, dessen Laufdateneingang an den ersten Laufdatenausgang der ersten Phase-B-Abtasteinheit angeschlossen ist, dessen Laufdatenausgang an den Testdateneingang der ertsen Phase-A- Abtasteinheit angeschlossen ist, so daß die erste Phase-B-Abtasteinheit, der Koppelrastschalter und die erste Phase-A-Abtasteinheit ein Schieberegister zum Verschieben der Testdaten zu dem Laufdateneingang des Kombinationslogikelementes bilden.

11. Diagnosevorrichtung für eine Vielzahl von Kombinationselementen eines Datenverarbeitungssystems nach einem der Ansprüche 1 bis 6, wobei ein Laufdatenrastschalter in Form eines Phase-A-Laufdatenrastschalters zur Datenübergabe von einem Kombinationslogikelement zu einem seiner Ausgänge als Reaktion auf jeden Puls der Pulsfolge der Phase A verbunden ist mit einem zugeordneten Kombinationslogikelement und mit dem ersten Pulseingabemittel,

- wobei eine als Phase-B-Abtasteinheit bezeichnete Abtasteinheit mit einem zugeordneten Kombinationslogikelement verbunden ist, die eine Vielzahl von den als Phase-B-Laufdatenrastschalter bezeichneten und an die zweiten Pulseingabemittel angeschlossenen Laufdatenrastschaltern aufweist, von denen jeder Mittel zur Signalübertragung von einem seiner Eingänge zu einem seiner Ausgänge als Reaktion auf einen Puls der Phase B aufweist, und die an jeden Phase-B-Laufdatenrastschalter angeschlossene Multiplexmittel aufweist, zur:

(1) selektiven Signalilbergabe von einem Ausgang des ersten Phase-B- Laufdatenrastschalters zum Eingang eines zweiten Phase-B- Laufdatenrastschalters als Reaktion auf ein erstes Multiplexsignal, so daß als Reaktion auf ein Puls der Phase B eine serielle Signalübergabe vom ersten auf den zweiten Phase-B-Laufdatenrastschalter erfolgt,

(2) selektiven Übergabe einer Vielzahl von Signalen von einem Kombinationslogikelement an entsprechende Eingänge einer entsprechenden Vielzahl zugeordneter Phase-B-Laufdatenrastschalter als Reaktion auf ein zweites Multiplexsignal, so daß als Reaktion auf die Pulse der Phase B die Kombinationslogiksignale parallel übergeben werden vom Kombinationslogikelement durch den ersten und zweiten Phase-B- Laufdatenrastschalter.

12. Diagnosevorrichtung nach Anspruch 11, mit Mitteln zum selektiven Zurückhalten der Signalverbindung zwischen einem Kombinationslogikelement und einem Ausgang eines Phase-A-Laufdatenrastschalters.

13. Diagnosevorrichtung nach Anspruch 12, wobei die Rückhaltemittel an einen Ausgang einer Phase-B-Abtasteinheit angesclossen sind.

14. Diagnosevorrichtung nach Anspruch 13, mit einem Phase-B- Laufdatenrastschalter, der zur Signalübergabe von dessen Ausgang an dessen Eingang und an die Kombinationslogik als Reaktion auf jeden Puls der Pulsfolge der Phase B verbunden ist mit einem zugeordneten 31 Kombinationslogikelement und mit den zweiten Pulseingabemittel, wobei jeder Eingang des Phase-B-Laufdatenrastschalters zum Empfangen von Signalen eines zugeordneten Ausgangs einer entsprechenden Phase-B-Abtasteinheit angeschlossen ist.

15. Diagnosevorrichtung für eine Vielzahl von Kombi nationselementen eines Datenverarbeitungssystems nach einem der Ansprüche 1 bis 6,

- wobei ein Laufdatenrastschalter in Form eines Phase-ALaufdatenrastschalters zur Datenübergabe von einem Kombinationslogikelement zu einem seiner Ausgänge als Reaktion auf jeden Puls der Pulsfolge der Phase A verbunden ist mit einem zugeordneten Kombinationslogikelement und mit dem ersten Pulseingabemittel,

- wobei ein Laufdatenrastschalter in Form eines Phase-B- Laufdatenrastschalters zur Datenübergabe von einem Kombinationslogikelement zu einem seiner Ausgänge als Reaktion auf jeden Puls der Pulsfolge der Phase B verbunden ist mit einem zugeordneten Kombinationslogikelement und mit dem zweiten Pulseingabemittel,

- wobei eine als Phase-A-Abtasteinheit bezeichnete Abtasteinheit zum Empfangen von Signalen des Phase-B-Laufdatenrastschalters angeschlossen ist und umfaßt:

- eine Vielzahl von den als Phase-A-Laufdatenrastschalter bezeichneten und an die ersten Pulseingabemittel angeschlossenen Laufdatenrastschaltern, von denen jeder Mittel zur Signalübertragung von einem seiner Eingänge zu einem seiner Ausgänge als Reaktion auf einen Puls der Phase A aufweist, und

- an jeden Phase-A-Laufdatenrastschalter angeschlossene Multiplexmittel zur:

(1) Übergabe von Signalen von einem ersten Phase-A- Laufdatenrastschalter zum Eingang eines zweiten Phase-A- Laufdatenrastschalters als Reaktion auf ein erstes Multiplexsignal, so daß als Reaktion auf ein Puls der Phase A eine serielle Signalübergabe vom ersten auf den zweiten Phase-A-Laufdatenrastschalter erfolgt,

(2) Übergabe der Signale vom Ausgang des Phase-B- Laufdatenrastschalters an den Eingang des ersten und zweiten Laufdatenschalters als Reaktion auf ein zweites Multiplexsignal, so daß als Reaktion auf die Pulse der Phase A Signale vom Ausgang des Phase-B Laufdatenschalters parallel übergeben werden vom ersten durch den zweiten Phase-A-Laufdatenrastschalter.