JP2556017B2 - 論理集積回路 - Google Patents

論理集積回路

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理集積回路，特にAC特性自己検査機構を有
する論理集積回路に関する。
〔従来の技術〕
従来，この種の論理集積回路は，検査容易性向上のた
めに，スキャンパスを設けて，回路検査時に直接回路の
内部状態を制御／観測できる構成になっているか，スキ
ャンパスをリニアフィードバックシフトレジスタ構成に
して回路自身で検査データを発生し出力を圧縮記憶する
ことができるような構成になっていた（例えば電子通信
学会誌第67巻２号198−203頁参照）。
〔発明が解決しようとする問題点〕 上述の従来の検査容易な論理回路のうち，スキャンパ
スを実装した回路では，回路内部のフリップフロップの
値を外部のテスタから直接書き込み読み出しができるた
め，回路内部の特定の信号伝播経路を選び出してこの経
路を活性化させるような検査データを発生し，このデー
タを回路に与えることは容易に実行できる。しかし，こ
の活性化された経路に沿っての信号伝播遅延を測定する
ような検査データはスキャンパスを用いて発生すること
ができないという問題点があり，又スキャンパスを用い
ないで検査データが発生できたとしても，検査速度が外
部データの動作速度によって制限されるので，超高速の
論理集積回路においては，遅延特性を正確に測定できな
いという問題点がある。
一方，スキャンパスをリニアフィードバックシフトレ
ジスタとして構成させ，乱数発生により論理集積回路内
部の検査を行う回路では，回路自身の実行速度で検査を
実行できるという利点はあるものの，回路内部の特定の
信号経路を選択してこの経路を活性化させ，更に活性化
された経路に沿っての信号伝播遅延を測定するような検
査データを発生することは現実的には不可能である，と
いう問題点がある。
本発明は活性化された線路上での信号伝播時間特性を
被検査回路の実動作環境と同一速度で検査できるような
論理集積回路を得ようとするものである。
〔問題点を解決するための手段〕
本発明の論理集積回路はスキャンパスを用いて内部の
組合せ回路部に検査データを与えてAC特性検査を行うこ
とのできる論理集積回路において，前記組合せ回路部の
入力側の回路構成が，第１のクロック信号を用いて通常
データの入力及びスキャン入力を行うスキャンフリップ
フロップ群と，前記第１のクロック信号を入力し周波数
を1/2に減じた分周クロック信号を出力するクロック制
御回路と，前記分周クロック信号をカウントアップする
カウンタと，このカウンタの出力を複合化するデコーダ
とを有して構成され、前記各スキャンフリップフロップ
がデータの保持と反転を行う機能を有しており、前記分
周クロック信号により前記カウンタをカウントアップし
ていき、このカウンタの値をデコードした結果により前
記スキャンフリップフロップ群のいずれか１ビットの値
を反転し、その後再反転させ、この値を前記組合せ回路
部に入力することを特徴とするものである。
〔実施例〕
以下に，本発明いついて図面を参照して説明する。
第１図は本発明の一実施例のブロック図ある。この装
置は被検査回路の組合せ回路部６と，この組合せ回路部
６の入力となる，通常データ入力，スキャン入力，デー
タ保持，データ反転の機能を有する第１のスキャンフリ
ップフロップ群１と，第１のスキャンフリップフロップ
群１への入力である第１のクロック信号７と，第２のス
キャンフリップフロップ群１′への入力である第２のク
ロック信号７′と，第１のクロック信号７を入力し，周
波数を1/2に減った分周クロック信号7aを発するクロッ
ク制御回路２と，このクロック制御回路２の出力する分
周クロック信号を入力するカウンタ３と，このカウンタ
３の出力を入力するデコーダ４と，このデコーダ４の出
力を第１のスキャンフリップフロップ群１の反転制御信
号に伝える反転制御線５と，組合せ回路部６の出力とな
り，第２のクロック信号７′を入力して組合せ回路部の
出力を圧縮する機能を持つ第２のスキャンフリップフロ
ップ群１′とを含んでいる。なお第２のクロック信号
７′は第１のウロック信号７より，組合せ回路部６の回
路内容により予め定めた時間（所定時間）だけ遅延して
いる。
AC特性検査時には，まず第１のスキャンフリップフロ
ップ群１に組合せ回路部６内のいくつかの入力から出力
に至る信号経路を活性化する検査データをスキャンイン
する。
次に，データ保持／反転が有効になるモードで第１の
クロック信号７を加えると，カウンタ３の出力は順次２
クロック毎にカウントアップされ，更にデコーダ４によ
りデコードされる。従って第１のスキャンフリップフロ
ップ群１の反転制御入力に入っている反転制御線５の値
は,2クロックの幅で順に１回だけアクティブ“1"になっ
ていく。
この時，第１のスキャンフリップフロップ群１の値
は，デコーダの出力が２クロック分“1"になることか
ら，一旦値を反転し，次に旧値に復旧し，以降はその値
を取り続ける。この値の反転はスキャンフリップフロッ
プについて重複しないで，且つ必ず起こすようにするこ
とができる。
第２のスキャンフリップフロップ群１′を多入力リニ
アフィードバックシフトレジスタとして構成し，対応す
る第２のクロック信号７′を第１のクロック信号７より
予想される回路内信号伝播時間分ずらして与えることに
より，第２のスキャンフリップフロップ群１′に取り込
まれる信号を観測することで，与えられた回路がAC特性
を満しているか否かの検査をすることが可能になる。
又、ビット幅の大きい多入力リニアフィードバックシフ
トレジスタを用いることで，複数のパタンをシフトレジ
スタに取り込んでも，エラーの見逃し率は実用上無視で
きる範囲内におさえることが可能である。なおこの出力
側のスキャンフリップフロップ群１′はこれに限られた
ものではなく，要は出力を圧縮する回路であればよい。
第２図は第１図における第１のスキャンフリップフロ
ップ群１の１ビット分を示す回路図であり，フリップフ
ロップ11と，モード切換信号12と，反転制御信号13と，
スキャン入力信号14と，スキャン制御信号15と，通常デ
ータ入力信号16と,AND回路,OR回路,NOT回路から成る回
路群17とからなっている。
第３図は第２図の回路の動作を示す図である。
第４図は第１図に示した実施例におけるAC特性検査時
のデータの変化を示した図である。初期状態がスキャン
データ取込みモードで第１のスキャンフリップフロップ
１に設定された後，モードをデータ保持／反転が有効に
なるモードに切り換え，第１のクロック信号を与えるこ
とでカウンタ３の出力は２クロック毎に変化していく。
それに従ってデコーダ出力のいずれか１ビットが“1"に
なる。その結果対応するスキャンフリップフロップの値
が反転，再反転と変化し，変化した検査パタンが順次組
合せ回路部６に供給される。
第５図は第１のクロック信号７を与えた時の，クロッ
ク制御回路２の出力信号，カウンタの出力信号，デコー
ダの出力信号の一部，及びスキャンフリップフロップの
出力変化の一部を示した波形図である。
〔発明の効果〕
以上説明したように，本発明はスキャンパスを用いて
信号伝播経路を活性化させる検査データを設定したの
ち，その検査データの内容を順に１ビットずつ反転，再
反転させることにより，活性化させた経路上での信号伝
播時間特性を被検査回路の実動作環境と同一速度で検査
できるという効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例のブロック図，第２図は第１
図における第１のスキャンフリップフロップの１ビット
分を詳細に示した回路図，第３図は第２図のフリップフ
ロップの動作を定義した図，第４図は第１図の実施例に
おけるデータの流れを示した図，第５図は第１図の実施
例において検査をした時の信号波形の一部を示す波形図
である。 信号の説明:1及び１′は第１及び第２のスキャンフリッ
プフロップ群,2はクロック制御回路,3はカウンタ,4はデ
コーダ,5は反転制御線,6は組合せ回路部,7は第１のクロ
ック信号,7aは分周クロック信号,7′は第２のクロック
信号,11はフリップフロップをそれぞれあらわしてい
る。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】スキャンパスを用いて内部の組合せ回路部
    に検査データを与えてAC特性検査を行うことのできる論
    理集積回路において、前記組合せ回路部の入力側の回路
    構成が、第１のクロック信号を用いて通常データの入力
    及びスキャン入力を行うスキャンフリップフロップ群
    と、前記第１のクロック信号を入力し周波数を1/2に減
    じた分周クロック信号を出力するクロック制御回路と、
    前記分周クロック信号とカウントアップするカウンタ
    と、このカウンタの出力を復合化するデコーダとを有し
    て構成され、前記各スキャンフリップフロップがデータ
    の保持と反転を行う機能を有しており、前記分周クロッ
    ク信号により前記カウンタをカウントアップしていき、
    このカウンタの値をデコードした結果により前記スキャ
    ンフリップフロップ群のいずれか１ビットの値を反転
    し、その後再反転させ、この値を前記組合せ回路部に入
    力することを特徴とする論理集積回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3340736B2 (ja) 1989-06-09 2002-11-05 テキサス インスツルメンツ インコーポレイテツド 遅延欠陥試験方法と装置

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5189675A (en) * 1988-06-22 1993-02-23 Kabushiki Kaisha Toshiba Self-diagnostic circuit for logic circuit block
US6304987B1 (en) 1995-06-07 2001-10-16 Texas Instruments Incorporated Integrated test circuit
US5043986A (en) * 1989-05-18 1991-08-27 At&T Bell Laboratories Method and integrated circuit adapted for partial scan testability
JP3005250B2 (ja) * 1989-06-30 2000-01-31 テキサス インスツルメンツ インコーポレイテツド バスモニター集積回路
JPH0770573B2 (ja) * 1989-07-11 1995-07-31 富士通株式会社 半導体集積回路装置
US5048021A (en) * 1989-08-28 1991-09-10 At&T Bell Laboratories Method and apparatus for generating control signals
US6675333B1 (en) 1990-03-30 2004-01-06 Texas Instruments Incorporated Integrated circuit with serial I/O controller
JP3199372B2 (ja) * 1990-09-10 2001-08-20 株式会社日立製作所 論理回路
JPH04195639A (ja) * 1990-11-28 1992-07-15 Teijin Seiki Co Ltd 多重プロセッサシステム及びその出力管理方法
EP0487941A3 (en) * 1990-11-30 1992-08-05 Siemens Aktiengesellschaft Testable integrated circuit and associated circuitry
JP3265614B2 (ja) * 1991-04-16 2002-03-11 松下電器産業株式会社 検査系列生成方法
US5291495A (en) * 1991-07-12 1994-03-01 Ncr Corporation Method for designing a scan path for a logic circuit and testing of the same
US5533032A (en) * 1991-10-28 1996-07-02 Sequoia Semiconductor, Inc. Built-in self-test global clock drive architecture
US5416784A (en) * 1991-10-28 1995-05-16 Sequoia Semiconductor Built-in self-test flip-flop with asynchronous input
US5590135A (en) * 1991-11-20 1996-12-31 Lucent Technologies Inc. Testing a sequential circuit
JP2817486B2 (ja) * 1991-11-29 1998-10-30 日本電気株式会社 論理集積回路
US5522063A (en) * 1993-09-27 1996-05-28 Nec Usa, Inc. Method of finding minimum-cost feedback-vertex sets for a graph for partial scan testing without exhaustive cycle enumeration
US5663965A (en) * 1995-10-06 1997-09-02 International Business Machines Corp. Apparatus and method for testing a memory array
US5969538A (en) 1996-10-31 1999-10-19 Texas Instruments Incorporated Semiconductor wafer with interconnect between dies for testing and a process of testing
US5671235A (en) * 1995-12-04 1997-09-23 Silicon Graphics, Inc. Scan chain for shifting the state of a processor into memory at a specified point during system operation for testing purposes
US6804725B1 (en) * 1996-08-30 2004-10-12 Texas Instruments Incorporated IC with state machine controlled linking module
US6408413B1 (en) 1998-02-18 2002-06-18 Texas Instruments Incorporated Hierarchical access of test access ports in embedded core integrated circuits
US6405335B1 (en) 1998-02-25 2002-06-11 Texas Instruments Incorporated Position independent testing of circuits
US6260164B1 (en) * 1998-07-31 2001-07-10 International Business Machines Corporation SRAM that can be clocked on either clock phase
US6324664B1 (en) * 1999-01-27 2001-11-27 Raytheon Company Means for testing dynamic integrated circuits
US6519724B1 (en) * 1999-03-22 2003-02-11 Koninklijke Philips Electronics N.V. Communication systems, circuits, circuit systems and methods of operating a circuit
US7058862B2 (en) * 2000-05-26 2006-06-06 Texas Instruments Incorporated Selecting different 1149.1 TAP domains from update-IR state
US6728915B2 (en) 2000-01-10 2004-04-27 Texas Instruments Incorporated IC with shared scan cells selectively connected in scan path
US6769080B2 (en) 2000-03-09 2004-07-27 Texas Instruments Incorporated Scan circuit low power adapter with counter
KR100393217B1 (ko) * 2001-03-09 2003-07-31 삼성전자주식회사 메모리장치들과 데이터 버퍼를 동일한 클럭 주파수로동작시키기 위한 제어 회로를 구비하는 메모리 모듈
US6757856B2 (en) * 2001-06-29 2004-06-29 International Business Machines Corporation Apparatus and method for hardware-assisted diagnosis of broken logic-test shift-registers
KR101047533B1 (ko) * 2007-02-23 2011-07-08 삼성전자주식회사 멀티 페이즈 스캔체인을 구동하는 시스템온칩과 그 방법
US8543876B1 (en) * 2010-06-18 2013-09-24 Altera Corporation Method and apparatus for serial scan test data delivery
US8495443B1 (en) * 2011-05-31 2013-07-23 Apple Inc. Secure register scan bypass
US9891279B2 (en) * 2013-06-17 2018-02-13 Stmicroelectronics International N.V. Managing IR drop

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4063080A (en) * 1976-06-30 1977-12-13 International Business Machines Corporation Method of propagation delay testing a level sensitive array logic system
JPS5618766A (en) * 1979-07-26 1981-02-21 Fujitsu Ltd Testing apparatus for logic circuit
GB2133908B (en) * 1983-01-12 1986-08-06 Nat Res Dev Digital polarity correlator
JPH07119789B2 (ja) * 1983-02-04 1995-12-20 株式会社日立製作所 半導体集積回路装置及びその診断方法
US4588944A (en) * 1983-06-13 1986-05-13 Sperry Corporation Fully scan-set testable embedded edge-triggered dual D and J-K flip-flops through testing as inverter strings
US4580137A (en) * 1983-08-29 1986-04-01 International Business Machines Corporation LSSD-testable D-type edge-trigger-operable latch with overriding set/reset asynchronous control
US4554664A (en) * 1983-10-06 1985-11-19 Sperry Corporation Static memory cell with dynamic scan test latch
JPH0668732B2 (ja) * 1984-11-21 1994-08-31 株式会社日立製作所 情報処理装置のスキヤン方式
US4733405A (en) * 1985-10-15 1988-03-22 Sony Corporation Digital integrated circuit
US4701920A (en) * 1985-11-08 1987-10-20 Eta Systems, Inc. Built-in self-test system for VLSI circuit chips
US4680761A (en) * 1986-01-30 1987-07-14 Burkness Donald C Self diagnostic Cyclic Analysis Testing System (CATS) for LSI/VLSI
US4718065A (en) * 1986-03-31 1988-01-05 Tandem Computers Incorporated In-line scan control apparatus for data processor testing
US4780874A (en) * 1987-04-20 1988-10-25 Tandem Computers Incorporated Diagnostic apparatus for a data processing system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3340736B2 (ja) 1989-06-09 2002-11-05 テキサス インスツルメンツ インコーポレイテツド 遅延欠陥試験方法と装置

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Publication number Publication date
US4894830A (en) 1990-01-16
JPS63175780A (ja) 1988-07-20

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