JP3199372B2

JP3199372B2 - 論理回路

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Publication number: JP3199372B2
Application number: JP23717590A
Authority: JP
Inventors: 光二池田; 一実畠山; 照峯林
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-09-10
Filing date: 1990-09-10
Publication date: 2001-08-20
Anticipated expiration: 2016-08-20
Also published as: JPH04118570A; US5329532A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、高速で動作する論理回路に関する。

［従来の技術］一般に、高速で動作する論理回路は、その回路のテス
トを容易に行うため、論理回路本来の動作（実動作と呼
ぶ）のための回路の他にスキャン回路と呼ぶテスト用の
付加回路を有していることが多い。このスキャン回路
は、論理回路内部のフリップフロップに対して、実動作
用論理とは独立に状態の設定及び観測を行い得るように
したものである。

以下、このスキャン回路を持つ従来技術によるの論理
回路を図面により説明する。

第18図は従来技術による論理回路の構成を示すブロッ
ク図である。第18図において、10、13はフリップフロッ
プ、105はスキャン回路である。

第18図に示す論理回路において、フリップフロップ1
0、13は、実動作用論理と接続されているシステムクロ
ックピンT₁、システムデータピンD₁の他に、スキャン回
路105と接続されているスキャンクロックピンT₂、スキ
ャンデータピンD₂を備えている。そして、このフリップ
フロップ10、13は、システムクロックピンT₁に入力され
るクロック信号により、システムデータピンD₁上にある
データを格納すること及びスキャンクロックピンT₂に入
力されるクロック信号によりスキャンデータピンD₂上に
あるデータを格納することができる。

フリップフロップ10、13のシステムクロックピンT₁、
システムデータピンD₁は、実動作用論理とのみ接続され
ており、また、スキャンクロックピンT₂,スキャンデー
タピンD₂は、テスト用に設けられているスキャン回路10
5とのみ接続されているので、フリップフロップ10、13
は、システムクロックを利用してシステムデータを格納
するか、または、スキャンクロックを利用してスキャン
データ格納することしかできない。

前述のようなテスト用の付加回路を有する論理回路に
関する従来技術として、例えば、特開昭61−180156号公
報等に記載された技術が知られている。

この従来技術は、フリップフロップのスキャンデータ
ピンがスキャン回路の他に、実動作用の論理とも接続さ
れており、前述した動作の他にスキャンクロックでシス
テムデータを格納するという動作が可能になっている。

［発明が解決しようとする課題］前述した従来技術は、製造された論理回路の選別テス
ト、特に、遅延テストに関して以下に説明するような問
題点を有している。

論理回路の選別テストとは、製造された論理回路が良
品か不良品かを検査することであり、一般に、この検査
は、論理回路の入力ピンから信号を入力し、出力ピンか
ら出力される信号を観測するという方法により行われて
いる。この検査で、テストに用いる入力信号及びその入
力信号に対して期待される出力信号は、これらを合わせ
てテストパターンと呼ばれている。

また、論理回路のテストには、論理回路が予定された
機能を実現しているかどうかを検査する前述のような機
能テストの他に、製造不良のため信号伝播が仕様上の許
容値を越えてしまう遅延不良を検査する遅延テストがあ
る。

スキャン回路を有する論理回路の遅延テストは、フリ
ップフロップを外部入出力ピンに見立てることができる
ので、途中にフリップフロップを介さないフリップフロ
ップまたは外部入出力ピンのいずれかを、入出力端の両
端点とする経路を対象にして行われる。遅延テストは、
回路のダイナミックな動作を検査するため、テストした
い経路（被検査経路と呼ぶ）に対して変化信号を入力す
る必要がある。

前述した従来技術の問題点は、前記被検査経路の入力
端がフリップフロップである場合の変化信号の作成に関
係する。

前述した従来の論理回路において、入力端がフリップ
フロップである被検査経路に対して変化信号を作成する
方法としては、次の３つの方法がある。

第１の方法は、入力端フリップフロップに対して、ス
キャンクロックを利用してスキャンデータを格納するこ
とにより初期化した後、再びスキャンクロックを利用し
てスキャンデータを格納することにより変化信号を作成
する方法である。

第２の方法は、入力端フリップフロップに対して、ス
キャンクロックを利用してスキャンデータを格納するこ
とにより初期化した後、システムクロックを用いてシス
テムデータを格納することにより変化信号を作成する方
法である。

第３の方法は、入力端フリップフロップに対して、ス
キャンクロックを利用してスキャンデータを格納するこ
とにより初期化した後、スキャンクロックを利用してシ
ステムデータを格納することにより変化信号を作成する
方法である。

前述の第１及び第３の方法は、変化後の信号の格納に
スキャンクロックを用いるため、スキャンクロックパス
がシステムクロックパスと同程度以上に急峻なクロック
信号を伝播できる必要があり、そうでない場合、信号を
格納するタイミングを正確に把握できなくなり、精度の
高い遅延テストを実現することができなくなる。

一般に、テストにのみ用いるスキャンクロックパスを
システムクロックパスと同程度に急峻なクロック信号を
伝播できるように設計することは、コストが高いため実
施が困難であるので、上記第１及び第３の方法は、高速
動作する論理回路の遅延テストには適さないという問題
点がある。

また、前述の第２の方法は、システムクロックを用い
て変化信号を作成しているので、精度の高い遅延テスト
を実現することができる。しかし、この方法は、以下の
理由でテストパターンを生成する工数が多いため、大規
模な論理回路に対しては、実用的な時間内に品質の良い
テストパターンの集合を生成することが困難であるとい
う問題点を有している。

すなわち、テストパターン生成の工数が多くなる理由
は、被検査経路の入力端フリップフロップに与えるシス
テムデータを考慮する必要があるため、テストパターン
生成のために対象とする部分回路が、そのフリップフロ
ップまたは外部入出力ピンに囲まれた被検査経路を含む
組合せ回路だけでなく、その入力部のフリップフロップ
を出力とする前段の組合せ回路を付加した回路について
も考慮しなければならないためである。

補足すれば、テストパターンの生成にかかる手間は、
対象とする部分回路の２乗から３乗に比例するため、前
段の組合せ回路が被検査経路を含む組合せ回路と同じ規
模だとしてもテストパターン生成の手間は、４倍から８
倍に増加する計算になる。現在、論理回路製造に係るコ
ストの大きな部分がこのテストパターン生成によって占
められているので、テストパターン生成のコストをでき
るだけ低減することが回路全体のコストを低減する上で
重要といえる。

本発明の目的は、遅延テストにおける前述した従来技
術の問題点を解決し、テストパターン生成のコストをで
きるだけ低減し、なおかつ、精度の高い遅延テストを行
い得る高速動作の論理回路を供することにある。

［課題を解決するための手段］本発明によれば前記目的は、被検査経路の入力端フリ
ップフロップが、システムクロックでシステムデータを
格納し、また、スキャンクロックでスキャンデータを格
納する他に、システムクロックでスキャンデータを格納
することができるようにすることにより達成される。

また、前記目的は、被検査経路の出力端がフリップフ
ロップである場合、入力端フリップフロップが、システ
ムクロックでスキャンデータを格納してから少なくとも
その経路の伝播遅延時間以内に被検査経路の出力端フリ
ップフロップがシステムクロックでシステムデータを格
納するように設定されうる回路構造を持つようにするこ
とにより達成される。

このため、本発明は、被検査経路の入力端フリップフ
ロップを、システムクロックを用いてスキャンデータを
格納できるように構成すると同時に、被検査経路の出力
端フリップフロップを、システムクロックを用いてシス
テムデータを格納できるように構成した回路構造とする
ことにより、あるいは、論理回路の任意のシステムクロ
ック信号のタイミングで、状態遷移の可能なフリップフ
ロップを設け、そのフリップフロップの状態に応じて他
のフリップフロップがシステムクロックで格納するデー
タを選択できるような回路構造とすることにより達成さ
れる。

前者の場合、さらに、１つのフリップフロップのみシ
ステムクロックでシステムデータを格納し、かつ、他の
フリップフロップは、システムクロックでスキャンデー
タを格納するか何も格納しないように設定可能である回
路構造とすることが考えられる。

このとき、システムクロックでシステムデータを格納
するフリップフロップを選択するため、実動作で用いる
論理に対応する入出力ピンの他に、スキャン入出力ピ
ン、スキャンクロックピン及びアドレスデータピンを有
し、前記アドレスデータピンより、その論理回路のフリ
ップフロップを選択するアドレス信号を供給する手段を
有するように構成することができる。

そして、このような論理回路のテストは、前記論理回
路のフリップフロップ間経路において、入力側のフリッ
プフロップに対して、スキャンロックを用いてスキャン
データを格納した後、システムクロックを用いてスキャ
ンデータを格納することにより変化信号を生成し、その
変化信号をそのフリップフロップ間経路上を伝播させ、
出力側のフリップフロップに対してシステムクロックを
用いてシステムデータピン上にあるその変化信号を格納
することにより行われる。これにより、被検査経路であ
るフリップフロップ間経路の遅延テストを行うことがで
きる。

［作用］被検査経路の入力端フリップフロップを、システムク
ロックでシステムデータを格納し、また、スキャンクロ
ックでスキャンデータを格納するように構成すると共
に、システムクロックでスキャンデータを格納できる構
造とすることにより、遅延テストを行う場合、スキャン
クロックでスキャンデータを格納することにより前記フ
リップフロップを初期化し、次に、システムクロックで
スキャンデータを格納することにより変化信号を作成す
ることができる。

また、システムクロックを用いて変化信号を作成して
いるので、精度の高い変化信号を作成することができ、
これにより、精度の高い遅延テストを行うことができ
る。

さらに、システムデータを用いることなく、スキャン
データ、すなわち、実論理と独立なデータを用いて変化
信号を作成しているので、被検査経路の前段論理を考慮
することなく、被検査経路に変化信号を入力することが
できる。

このとき、１つのフリップフロップのみにシステムク
ロックでシステムデータを格納し、かつ、他のフリップ
フロップには、システムクロックでスキャンデータを格
納するか何も格納しないように設定するようにすれば、
被検査経路を含む組合せ回路部分のみを対象としてテス
トパターンを生成することができ、前段論理を考慮して
テストパターンを生成する場合に比較して、テストパタ
ーン生成処理の手間を少なくすることができる。

また、前述に代わって、論理回路の任意のシステムク
ロック信号のタイミングで状態遷移が可能なフリップフ
ロップを設け、そのフリップフロップの状態に応じて、
他のフリップフロップがシステムクロックで格納するデ
ータを、第１のシステムクロックではスキャンデータ、
第２のシステムクロックではシステムデータとなるよう
に設定することにより、変化信号を作成する第１のシス
テムクロック印加時には高々被検査経路の出力端フリッ
プフロップがシステムデータを格納するだけでよいこと
になるので、前述と同様に、被検査経路を含む組合せ回
路部分のみを対象としてテストパターンを生成すること
ができ、前段論理を考慮してテストパターンを生成する
場合に比較して、テストパターン生成処理の手間を少な
くすることができる。

一方、被検査経路の出力端がフリップフロップである
場合、システムクロックを用いて、スタティック、また
は、ダイナミックにシステムデータを格納することがで
きるので被検査経路上の信号を精度良く格納することが
できる。

［実施例］以下、本発明による論理回路の実施例を図面により詳
細に説明する。

第１図は本発明の第１の実施例の構成を示すブロック
図、第２図はスイッチング回路の構成を示す図、第３図
はマルチプレクサの構成を示す図、第４図はフリップフ
ロップの動作を説明する図、第５図は動作を説明するタ
イミングチャートである。第１図〜第３図において、1
0、13はフリップフロップ、11、14はスイッチング回
路、12、15はマルチプレクサ、101、102は付加回路付き
フリップフロップである。

第１図に示す本発明の実施例は、本発明により提案し
た構造をもつ論理回路の一部で、遅延テストを行いたい
経路1000を中心に切り出した回路である。

フリップフロップ10、13は、それぞれ、システム用の
クロックピンT₁、データピンD₁と、テスト用のクロック
ピンT₂、データピンD₂とを備え、それぞれ、1011及び10
21からの制御信号に基づいて入力信号をT₁側またはT₂側
にスイッチするスイッチング回路11、14及びマルチプレ
クサ12、15が、図示のように接続されている。

本発明の第１の実施例は、前述したフリップフロップ
10、11を含む付加回路付きフリップフロップ101、102
を、被検査経路の入力端及び出力端とするものである。
この付加回路付きフリップフロップ101、102には、図示
のように、それぞれ、スイッチ制御回路1011、1021、シ
ステムクロック1012、1022、スキャンクロック1013、10
23、スキャンデータ1015、1025が与えられ、付加回路付
きフリップフロップ101には、さらに、システムデータ1
014が与えられている。

スイッチング回路11、14及びマルチプレクサ12、15
は、それぞれ、第２図及び第３図に示すように構成され
ている。これらの回路は、極めて簡単な論理で構成する
ことができるものであるので、図示するのみで、その説
明を省略する。

また、フリップフロップ10、13は、第４図に真理値表
の図として示すように動作する。

すなわち、フリップフロップ10、13は、実動作用論理
と接続されているシステムクロックピンT₁、システムデ
ータピンD₁の他に、スキャン回路105と接続されている
スキャンクロックピンT₂、スキャンデータピンD₂を備え
ている。そして、このフリップフロップ10、13は、シス
テムクロックピンT₁に入力されるクロック信号により、
システムデータピンD₁上にあるデータを格納すること及
びスキャンクロックピンT₂に入力されるクロック信号に
よりスキャンデータピンD₂上にあるデータを格納するこ
とができる。

そして、フリップフロップ10、13は、そのスキャンク
ロックピンT₂が、本発明により設けられたスイッチング
回路11及びマルチプレクサ12により、システムクロック
入力が可能に構成されており、これにより、システムク
ロックによりスキャンデータを格納することができる。

次に、第１図の回路における経路1000に対する遅延テ
ストの動作を、第５図に示すタイムチャートを参照して
説明する。

（１）まず、スキャンクロック1013、1023及びスキャン
データ1015、1025を用いてフリップフロップ10、13を初
期設定しておく（7013、7023、7015、7025、70−０、73
−０）。

（２）また、フリップフロップ10は、システムクロック
でスキャンデータを、フリップフロップ13は、システム
クロックでシステムデータを格納できるようにするた
め、制御信号1011をオフ、1021をオンに設定し、システ
ムクロック1012がマルチプレクサ12に、システムクロッ
ク1022がフリップフロップ13のT₁ピンに入力するように
する（7011、7021）。

（３）被検査経路1000に立上りの変化信号を入力させよ
うとする場合、前述の初期設定において、フリップフロ
ップ10を“0"レベルに設定した後、スキャンデータ1015
を“1"レベルに変化させてシステムクロック1012を印加
させることにより実現することができる（7015、7012、
70−２、70−０）。

一方、立下がり信号を入力させたい場合には、フリッ
プフロップ10を“1"レベルに初期設定した後、スキャン
データ1015を“0"レベルに変化させてシステムクロック
1012を印加させることにより実現することができる。

（４）被検査経路1000の伝播遅延時間の異常の測定は、
フリップフロップ10の出力信号が変化してから、経路10
00の仕様上の伝播遅延時間の最大値経過後、フリップフ
ロップ13がシステムデータピンD₁上の信号を格納するよ
うにシステムクロック1022を入力するようにすることに
より行われる（7022）。

（５）被検査経路1000に伝播遅延時間の異常がなけれ
ば、フリイップフロップ13は、前述した変化後の信号を
格納することになる（73−３、73−０）。

（６）一方、被検査経路1000に伝播遅延時間の異常があ
れば、前述の説丁時間では、変化信号が到達できないの
で、フリップフロップ13は、変化前の信号を格納するこ
とになる（73−３′、73−３′）。

前述した本発明の実施例によれば、システムクロック
により変化信号を作成、出力し、システムクロックで決
められる所定時間内に出力端フリップフロップでその変
化信号を受け取ることができたか否かをテストすること
ができるので、精度の高い遅延テストを行うことができ
る。

また、前述した本発明の実施例は、システムデータ経
路上に回路の付加がなされていないので、システムデー
タ系に遅延の増加が発生しないという利点もある。

前述した本発明の第１の実施例は、本発明の基本的な
部分のみ示すものであったので、次に、前述の実施例
に、各制御信号、データ類を提供する回路をも含む論理
回路の全体について説明する。

第６図は本発明の第２の実施例の構成を示すブロック
図である。第６図において、８は論理回路、81はＤフリ
ップフロップ、82はANDゲート、801はアドレスデコー
ダ、102、803は組合せ回路であり、他の符号は第１図の
場合と同一である。

この第２の実施例は、スイツチング回路の制御信号及
びスキャンクロック8004伝播の制御信号を、アドレスデ
コーダ801を用いて設定する論理回路８の例である。

この論理回路８は、第１図に示したフリップフロップ
101、102の他に、これらのフリップフロップにテスト用
のデータを提供するＤフリップフロップ81を備えて構成
される。そして、この回路は、テストモードピン8006
が、テストを行う場合、“1"に設定され、また、通常動
作時、“0"に設定されて使用される。

論理回路８におけるスキャンモード、すなわち、実動
作用の各フリップフロップを初期化するモードの場合、
まず、アドレスデコーダ801、スキャンクロック8004及
びスキャンデータ8003を用いて各フリップフロップのス
キャンデータピンに接続されているＤフリップフロップ
81に対する値の設定を行った後、スキャンクロック8005
を用いて各フリップフロップの初期設定が行われる。

組合せ回路803の中の経路の遅延テストは、アドレス
デコーダ801、スキャンクロック8004及びスキャンデー
タ8003を用いて、必要な各フリップフロップのスキャン
データピンに接続されているＤフリップフロップ81に変
化後の値を設定し、アドレスデコーダ801を用いてフリ
ップフロップ102の制御信号のみをオンにすることによ
り実現することができる。

前述の本発明の第２の実施例による論理回路８は、ア
ドレススキャン用のアドレスデコーダを遅延テスト用に
併用することができるので、付加回路の増加を低減する
ことができるという利点を有している。

第７図は本発明の第３の実施例の構成を示すブロック
図である。第６図において、９は論理回路、91はＤフリ
ップフロップ、92はORゲート、901は組合せ回路であ
り、他の符号は第１図の場合と同一である。

この第７図に示す第３の実施例は、アドレスデコーダ
を用いない論理回路９の例である。この論理回路９は、
実動作に用いる第１図で示したフリップフロップ101、1
02の他に、任意のシステムクロックにより9002からのデ
ータを格納するＤフリップフロップ91を備え、Ｄフリッ
プフロップ91の出力を、他のすべてのフリップフロップ
のスイッチ制御ピンに接続して構成されている。

この論理回路９において、Ｄフリップフロップ91以外
のフリップフロップは、それぞれのスキャン入力データ
ピンを他のフリップフロップのスキャン出力データピン
に鎖状に接続したシフトスキャンと呼ばれるスキャン構
造を備えている。フリップフロップの初期化は、このシ
フトスキャンパス上に9003からのスキャンデータをスキ
ャンクロック9004を用いてシフトさせることにより行う
ことができる。

組合せ回路901の中の経路の遅延テストは、次のよう
に行われる。

まず、Ｄフリップフロップ91以外のすべてのフリップ
フロップが、システムクロックによりスキャンデータを
格納するように、任意のシステムクロックを用いてフリ
ップフロップ91を“0"レベルに初期化しておく。

次に、スキャン回路を利用して、Ｄフリップフロップ
91以外のフリップフロップを初期設定する。このとき、
同時に変化後のデータも用意しておく。また、Ｄフリッ
プフロップ91のＤ入力ピンに、“1"レベル信号を与えて
おく。回路が安定したら変化信号を作成するため、フリ
ップフロップ101に対応するシステムクロックに、クロ
ックパルスを印加する。

このクロックパルスにより、Ｄフリップフロップ91の
出力値は、“0"レベルから“1"レベルに反転し、Ｄフリ
ップフロップ91以外のすべてのフリップフロップがシス
テムクロックによりシステムデータを格納できる状態に
なる。

被検査経路の伝播遅延時間に関係する時間後、フリッ
プフロップ102に対応するシステムクロックにクロック
パルスを印加することにより、伝播遅延の異常を観測す
ることができる。

構成の本発明の第３の実施例の利点は、アドレスデコ
ーダ、フリップフロップ等の付加回路をほとんど必要と
しないことである。ただし、検査したい経路の伝播時間
より速くスイッチ制御信号が各フリップフロップのスイ
ッチゲートに到達するように回路を設計する必要があ
る。

なお、第７図に示す論理回路９は、通常動作時、Ｄフ
リップフロップ91及びテスト制御データピン9002が“1"
に設定されている。

また、前述した本発明の第３の実施例は、そのスキャ
ン方式を変えたものに変形することができる。例えば、
第７図において、シフトスキャン方式に代り、第６図に
示したランダムアクセススキャン方式を用いるようにす
ることができ、この場合、フリップフロップの遷移の種
類が増加するので、より多くの経路をテストすることが
できる。

第８図は本発明の第４の実施例の構成を示すブロック
図である。

この実施例は、第６図に示した実施例の論理回路から
スキャンクロック8005とすべてのＤフリップフロップ81
とを除去し、ANDゲート82の出力をフリップフロップの
スキャンクロックピンに、スキャンデータ8003をフリッ
プフロップのスキャンデータピンに接続して構成したも
のである。そして、この第８図に示す論理回路10は、適
用可能なテストパターンの数が、論理回路８の場合より
少なくなるが、付加回路数を低減することができるとい
う効果を有している。

この論理回路10の遅延テストは、次に制御するような
手順で行うことができる。

まず、各フリップフロップをアドレスデコーダA01で
指定し、スキャンクロックA004、スキャンデーエータA0
03を使用して初期化する。この初期化の後、アドレスデ
コーダA01によりフリップフロップ102を指定する。

次に、フリップフロップ101の初期値を反転した値を
スキャンデータA003に設定し、システムクロックA001を
入力することにより変化信号を作成する。

フリップフロップ102は、アドレス指定されているの
で、前述でシステムデータピンに伝播された変化信号
を、システムクロックにより格納することができる。

最後に、フリップフロップ102の状態をスキャンアウ
トすることにより、テスト結果を出力することができ、
遅延テストを行うことができる。

論理回路10は、アドレス指定されていないフリップフ
ロップが、システムクロックの入力により同一のスキャ
ンデータを格納することになるため、故障情報の伝播を
保証することができない場合がある。

そこで、第８図の論理回路における付加回路付きフリ
ップフロップとして第９図に示すフリップフロップB01
を使用するとよい。

すなわち、このフリップフロップB01は、制御信号が
オンのときスキャンデータを、オフのときフリップフロ
ップの出力の反転値を、それぞれフリップフロップのス
キャン入力データとするフリップフロップである。

この付加回路付きフリップフロップB01を第８図のフ
リップフロップ101、102として用いると、アドレス指定
されていないフリップフロップに対して、故障情報の伝
播を保証するように、初期値を設定することが出きるの
で、より多くの経路をテストすることができる。

第10図は本発明の第５の実施例の構成を示すブロック
図である。

この本発明の第５の実施例は、第８図に示した本発明
の第４の実施例における論理回路10と同様に、Ｄフリッ
プフロップを低減し、代わりにアドレスデコーダを２つ
搭載して構成したものである。この論理回路12によって
も、前述した実施例と同様の効果を得ることができる。

この論理回路12で用いられるフリップフロップC1、C2
は、第11図に示すように、アドレス指定D001が“1"レベ
ルであればシステムクロックによりスキャンデータを格
納し、アドレス指定D003が“1"レベルであればシステム
クロックによりシステムデータを格納し、アドレス指定
D001、D003共に“0"レベルであればシステムクロックの
入力を抑止するものである。

第11図に示すフリップフロップに付加されているスイ
ッチング回路D1は、第12図に示す真理値に従って動作す
る。

第10図に示す論理回路における被検査経路C000の遅延
テストは、スキャン回路を利用して各フリップフロップ
の初期化を行った後、アドレスデコーダC3、C4により、
それぞれフリップフロップC1、C2をアドレス指定し、ス
キャンデータにフリップフロップC1の反転値を設定して
行われる。

フリップフロップC1は、アドレス指定１が“1"レベル
であるため、システムクロックによりスキャンデータを
格納し、その変化信号を被検査経路C000に入力する。フ
リップフロップC2は、アドレス指定２が“1"レベルであ
るため、システムクロックにより被検査経路C000の出力
信号を格納することができ、これにより、遅延テストが
実現される。

付加回路数を低減する方法の１つとして、制御信号を
実動作用のゲートに直接入力させる方法がある。

第13図はシステムクロック入力ピンの直前のゲートが
ANDゲートであるフリップフロップE01（破線内部はフリ
ップフロップ101と同一構成）を、フリップフロップE02
として示す構成のように変更できることを示した例であ
る。

前述した本発明の実施例の全ては、システムクロック
により、システムデータを格納する動作をフリップフロ
ップのシステム用のピンで行い、かつ、システムクロッ
クでスキャンデータを格納する動作をスキャン用のピン
で行ったものである。

第14図に示すフリップフロップは、制御信号F001がオ
ンのとき、フリップフロップF0のシステムデータ入力ピ
ンにシステムデータが、また、制御信号F001がオフのと
き、フリップフロップF0のシステムデータ入力ピンにス
キャンデータが入力される。この第14図に示すフリップ
フロップの動作は、第15図に示すように行われる。

このフリップフロップの特長は、システムクロックパ
ス上に付加回路が存在しないことである。

このような、第14図に示すフリップフロップを使用し
た論理回路においても、そのテスト方法は、前述した各
実施例の場合と同様である。

第16図は、本発明の前述した実施例に使用することの
できる、さらに他のフリップフロップの構成を示す図で
ある。

このフリップフロップは、システムクロックによりシ
ステムデータを格納する動作をフリップフロップのスキ
ャン用のピンで行い、かつ、システムクロックによりス
キャンデータを格納する動作をスキャン用のピンで行う
フリップフロップの例である。このフリップフロップ
は、第17図に示すように動作する。

さらに、別のフリップフロップとして、システムクロ
ッによりシステムデータを格納する動作をフリップフロ
ップのスキャン用のピンで行い、かつ、システムクロッ
クによりスキャンデータを格納する動作をシステム用の
ピンで行うフリップフロップもある。

第16図に示すフリップフロップは、第１図に示したフ
リップフロップ101及び第９図に示したフリップフロッ
プと同様に、システムデータパス上に付加回路が存在し
ないという利点を有している。

また、第16図に示すフリップフロップを有する論理回
路の遅延テストは、各フリップフロップの制御信号H001
がテストモードピン（通常動作時“1"、テスト時“0"）
に接続され、制御信号H006を、フリップフロップ101の
制御信号1011またはフリップフロップB01の制御信号B00
1と同等に見立てた場合のテスト方法と同様である。

［発明の効果］以上説明したように本発明によれば、両端点がフリッ
プフロップである経路の遅延テストにおいて、前段論理
を無視し、システムクロックを用いて、入力端のフリッ
プフロップで変化信号を作成することができ、また、シ
ステムクロックを用いて、出力端のフリップフロップで
その信号を格納することができるので、テストパターン
を生成する工数を少なくして、遅延テストを行うことの
できる論理回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の構成を示すブロック
図、第２図はスイッチング回路の一例を示す図、第３図
はマルチプレクサの一例を示す図、第４図は付加回路付
きフリップフロップの動作を説明する図、第５図は遅延
テストを説明するタイミングチャート、第６図、第７
図、第８図、第10図は本発明の第２〜第５の実施例の構
成を示す図、第９図、第11図、第13図、第14図、第16図
は本発明の実施例に使用されるフリップフロップの構成
を示す図、第12図、第15図、第17図はそれぞれ第11図、
第14図、第16図のフリップフロップの動作を説明する
図、第18図は従来技術の構成を示すブロック図である。 10、13……フリップフロップ、11、14……スイッチング
回路、12、15……マルチプレクサ、101、102……付加回
路付きフリップフロップ、1000……被検査経路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭63−67578（ＪＰ，Ａ) 特開平１−119774（ＪＰ，Ａ) 特開昭63−222275（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/28 - 31/3193

Claims

(57)【特許請求の範囲】

【請求項１】第１の組合せ回路及び第２の組合せ回路
と、第１のフリップフロップ回路及び第２のフリップフ
ロップ回路とを有する論理回路において、前記第１のフリップフロップ回路及び前記第２のフリッ
プフロップ回路のそれぞれは、第１のクロックピンと、
前記第１のクロックピン入力されるクロック信号に対応
して格納されるデータを入力するためのデータピンと、
第２のクロックピンと、前記第２のクロックピンに入力
されるクロック信号に応答して格納されるスキャンデー
タを入力するためのスキャンデータピンと、出力データ
ピンとを有して構成され、前記第１の組合せ回路の出力は前記第１のフリップフロ
ップ回路のデータピンに接続され、前記第１のフリップ
フロップ回路の出力データピンは前記第２の組合せ回路
の入力に接続され、前記第２の組合せ回路の出力は前記
第２のフリップフロップ回路のデータピンに接続され、前記論理回路内に、システムクロック信号の入力先を、
前記第１のフリップフロップ回路の第１のクロックピン
及び第２のクロックピンの間で切り替える第１の制御信
号に応じてスイッチングする第１のスイッチング手段
と、前記第２のフリップフロップ回路の第１のクロック
ピン及び第２のクロックピンの間で切り替える第２の制
御信号に応じてスイッチングする第２のスイッチング手
段とを備え、前記第１のフリップフロップ回路の第２のクロックピン
にスキャンクロック信号を入力して、前記第１のフリッ
プフロップ回路のスキャンデータピンから第１のスキャ
ンデータを格納することにより初期設定を行い、前記第
１のスイッチング手段は、システムクロック信号の入力
先を前記第１のフリップフロップ回路の第２のクロック
ピンに設定し、前記第２のスイッチング手段は、システ
ムクロック信号の入力先を前記第２のフリップフロップ
回路の第１のクロックピンに設定し、前記第１のフリッ
プフロップ回路の第２のクロックピンにシステムクロッ
ク信号を入力して前記第１のフリップフロップ回路のス
キャンデータピンから第２のスキャンデータを入力する
ことにより前記第１のフリップフロップ回路の出力デー
タピンから変化信号を前記第２の組合せ回路に入力し、
前記第２のフリップフロップ回路の第１のクロックピン
にシステムクロック信号を入力して前記第２のフリップ
フロップ回路のデータピンに前記第２の組合せ回路の出
力データを受けることにより遅延テストを実施可能とす
ることを特徴とする論理回路。
【請求項２】前記論理回路は前記第１のフリップフロッ
プ回路及び前記第２のフリップフロップ回路を含む複数
のフリップフロップ回路を含み、前記複数のフリップフロップ回路はそれぞれスキャン出
力データピンを有し、前記複数のフリップフロップ回路は、それぞれのスキャ
ンデータピンを他のフリップフロップ回路のスキャン出
力データピンに鎖状に接続するシフトスキャン構造を備
えたことを特徴とする請求項１記載の論理回路。
【請求項３】組合せ回路と、第１のフリップフロップ回
路及び第２のフリップフロップ回路とを有する論理回路
において、前記第１のフリップフロップ回路及び前記第２のフリッ
プフロップ回路は、システムクロック信号が入力される
システムクロックピンと、スキャンクロック信号が入力
されるスキャンクロックピンと、システムデータ及びス
キャンデータのいずれか一方を第１の制御信号または第
２の制御信号に応じて選択する選択回路と、前記選択回
路により選択されたデータが入力されるシステムデータ
ピンと、前記スキャンデータが入力されるスキャンデー
タピンと、出力データピンとを有して構成され、前記論理回路内に、前記システムクロック信号に応じ
て、前記第１のフリップフロップ回路の前記システムデ
ータピンへ前記スキャンデータが入力可能となるように
第１の制御信号を設定する手段と、前記システムクロッ
ク信号応じて、前記第２のフリップフロップ回路のシス
テムデータピンへ組合せ回路からの出力データが入力可
能となるように第２の制御信号を設定する手段とを備
え、前記第１のフリップフロップ回路の出力データピンは前
記組合せ回路の入力に接続され、前記組合せ回路の出力
は前記第２のフリップフロップ回路の選択回路に接続さ
れ、前記第１のフリップフロップ回路のスキャンクロックピ
ンにスキャンクロック信号を入力して、前記第１のフリ
ップフロップ回路のスキャンデータピンから第１のスキ
ャンデータを格納することにより初期設定を行い、前記
第１のフリップフロップ回路の選択回路はスキャンデー
タを選択し、前記第２のフリップフロップ回路の選択回
路はシステムデータを選択し、前記第１のフリップフロ
ップ回路にシステムクロック信号を入力して前記第１の
フリップフロップ回路のシステムデータピンから第２の
スキャンデータを入力することにより前記第１のフリッ
プフロップ回路の出力データピンから変化信号を前記組
合せ回路に入力し、前記第２のフリップフロップ回路に
システムクロック信号を入力して前記第２のフリップフ
ロップ回路のシステムデータピンにシステムデータとし
て前記組合せ回路の出力データを受けることにより遅延
テストを実施可能とすることを特徴とする論理回路。
【請求項４】前記第１の制御信号または前記第２の制御
信号を設定する手段は、アドレスデコーダであることを
特徴とする請求項３記載の論理回路。