JPH0389182A - 集積回路装置 - Google Patents

集積回路装置

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JPH0389182A
JPH0389182A JP1225927A JP22592789A JPH0389182A JP H0389182 A JPH0389182 A JP H0389182A JP 1225927 A JP1225927 A JP 1225927A JP 22592789 A JP22592789 A JP 22592789A JP H0389182 A JPH0389182 A JP H0389182A
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JP
Japan
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test mode
input
terminal
mode setting
register
Prior art date
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JP1225927A
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English (en)
Inventor
Nobuhiro Okano
岡野　伸洋
Hiroshi Uemura
博 植村
Eiji Ogino
栄治 荻野
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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Pending legal-status Critical Current

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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Microcomputers (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、集積回路装置のテスト方法及びそのための回
路に関するものであシ、更に詳しくは、ＣＰＵを核とし
、その周辺にメモリ（ＲＯＭ。
ＲＡＭ）、周辺回路等を配する構成を単一半導体基板上
に集積した複合集積回路装置のテストモード設定を、専
用のテストモード設定用端子を付加すること無く行うた
めに好適なテスト方法及び回路に関するものである。
〈従来の技術〉 従来、複合集積回路装置のテストを実施する場合、本来
の実動作時に信号の入力部、出力部又は入出力部として
機能する入力端子、出力端子又は入出力端子とは別に、
テストモード設定用の、テスト端子と呼ばれる専用のテ
ストモード設定用端子を付加してテストを行ってきた。
これは、複合集積回路装置が内蔵している機能ブロック
（ＣＰＵ、メモリ、ロジック回路等）を分離し、テスト
モードを設定するために、すなわち、テストモード設定
のためだけに、複合集積回路装置の本来の機能動作時に
は全く使用しない端子及びテストモード設定用ロジック
回路を追加しているものである。
第４図に従来の複合集積回路装置ｌの構成図を示す。
図に於いて、１１は核となるＣＰＵ、１２はＲＯＭ、Ｒ
ＡＭ等のメモリ、１３は直列入出力コントローラ（ＳＩ
Ｏ）、１４はロジック回路部（Ｌｏｇｉｃ）、１５はバ
ス、１６はテストモード設定用ロジック回路、１７及び
１８はテスト端子（ＴＥＳＴＩ、ＴＥＳＴ２）である。
なか、第４図は、テストモード設定用端子が２本（ＴＥ
ＳＴＩ。
ＴＥＳＴ２　）の場合の例である。
以下の第１表に動作モード設定例を示す。
第 表 なお、よう複雑なモード設定に対しては専用端子数を増
加させていく必要がある。
〈発明が解決しようとする課題〉 従来、行われてきたテストモード設定用に専用端子を付
加する方法の利点は、本来の機能動作に対して、各ブロ
ック間の接続方法のみを考慮すれば、各テストモード設
定用の信号、回路を自由に設定できることにある。
しかしながら、上記従来方法では、より一層複雑、高機
能化していく一方の複合集積回路装置に対し、各機能ブ
ロックを各々分離し、テスト方法を容易にするためには
、増加する設定モードに比例させて、テストモード設定
専用の端子も増加させなければならない。
近年、既存ＣＰＵを応用したＣＰＵコアと呼ばれる複合
集積回路装置は、増々、高機能、複雑化の一途であり１
システム・オン・チップとなっておシ、その端子数は増
加の一途である。
以上の経過より１今後、是非解決しなければならない問
題点を以下に示す。
■　端子数増加による純粋な生産コストの増大。
■　専用のテストモード設定用端子を付加した場合、テ
ストモード設定用端子の＠Ｑ＃％ｌ”の組み合わせによ
り、各モードの設定方法が第三者に解読され、メモリの
内容（プログラム）等が解読されてしすう可能性があり
、膨大なコストをかけた貴重な財産であるソフトウェア
の保護の上から大きな問題となる。
これらの問題点を解決するために、テストモード設定用
の専用端子を付加すること無く、各機能ブロックを分離
テストする方法が必要となって来ている。
本発明は上記方法を提供するものである。
く課題を解決するための手段〉 実動作時に於ける信号の入出力用のための端子を、テス
トモード設定用データの入力用端子に共用する。通常、
汎用ＣＰＵでリセットサイクルの期間は、出力端子疎び
入出力端子は高インピーダンス状態となり、入力端子に
ついては、内部回路との間にリセット信号を他方の入力
とするアンドゲートを設ける等の構成によう、入力信号
を受けつけない状態となっている。すなわち、各端子は
内部と分離された状態となっている。本発明は、上記リ
セットサイクルの期間を利用し、複合集積回路装置が本
来布する上記端子よりテストモード設定用データを入力
するようにすると共に、内部には、該入力されたテスト
モード設定用データを記憶するためのレジスタを設ける
。該レジスタに入力、記憶されたテストモード設定用デ
ータに基づいて所定のテストモード設定を行う手段を設
ける。
く作用〉 リセットサイクル期間中に、信号入力端子、出力端子又
は入出力端子より、テストモード設定用データを入力す
る。入力されたデータはレジスタに記憶される。レジス
タに記憶されたデータに基づいて所定のテストモード設
定が行われる。７〈実施例〉 以下、実施例に基づいて本発明の詳細な説明する。
第１図に示すように、複合集積回路装置２の入力端子２
７と、直結される内蔵ＣＰＵ部分２１の入力端子との間
に、第２図にその具体的構成を示すレジスタ２８を挿入
し、第３図のタイミングチャートに示すタイミングで動
作させることにより、リセットサイクル期間中に、テス
トモード設定用データをレジスタ２８に入力する。レジ
スタ２８に入力・記憶されたテストモード設定用データ
に基づいて、テストモード設定用ロジック回路２６は所
定のテストモード設定を行う。
なか、第３図は、テストモード設定用データとして＊１
＊、ｓ□“、′１＃を設定する場合のタイミングチャー
トである。
テストモード設定用データ入力用端子として利用する入
力端子として、ＩＮＴ、ＮＭＩ。
用する端子を用いる場合は、データ１１１ｍ１ｚ　　　
ｓｌｍを実動作モードを指示するデータとして割り当て
、それ以外の３ビットデータ″Ｏ＃″１０＃、！１０“
〜１１＃、″″ｌ＃、ｌＩＱ＃を各テストモードを指示
するデータとして用いる。逆に、通常状態’Ｌ（０１”
で使用する端子を用いる場合は、データ１０＃　　％ｏ
’、’ｏ”を実動作モードを指示するデータとして割す
当で、それ以外を各テストモードを指示するデータとし
て用いる。
レジスタのビット数は設定モード数に応じて適宜設定さ
れる。
上記実施例は入力端子を共用しているが、出力端子又は
入出力端子を共用する構成も可能である。
また、２以上の端子をテストモード設定用データ入力端
子に共用することにより、より多くのモード設定が可能
となる。
更に、レジスタの構成は任意であり、ビット数の幅（使
用端子数）及び深さ（各レジスタのビット数）は自由に
設定できることを利用し、テストモードの設定に、機密
保護のためのパスワードを付加することも可能である。
〈発明の効果〉 以上詳細に説明したように、本発明によれば、簡単なレ
ジスタを設けることにより、テストモード設定用の専用
端子を設けること無くテストモードの設定が可能となる
ものであり、従来の問題点を解決することができるもの
である。
【図面の簡単な説明】
第１図は本発明に係る複合集積回路装置の構成図、第２
図（は第１図に示されるレジスタの具体的構成図、第３
図はタイミングチャート、第４図は従来の複合集積回路
装置の構成図である。 符号の説明 ２：複合集積回路装置、　　２１：ＣＰＵ。 ２６：テストモード設定用ロジック回路、２７：入力端
子、　　２８：レジスタ。

Claims (1)

  1. 【特許請求の範囲】 １、実動作時に於いて、信号の入力部、出力部又は入出
    力部として機能する複数の端子を有する集積回路装置に
    於いて、 リセットサイクル期間中に、上記複数の端子の中の１又
    は２以上の端子を介して入力されたテストモード設定用
    データを記憶するレジスタと、 該レジスタに記憶される上記テストモード設定用データ
    に基づいて所定のテストモード設定を行う手段とを設け
    て成ることを特徴とする集積回路装置。
JP1225927A 1989-08-31 1989-08-31 集積回路装置 Pending JPH0389182A (ja)

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