JPH0561708A - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JPH0561708A JPH0561708A JP3250427A JP25042791A JPH0561708A JP H0561708 A JPH0561708 A JP H0561708A JP 3250427 A JP3250427 A JP 3250427A JP 25042791 A JP25042791 A JP 25042791A JP H0561708 A JPH0561708 A JP H0561708A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- functional
- functional blocks
- terminal
- block
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- Pending
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- Microcomputers (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 必要とする端子ピンの数を少なくする。
【構成】 モード切換端子ｂ1 に入力されたテスト信号
Ｔが示すタイミングで機能ブロック１〜４の中から一の
機能ブロックを他の機能ブロックから切り離して動作さ
せる機能を有する１チップマイクロコンピュータであ
る。各機能ブロックには、既存の端子ｂ3 〜ｂN の一部
を介して入力されたセレクトデータと各機能ブロックご
とに予め設定されたＩＤコードとを比較するとともに当
該比較結果に応じてブロックセレクト信号を生成する判
定回路を備えている。
Ｔが示すタイミングで機能ブロック１〜４の中から一の
機能ブロックを他の機能ブロックから切り離して動作さ
せる機能を有する１チップマイクロコンピュータであ
る。各機能ブロックには、既存の端子ｂ3 〜ｂN の一部
を介して入力されたセレクトデータと各機能ブロックご
とに予め設定されたＩＤコードとを比較するとともに当
該比較結果に応じてブロックセレクト信号を生成する判
定回路を備えている。
Description
【０００１】
【産業上の利用分野】本発明は複数の機能ブロックから
構成されておりモード切換端子に入力された切換信号が
示すタイミングで複数の機能ブロックの中から一又は二
以上の機能ブロックを他の機能ブロックから切り離して
動作させる機能を有する半導体集積装置に関する。
構成されておりモード切換端子に入力された切換信号が
示すタイミングで複数の機能ブロックの中から一又は二
以上の機能ブロックを他の機能ブロックから切り離して
動作させる機能を有する半導体集積装置に関する。
【０００２】
【従来の技術】半導体集積装置として例えば１チップマ
イクロコンピュータはＣＰＵ、ＲＡＭ、Ｉ／Ｏ等の複数
の機能ブロックから構成されているが、製品出荷時に行
われるテストを容易にするため、特定の機能ブロックを
他の機能ブロックと切り離して動作させる機能（テスト
モード）を有するものがある。
イクロコンピュータはＣＰＵ、ＲＡＭ、Ｉ／Ｏ等の複数
の機能ブロックから構成されているが、製品出荷時に行
われるテストを容易にするため、特定の機能ブロックを
他の機能ブロックと切り離して動作させる機能（テスト
モード）を有するものがある。
【０００３】かかる機能を有する１チップマイクロコン
ピュータのパッケージには、データ信号用端子ピンや制
御信号用端子ピンが設けられている他に、テストモード
に切り換えるタイミングを与える切換信号を入力するた
めのテストモード切換端子、テスト動作させるべき機能
ブロックを特定するセレクトデータを入力するためのセ
レクトデータ入力端子( ＩＤコード入力端子) 等の端子
ピンが別途設けられている。
ピュータのパッケージには、データ信号用端子ピンや制
御信号用端子ピンが設けられている他に、テストモード
に切り換えるタイミングを与える切換信号を入力するた
めのテストモード切換端子、テスト動作させるべき機能
ブロックを特定するセレクトデータを入力するためのセ
レクトデータ入力端子( ＩＤコード入力端子) 等の端子
ピンが別途設けられている。
【０００４】１チップマイクロコンピュータを構成する
機能ブロックには予めＩＤコードが割り当られており、
入力された切換信号がアクティブとなったタイミングで
テストモードに切り換わり、入力されたセレクトデータ
に対応したＩＤコードを有する機能ブロックが他の機能
ブロックと切り離された状態で動作するようになってい
る。そして、セレクトデータを次々と変化させると、全
機能ブロックの動作がテストされるようになっている。
機能ブロックには予めＩＤコードが割り当られており、
入力された切換信号がアクティブとなったタイミングで
テストモードに切り換わり、入力されたセレクトデータ
に対応したＩＤコードを有する機能ブロックが他の機能
ブロックと切り離された状態で動作するようになってい
る。そして、セレクトデータを次々と変化させると、全
機能ブロックの動作がテストされるようになっている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来例による場合には、半導体集積装置のパッケージに設
けられた端子ピンの数に余裕があって、テストモードを
行うために必要な端子ピンを確保することができれば良
いが、確保できないときにはパッケージを端子ピンの多
いものに設計変更せねばならないという欠点がある。特
に、回路の集積度の向上とともに機能ブロックの数が増
加することが予想され、必要とするセレクトデータ入力
端子( ＩＤコード入力端子) のピン数が益々多くなり、
上記欠点は更に助長される。
来例による場合には、半導体集積装置のパッケージに設
けられた端子ピンの数に余裕があって、テストモードを
行うために必要な端子ピンを確保することができれば良
いが、確保できないときにはパッケージを端子ピンの多
いものに設計変更せねばならないという欠点がある。特
に、回路の集積度の向上とともに機能ブロックの数が増
加することが予想され、必要とするセレクトデータ入力
端子( ＩＤコード入力端子) のピン数が益々多くなり、
上記欠点は更に助長される。
【０００６】本発明は上記した背景の下に創作されたも
のであり、その目的とするところは、必要とする端子ピ
ンの数を少なくすることが可能な半導体集積装置を提供
することにある。
のであり、その目的とするところは、必要とする端子ピ
ンの数を少なくすることが可能な半導体集積装置を提供
することにある。
【０００７】
【課題を解決するための手段】本発明にかかる半導体集
積装置は、複数の機能ブロックから構成されておりモー
ド切換端子に入力された切換信号が示すタイミングで前
記複数の機能ブロックの中から一又は二以上の機能ブロ
ックを他の機能ブロックから切り離して動作させる機能
を有する半導体集積装置において、全ての機能ブロック
には、既存の複数のデータ端子を介して入力されたセレ
クトデータと各機能ブロックごとに予め設定されたＩＤ
コードとを比較するとともに当該比較結果に応じてブロ
ックセレクト信号を生成する判定回路を備えてあること
を特徴としている。
積装置は、複数の機能ブロックから構成されておりモー
ド切換端子に入力された切換信号が示すタイミングで前
記複数の機能ブロックの中から一又は二以上の機能ブロ
ックを他の機能ブロックから切り離して動作させる機能
を有する半導体集積装置において、全ての機能ブロック
には、既存の複数のデータ端子を介して入力されたセレ
クトデータと各機能ブロックごとに予め設定されたＩＤ
コードとを比較するとともに当該比較結果に応じてブロ
ックセレクト信号を生成する判定回路を備えてあること
を特徴としている。
【０００８】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は半導体集積装置の内部構造を示すブロッ
ク図、図２は機能ブロックの構成図、図３はテストモー
ド設定のタイミングを示すタイミングチャートである。
明する。図１は半導体集積装置の内部構造を示すブロッ
ク図、図２は機能ブロックの構成図、図３はテストモー
ド設定のタイミングを示すタイミングチャートである。
【０００９】ここに例を上げて説明する半導体集積装置
は１チップマイクロコンピュータであり、図１に示すよ
うな内部ブロック構造となっており、次に説明する機能
ブロック１〜４の中から特定の機能ブロックを他の機能
ブロックから切り離して動作させることができるテスト
モード機能を有している。
は１チップマイクロコンピュータであり、図１に示すよ
うな内部ブロック構造となっており、次に説明する機能
ブロック１〜４の中から特定の機能ブロックを他の機能
ブロックから切り離して動作させることができるテスト
モード機能を有している。
【００１０】図中１はＣＰＵ（Central Processing Uni
t)、６はバッファ等のインタフェイス回路である。ＲＯ
Ｍ（Read Only Memory) 、ＲＡＭ（Random Access Memo
ry)、ＤＭＡ（Direct Memory Access) 、Ｉ／Ｏ（Input
/Output) 等は便宜上、機能ブロック１〜４として図中
示されている。ＣＰＵ１、インタフェイス回路６、機能
ブロック１〜４を含めた全ての機能ブロックはパッケー
ジＡの内部に収められており、アドレスバス、データバ
ス、制御信号用バス等からなる標準バスαを介して互い
に接続されている。但し、標準バスαの中には下記のテ
スト信号Ｔ（切換信号に相当する）、リセットバー信号
を各機能ブロックに導くための信号ラインが含められて
いる。
t)、６はバッファ等のインタフェイス回路である。ＲＯ
Ｍ（Read Only Memory) 、ＲＡＭ（Random Access Memo
ry)、ＤＭＡ（Direct Memory Access) 、Ｉ／Ｏ（Input
/Output) 等は便宜上、機能ブロック１〜４として図中
示されている。ＣＰＵ１、インタフェイス回路６、機能
ブロック１〜４を含めた全ての機能ブロックはパッケー
ジＡの内部に収められており、アドレスバス、データバ
ス、制御信号用バス等からなる標準バスαを介して互い
に接続されている。但し、標準バスαの中には下記のテ
スト信号Ｔ（切換信号に相当する）、リセットバー信号
を各機能ブロックに導くための信号ラインが含められて
いる。
【００１１】パッケージＡの外部には合計ｎ個の端子Ｂ
が設けられている。ｂ1 はテスト信号Ｔを外部入力する
ためのモード切換端子、ｂ2 はリセットバー信号を外部
入力するためのリセットバー端子である。ｂ3〜ｂn は
１チップマイクロコンピュータとしての通常の機能を果
たす上で必要な信号、例えばアドレス信号、データ信
号、制御信号等を入出力するための合計（ｎ−２）個の
端子である( 既存の複数のデータ端子に相当する) 。
が設けられている。ｂ1 はテスト信号Ｔを外部入力する
ためのモード切換端子、ｂ2 はリセットバー信号を外部
入力するためのリセットバー端子である。ｂ3〜ｂn は
１チップマイクロコンピュータとしての通常の機能を果
たす上で必要な信号、例えばアドレス信号、データ信
号、制御信号等を入出力するための合計（ｎ−２）個の
端子である( 既存の複数のデータ端子に相当する) 。
【００１２】モード切換端子ｂ1 に入力されるテスト信
号Ｔはテストモードに切り換えるタイミングを与える信
号であり、リセットバー端子に入力されるリセットバー
信号は主としてテストすべき機能ブロックを強制初期化
するための信号である。
号Ｔはテストモードに切り換えるタイミングを与える信
号であり、リセットバー端子に入力されるリセットバー
信号は主としてテストすべき機能ブロックを強制初期化
するための信号である。
【００１３】ところで、本実施例の１チップマイクロコ
ンピュータは、機能ブロック１〜４の各々についてＩＤ
コードが予め割り当られており、テストモード時、３ビ
ットのセレクトデータが外部から入力されると、機能ブ
ロック１〜４の中から、セレクトデータに対応したＩＤ
コードを有する機能ブロックが選択され、当該機能ブロ
ックのみが動作可能なようになっている。特に、セレク
トデータを外部から入力するに当たり、専用の入力端子
を用いず、その代わりに端子ｂ3 〜ｂn の中で信号用バ
ス（Ａ、Ｂ、Ｃ）に通ずる端子ｂA 、ｂB 、ｂC （既存
の複数のデータ端子に相当する）を利用するようにして
いる。この点が、従来のものと大きく異なっている。
ンピュータは、機能ブロック１〜４の各々についてＩＤ
コードが予め割り当られており、テストモード時、３ビ
ットのセレクトデータが外部から入力されると、機能ブ
ロック１〜４の中から、セレクトデータに対応したＩＤ
コードを有する機能ブロックが選択され、当該機能ブロ
ックのみが動作可能なようになっている。特に、セレク
トデータを外部から入力するに当たり、専用の入力端子
を用いず、その代わりに端子ｂ3 〜ｂn の中で信号用バ
ス（Ａ、Ｂ、Ｃ）に通ずる端子ｂA 、ｂB 、ｂC （既存
の複数のデータ端子に相当する）を利用するようにして
いる。この点が、従来のものと大きく異なっている。
【００１４】次に、機能ブロック１の内部構成について
図２を参照して説明する。機能ブロック１は機能回路11
と判定回路12から構成されている。なお、機能ブロック
１には（１００）というＩＤコードが割り当てられてい
る。
図２を参照して説明する。機能ブロック１は機能回路11
と判定回路12から構成されている。なお、機能ブロック
１には（１００）というＩＤコードが割り当てられてい
る。
【００１５】機能回路11は機能ブロック１としての機能
を発揮する上で必要な主要な回路であり、これには標準
バスα( テスト信号Ｔ及びリセットバー信号等のバスを
除く）が接続されるＩ／Ｏ端子（図示せず）が設けられ
ている他、機能回路11のイネーブル、ディスイネーブル
を決定するブロックセレクト信号γが入力されるシーイ
端子、当該Ｉ／Ｏ端子の入力（一部のデータバスを除
く）をハイインピーダンス状態にすることより、他の機
能ブロックと切り離し、テストモード時のデータのバッ
テングを防止するためのリセット信号が入力されるリセ
ット端子が設けられている。
を発揮する上で必要な主要な回路であり、これには標準
バスα( テスト信号Ｔ及びリセットバー信号等のバスを
除く）が接続されるＩ／Ｏ端子（図示せず）が設けられ
ている他、機能回路11のイネーブル、ディスイネーブル
を決定するブロックセレクト信号γが入力されるシーイ
端子、当該Ｉ／Ｏ端子の入力（一部のデータバスを除
く）をハイインピーダンス状態にすることより、他の機
能ブロックと切り離し、テストモード時のデータのバッ
テングを防止するためのリセット信号が入力されるリセ
ット端子が設けられている。
【００１６】判定回路12は端子ｂA 、ｂB 、ｂC を介し
て入力されたセレクトデータ及びモード切換端子ｂ1 を
介して入力されたテスト信号Ｔに基づき、ブロックセレ
クト信号γ及びリセット信号を生成するような構成され
たロジック回路である。判定回路12にＩＤコード（１０
０）が設定されている。なお、判定回路12の回路構成の
詳細については説明の都合上、次の動作説明で併せて行
うことにする。また、機能ブロック２〜４についてはＩ
Ｄコードが異なることを除いては全く同様であるので説
明は省略する。
て入力されたセレクトデータ及びモード切換端子ｂ1 を
介して入力されたテスト信号Ｔに基づき、ブロックセレ
クト信号γ及びリセット信号を生成するような構成され
たロジック回路である。判定回路12にＩＤコード（１０
０）が設定されている。なお、判定回路12の回路構成の
詳細については説明の都合上、次の動作説明で併せて行
うことにする。また、機能ブロック２〜４についてはＩ
Ｄコードが異なることを除いては全く同様であるので説
明は省略する。
【００１７】以上のように構成された１チップマイクロ
コンピュータのテストモード時の動作について説明す
る。まず、リセットバー信号をアクティブに設定し、セ
レクトデータを入力し、テスト信号Ｔをアクティブに設
定すると、１チップマイクロコンピュータの内部がテス
トモードに切り換わる。図３はテストモード設定のタイ
ミングを示した図である。
コンピュータのテストモード時の動作について説明す
る。まず、リセットバー信号をアクティブに設定し、セ
レクトデータを入力し、テスト信号Ｔをアクティブに設
定すると、１チップマイクロコンピュータの内部がテス
トモードに切り換わる。図３はテストモード設定のタイ
ミングを示した図である。
【００１８】次に、入力されたセレクトデータが（０１
１）〔端子ｂA に入力された信号がＬレベル、同様にｂ
B 、ｂC については何れもＨレベルであることを意味す
る〕である場合の機能ブロック１における判定回路12の
動作について説明する。
１）〔端子ｂA に入力された信号がＬレベル、同様にｂ
B 、ｂC については何れもＨレベルであることを意味す
る〕である場合の機能ブロック１における判定回路12の
動作について説明する。
【００１９】テスト信号Ｔが立ち上がり、アクティブに
なったタイミングで、セレクトデータは３個のＤフリッ
プフロップからなるラッチ回路121 により保持され、ラ
ッチ回路121 の後段に接続された比較回路122 に導入さ
れ、ここでセレクトデータとＩＤコードとが比較され
る。比較回路122 はイクシクルーシブオアゲート122A、
122B、122Cから構成されており、各ゲートの一入力を電
源又はグランドに夫々接続することにより、ＩＤコード
（１００）が設定されている。
なったタイミングで、セレクトデータは３個のＤフリッ
プフロップからなるラッチ回路121 により保持され、ラ
ッチ回路121 の後段に接続された比較回路122 に導入さ
れ、ここでセレクトデータとＩＤコードとが比較され
る。比較回路122 はイクシクルーシブオアゲート122A、
122B、122Cから構成されており、各ゲートの一入力を電
源又はグランドに夫々接続することにより、ＩＤコード
（１００）が設定されている。
【００２０】入力されたセレクトデータは（０１１）で
あるので、イクシクルーシブオアゲート122A、122B、12
2Cの各出力は何れもＨレベルとなり、次段に接続された
ノアゲート123 の出力もＬレベルとなる。ノアゲート12
3 の出力はゲート回路124 を介してブロックセレクト信
号γとして機能回路11のシーイ端子に導入される。
あるので、イクシクルーシブオアゲート122A、122B、12
2Cの各出力は何れもＨレベルとなり、次段に接続された
ノアゲート123 の出力もＬレベルとなる。ノアゲート12
3 の出力はゲート回路124 を介してブロックセレクト信
号γとして機能回路11のシーイ端子に導入される。
【００２１】ゲート回路124 はアンドゲート1241、124
2、オアゲート1243、インバータ1244から構成されてお
り、ノアゲート123 の出力がＬレベルであり、しかもテ
スト信号Ｔがアクティブのときにのみ、ブロックセレク
ト信号γをローアクティブ状態にする回路構成となって
いる。
2、オアゲート1243、インバータ1244から構成されてお
り、ノアゲート123 の出力がＬレベルであり、しかもテ
スト信号Ｔがアクティブのときにのみ、ブロックセレク
ト信号γをローアクティブ状態にする回路構成となって
いる。
【００２２】ここではセレクトデータが（０１１）で、
テストモード時であるので、ブロックセレクト信号γが
アクティブ状態となり、それ故、機能回路11がイネーブ
ルにされることになる。
テストモード時であるので、ブロックセレクト信号γが
アクティブ状態となり、それ故、機能回路11がイネーブ
ルにされることになる。
【００２３】一方、リセットバー信号はゲート回路125
を介してリセット信号として機能回路11のリセット端子
に導入されている。
を介してリセット信号として機能回路11のリセット端子
に導入されている。
【００２４】ゲート回路125 はアンドゲート1251、125
2、ノアゲート1253から構成されており、ノアゲート123
の出力がＬレベルであり、しかもテスト信号Ｔがアク
ティブのときにのみ、リセット信号をハイアクティブに
する回路構成となっている。
2、ノアゲート1253から構成されており、ノアゲート123
の出力がＬレベルであり、しかもテスト信号Ｔがアク
ティブのときにのみ、リセット信号をハイアクティブに
する回路構成となっている。
【００２５】ここではセレクトデータが（０１１）で、
テストモード時であるので、リセット信号がアクティブ
状態となり、それ故、機能回路11のＩ／Ｏ端子( 図示せ
ず）の入力（一部のデータバスを除く）がハイインピー
ダンス状態となり、他の機能ブロックと切り離される。
テストモード時であるので、リセット信号がアクティブ
状態となり、それ故、機能回路11のＩ／Ｏ端子( 図示せ
ず）の入力（一部のデータバスを除く）がハイインピー
ダンス状態となり、他の機能ブロックと切り離される。
【００２６】ここに機能ブロック１のみを他のブロック
とは関係なくテスト動作が可能となり、一部のデータバ
スを利用して機能回路11と外部との間でテスト信号をや
りとりを行い、機能フロック１の動作をテストする。
とは関係なくテスト動作が可能となり、一部のデータバ
スを利用して機能回路11と外部との間でテスト信号をや
りとりを行い、機能フロック１の動作をテストする。
【００２７】この機能ブロック１のテストが終了する
と、テスト信号Ｔを非アクティブに戻した上で、セレク
トデータを変化させ、再び、テスト信号Ｔをアクティブ
状態に設定すると、セレクトデータに対応する機能ブロ
ックが上記の場合と全く同様にテストされる。このよう
にして機能ブロック１〜４のテストを行う。
と、テスト信号Ｔを非アクティブに戻した上で、セレク
トデータを変化させ、再び、テスト信号Ｔをアクティブ
状態に設定すると、セレクトデータに対応する機能ブロ
ックが上記の場合と全く同様にテストされる。このよう
にして機能ブロック１〜４のテストを行う。
【００２８】なお、本発明にかかる半導体集積装置は１
チップマイクロコンピュータだけの適用に限定されない
ことは勿論である。また、複数の機能ブロックの中から
一の機能ブロックを選択してテスト動作させる形態に限
定されず、複数の機能ブロックの中から二以上の機能ブ
ロックを選択し、選択された機能ブロックを他の機能ブ
ロックから切り離して動作させる形態を採ってもかまわ
ない。
チップマイクロコンピュータだけの適用に限定されない
ことは勿論である。また、複数の機能ブロックの中から
一の機能ブロックを選択してテスト動作させる形態に限
定されず、複数の機能ブロックの中から二以上の機能ブ
ロックを選択し、選択された機能ブロックを他の機能ブ
ロックから切り離して動作させる形態を採ってもかまわ
ない。
【００２９】
【発明の効果】以上、本発明にかかる半導体集積装置に
よる場合には、各機能ブロックには、既存の複数のデー
タ端子を介して入力されたセレクトデータと各機能ブロ
ックごとに予め設定されたＩＤコードとを比較するとと
もに当該比較結果に応じてブロックセレクト信号を生成
する判定回路を備える構成となっているので、従来、機
能ブロックを選択するのに必要であった端子ピンを省略
することができ、端子ピンの数を少なくすることができ
る。よって、半導体集積装置のパッケージを端子ピンの
多いものに設計変更せねばならないという事態を極めて
少なくすることができる。特に、回路の集積度の向上と
ともに機能ブロックの数が増加することが予想されの
で、コストの点で大きなメリットを期待できる。
よる場合には、各機能ブロックには、既存の複数のデー
タ端子を介して入力されたセレクトデータと各機能ブロ
ックごとに予め設定されたＩＤコードとを比較するとと
もに当該比較結果に応じてブロックセレクト信号を生成
する判定回路を備える構成となっているので、従来、機
能ブロックを選択するのに必要であった端子ピンを省略
することができ、端子ピンの数を少なくすることができ
る。よって、半導体集積装置のパッケージを端子ピンの
多いものに設計変更せねばならないという事態を極めて
少なくすることができる。特に、回路の集積度の向上と
ともに機能ブロックの数が増加することが予想されの
で、コストの点で大きなメリットを期待できる。
【図１】本発明にかかる半導体集積装置の一実施例を説
明するための図であって、１チップマイクロコンピュー
タの内部構造を示すブロック図である。
明するための図であって、１チップマイクロコンピュー
タの内部構造を示すブロック図である。
【図２】同機能ブロックの構成図である。
【図３】同テストモード設定のタイミングを示すタイミ
ングチャートである。
ングチャートである。
１〜４ 機能ブロック Ｂ 端子 ｂ1 モード切換端子 ｂ2 リセットバー端子 ｂ3 〜ｂN 端子 11 機能回路 12 判定回路 Ｔ テスト信号 γ ブロックセレクト信号
Claims (1)
- 【請求項１】 複数の機能ブロックから構成されており
モード切換端子に入力された切換信号が示すタイミング
で前記複数の機能ブロックの中から一又は二以上の機能
ブロックを他の機能ブロックから切り離して動作させる
機能を有する半導体集積装置において、各機能ブロック
には、既存の複数のデータ端子を介して入力されたセレ
クトデータと各機能ブロックごとに予め設定されたＩＤ
コードとを比較するとともに当該比較結果に応じてブロ
ックセレクト信号を生成する判定回路を備えてあること
を特徴とする半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250427A JPH0561708A (ja) | 1991-09-02 | 1991-09-02 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250427A JPH0561708A (ja) | 1991-09-02 | 1991-09-02 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561708A true JPH0561708A (ja) | 1993-03-12 |
Family
ID=17207727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3250427A Pending JPH0561708A (ja) | 1991-09-02 | 1991-09-02 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0561708A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100852899B1 (ko) * | 2007-07-16 | 2008-08-19 | 주식회사 테크유니온 | 도로용 안전휀스 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61241676A (ja) * | 1985-04-19 | 1986-10-27 | Matsushita Electric Ind Co Ltd | 電子回路 |
| JPS6468843A (en) * | 1987-09-10 | 1989-03-14 | Matsushita Electric Ind Co Ltd | Test mode setting circuit |
| JPH0391038A (ja) * | 1989-09-04 | 1991-04-16 | Sharp Corp | 集積回路 |
-
1991
- 1991-09-02 JP JP3250427A patent/JPH0561708A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61241676A (ja) * | 1985-04-19 | 1986-10-27 | Matsushita Electric Ind Co Ltd | 電子回路 |
| JPS6468843A (en) * | 1987-09-10 | 1989-03-14 | Matsushita Electric Ind Co Ltd | Test mode setting circuit |
| JPH0391038A (ja) * | 1989-09-04 | 1991-04-16 | Sharp Corp | 集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100852899B1 (ko) * | 2007-07-16 | 2008-08-19 | 주식회사 테크유니온 | 도로용 안전휀스 |
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