JPS61241676A - 電子回路 - Google Patents
電子回路Info
- Publication number
- JPS61241676A JPS61241676A JP60083761A JP8376185A JPS61241676A JP S61241676 A JPS61241676 A JP S61241676A JP 60083761 A JP60083761 A JP 60083761A JP 8376185 A JP8376185 A JP 8376185A JP S61241676 A JPS61241676 A JP S61241676A
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- JP
- Japan
- Prior art keywords
- test
- input
- signal
- input terminal
- test mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、検査機能を有する電子回路に関するものであ
る。
る。
２ ヘー、゛
従来の技術
従来、モノリシックな半導体集積回路では、１チツプ上
に集積される回路規模が犬さな場合や複雑な回路の場合
、検査時のみ用いるテスト回路を付加している。この場
合、半導体集積回路を複数個の機能ブロックに分割し、
その各機能ブロックを検査するのに最適な信号を、直接
入力又は出力できるように、テスト状態であることを示
すテスト端子と、どの機能ブロックの検査であ右かを示
すテストモード入力端子を用い、電子回路装置の機能検
査を行なっている。
に集積される回路規模が犬さな場合や複雑な回路の場合
、検査時のみ用いるテスト回路を付加している。この場
合、半導体集積回路を複数個の機能ブロックに分割し、
その各機能ブロックを検査するのに最適な信号を、直接
入力又は出力できるように、テスト状態であることを示
すテスト端子と、どの機能ブロックの検査であ右かを示
すテストモード入力端子を用い、電子回路装置の機能検
査を行なっている。
第３図（＆）に従来の回路例を示す。ＩＮ１〜４は入力
端子、０ＵＴ１，０ＵＴ２は出力端子、ＴＫＳＴはテス
ト状態であることを示す信号を入力するテスト信号入力
端子、ＴＭＯＤＩＥはどの機能ブロックの検査であるか
を判別するためのテストモード入力端子、ム、Ｂ、Ｃは
機能ブロック、Ｄはテスト回路制御ブロック、！３Ｗ１
〜４はスイッチであり、機能ブロック五ｅ”ｅＣ′ｆ：
検査するのに必要な信号を、直接、入力端子ＩＮ１〜４
゜３１＼−。
端子、０ＵＴ１，０ＵＴ２は出力端子、ＴＫＳＴはテス
ト状態であることを示す信号を入力するテスト信号入力
端子、ＴＭＯＤＩＥはどの機能ブロックの検査であるか
を判別するためのテストモード入力端子、ム、Ｂ、Ｃは
機能ブロック、Ｄはテスト回路制御ブロック、！３Ｗ１
〜４はスイッチであり、機能ブロック五ｅ”ｅＣ′ｆ：
検査するのに必要な信号を、直接、入力端子ＩＮ１〜４
゜３１＼−。
出力端子０ＵＴ１．２に接続するために挿入されており
、かつＳＷ１〜４は、テスト回路制御ブロックからの信
号によって信号の切換えが制御されている。
、かつＳＷ１〜４は、テスト回路制御ブロックからの信
号によって信号の切換えが制御されている。
第３図（ｂ）にテスト信号入力端子ＴＫＳＴ、テストモ
ード入力端子ＴＭＯＤＥの人力状態におけるスイッチＳ
Ｗ１〜４の切換え方向を示す。第３図（ｂ）に示す様に
、テスト信号入力端子ＴＥＳＴがＬ”レベルであれば、
通常動作状態であり、スイッチＳＷ１〜４はすべてａ側
に接続されている。
ード入力端子ＴＭＯＤＥの人力状態におけるスイッチＳ
Ｗ１〜４の切換え方向を示す。第３図（ｂ）に示す様に
、テスト信号入力端子ＴＥＳＴがＬ”レベルであれば、
通常動作状態であり、スイッチＳＷ１〜４はすべてａ側
に接続されている。
ところが、テスト信号入力端子ＴＥＳＴが、“Ｈ・レベ
ルであれば検査状態となり、テストモード切換端子ＴＭ
ＯＤＥのＨ”、′″Ｌ”によって、スイッチＳＷ１〜４
は、それぞれ＋！Ｌ （ｌｌｏ ｔたけｂ側に接続され
る。
ルであれば検査状態となり、テストモード切換端子ＴＭ
ＯＤＥのＨ”、′″Ｌ”によって、スイッチＳＷ１〜４
は、それぞれ＋！Ｌ （ｌｌｏ ｔたけｂ側に接続され
る。
前記半導体集積回路装置がテスト状態のとき。
すなわち、テスト入力端子ＴＥＳＴが・Ｈ・レベルのと
き、テストモード入力端子ＴＭＯＤＥによって２つのモ
ードに分けられ、テストモード入力端子ＴＭＯＤＥが”
Ｌ”のとき、機能ブロック人は、同機能ブロック人へ入
力される信号を直接、入力端子ＩＮ１およびＩＮ２から
入力でき、機能ブロック人の出力を直接、出力端子０Ｕ
Ｔ１よりみることができる。機能ブロックＣは、機能ブ
ロックＣに入力される信号を直接、入力端子ＩＮＳおよ
びＸＮ４ｆ使用して入力でき１機能ブロックＣの出力を
出力端子ＱＵＴ２より検査できる。
き、テストモード入力端子ＴＭＯＤＥによって２つのモ
ードに分けられ、テストモード入力端子ＴＭＯＤＥが”
Ｌ”のとき、機能ブロック人は、同機能ブロック人へ入
力される信号を直接、入力端子ＩＮ１およびＩＮ２から
入力でき、機能ブロック人の出力を直接、出力端子０Ｕ
Ｔ１よりみることができる。機能ブロックＣは、機能ブ
ロックＣに入力される信号を直接、入力端子ＩＮＳおよ
びＸＮ４ｆ使用して入力でき１機能ブロックＣの出力を
出力端子ＱＵＴ２より検査できる。
次に、テストモード入力端子ＴＭＯＤＥｉ’・Ｈ−レベ
ルにすると、機能ブロックＢへのすべての入力信号を、
入力端子ＩＮ１ 、ＩＮ２．ＩＮＳより入力でき、出力
端子０ＵＴ１６通して機能ブロックＢの出力を直接検査
することが可能である。
ルにすると、機能ブロックＢへのすべての入力信号を、
入力端子ＩＮ１ 、ＩＮ２．ＩＮＳより入力でき、出力
端子０ＵＴ１６通して機能ブロックＢの出力を直接検査
することが可能である。
発明が解決しようとする問題点
しかし、上記のテスト回路は、下記の問題点を有してい
る。即ち、回路規模が増大ないしは複雑化してくると、
検査する上で多くの機能ブロックに分割する必要が生じ
、これに伴ない、テストモードを作成するための入力端
子数が増大することとなり、ユーザーにとって使用不可
な端子数が増大し不利となる問題点があった。
る。即ち、回路規模が増大ないしは複雑化してくると、
検査する上で多くの機能ブロックに分割する必要が生じ
、これに伴ない、テストモードを作成するための入力端
子数が増大することとなり、ユーザーにとって使用不可
な端子数が増大し不利となる問題点があった。
６ベー７′
本発明は、このような問題点を解決するもので。
テスト時専用のテストモード入力端子をなくすため１通
常状態で使用する端子にその機能を与え、かつ、テスト
時でも、前記テストモード入力機能を与えられた端子が
本来の端子の意味をも失なわずに検査可能とすることに
より、多くのテストモードを最小の端子数で作成できる
ようにすることを目的とするものである。
常状態で使用する端子にその機能を与え、かつ、テスト
時でも、前記テストモード入力機能を与えられた端子が
本来の端子の意味をも失なわずに検査可能とすることに
より、多くのテストモードを最小の端子数で作成できる
ようにすることを目的とするものである。
問題点を解決するための手段
上述の問題点を解決するために本発明は、通常状態で使
用する入力端子に結合させて、テスト状態になったとき
にその入力端子の“Ｈ”、Ｌ″を記憶するラッチ回路を
設け、そのラッチ回路の出力を、テストモード設定用信
号としたものである。
用する入力端子に結合させて、テスト状態になったとき
にその入力端子の“Ｈ”、Ｌ″を記憶するラッチ回路を
設け、そのラッチ回路の出力を、テストモード設定用信
号としたものである。
作用
この構成により、テストモード入力端子をもつこと１な
く多くのテストモードを作成でき、かつ、テストモード
入力機能を与えられた端子が本来や端子の意味を失なわ
ずに検査可能となる。
く多くのテストモードを作成でき、かつ、テストモード
入力機能を与えられた端子が本来や端子の意味を失なわ
ずに検査可能となる。
６ ベージ
実施例
第１図は１本発明の一実施例によるテストモード設定回
路図である。ＴＥＳＴはテスト入力端子、ＩＮｌ、ＩＮ
２は入力端子、１および２はラッチ。
路図である。ＴＥＳＴはテスト入力端子、ＩＮｌ、ＩＮ
２は入力端子、１および２はラッチ。
３はテストコントロールブロックであり、ラッチ１．２
はクロック入力の立ち上りエツジでデータをとりこむも
のとする。また、Ｔム、ＴＢはテストモード信号、Ｓｌ
は入力端子ＩＮ１からの入力信号、Ｓ２は入力端子ＩＮ
２からの入力信号、Ｓ３は入力端子ＴＥＳＴからのテス
ト信号である。
はクロック入力の立ち上りエツジでデータをとりこむも
のとする。また、Ｔム、ＴＢはテストモード信号、Ｓｌ
は入力端子ＩＮ１からの入力信号、Ｓ２は入力端子ＩＮ
２からの入力信号、Ｓ３は入力端子ＴＥＳＴからのテス
ト信号である。
テスト信号Ｓ３は、テスト状態になるとＨ”レベルとな
り、通常動作状態では“Ｌ”レベルである。
り、通常動作状態では“Ｌ”レベルである。
ラッチ１および２のデータ入力は、それぞれ入力信号Ｓ
１およびＳ２であり、クロック入力はテスト信号Ｓ３で
あり、クロック入力の立ち上り、すなわち、テスト状態
になるとき、データ入力のレベルをラッチし、Ｑに出力
し、テストモード信号Ｔ人とＴＢｉ作成する。テストコ
ントロールブロック３には、入力信号Ｓ３、テストモー
ドＴム７ ヘーパ およびテストモードＴＢが入力され、最大４つのテスト
モードを作成することができる。テストモートコントロ
ールブロック３からの信号により、多くの機能ブロック
間にある切換スイッチをコントロールする。
１およびＳ２であり、クロック入力はテスト信号Ｓ３で
あり、クロック入力の立ち上り、すなわち、テスト状態
になるとき、データ入力のレベルをラッチし、Ｑに出力
し、テストモード信号Ｔ人とＴＢｉ作成する。テストコ
ントロールブロック３には、入力信号Ｓ３、テストモー
ドＴム７ ヘーパ およびテストモードＴＢが入力され、最大４つのテスト
モードを作成することができる。テストモートコントロ
ールブロック３からの信号により、多くの機能ブロック
間にある切換スイッチをコントロールする。
第２図は、本発明の別の実施例によるテストモード設定
回路図である。ＴＥＳＴはテスト入力端子、８３は入力
端子ＴＥＳＴからのテスト信号、１０は前記テスト信号
の立ち上りによりパルス信号５１４ｉ発生する検査用ク
ロック発生回路。
回路図である。ＴＥＳＴはテスト入力端子、８３は入力
端子ＴＥＳＴからのテスト信号、１０は前記テスト信号
の立ち上りによりパルス信号５１４ｉ発生する検査用ク
ロック発生回路。
１１．１２は前記パルス信号Ｓ１４’ｉクロツク入力と
し入力端子ＩＮ１．２からの入力信号Ｓ１１゜８１２’
ｉデータ入力とするラッチ回路で、その出力をテストモ
ード信号Ｔ、Ａ 、 Ｔ Ｂとして、テストコントロー
ルブロックＢに接続される。すなわち、テストモード信
号Ｔム、ＴＢは、テスト信号Ｓ３の立ち」ニリで入力信
号３１１．Ｓ１２’ｉラツチすることにより作成される
。第２図に示した実施例も、第１図に示した実施例と同
様、最大４つのテストモードを作成することが可能であ
る。
し入力端子ＩＮ１．２からの入力信号Ｓ１１゜８１２’
ｉデータ入力とするラッチ回路で、その出力をテストモ
ード信号Ｔ、Ａ 、 Ｔ Ｂとして、テストコントロー
ルブロックＢに接続される。すなわち、テストモード信
号Ｔム、ＴＢは、テスト信号Ｓ３の立ち」ニリで入力信
号３１１．Ｓ１２’ｉラツチすることにより作成される
。第２図に示した実施例も、第１図に示した実施例と同
様、最大４つのテストモードを作成することが可能であ
る。
発明の効果
以上のように本発明によれば、テストモードを作成する
ためだけのテスト用入力端子を必要とせず１通常の入力
端子全兼用してはいるが、通常の入力端子の機能を失な
うことなく、多くのテストモードを作成することが可能
となり、大規模身回路や、複雑な電子回路装置の検査に
は、きめ細かな検査ができ、その実用効果は大きいもの
となる。
ためだけのテスト用入力端子を必要とせず１通常の入力
端子全兼用してはいるが、通常の入力端子の機能を失な
うことなく、多くのテストモードを作成することが可能
となり、大規模身回路や、複雑な電子回路装置の検査に
は、きめ細かな検査ができ、その実用効果は大きいもの
となる。
第１図は５本発明の一実施例によるテストモーモード発
生回路による回路ブロック図、第；麦はＴＥＳＴ・・・
・・・テスト入力端子、ＩＮｌ、ＩＮ２・・・・・・入
力端子、３，１３・・・・・・テストコントロールブロ
ック、１．２，１１．１２・・・・・・ラッチ、１゜・
・・・・・検査用クロック発生回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ト蔀 ＠ 山 ′ トー
生回路による回路ブロック図、第；麦はＴＥＳＴ・・・
・・・テスト入力端子、ＩＮｌ、ＩＮ２・・・・・・入
力端子、３，１３・・・・・・テストコントロールブロ
ック、１．２，１１．１２・・・・・・ラッチ、１゜・
・・・・・検査用クロック発生回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ト蔀 ＠ 山 ′ トー
Claims (3)
- （１）電子回路の各機能回路部への入力端子にラッチ回
路群を結合し、同ラッチ回路群のそれぞれのクロック入
力にテスト信号を与えることにより、前記各機能回路部
をテストモードに切換える検査手段をそなえた電子回路
。 - （２）ラッチ回路群のそれぞれのクロック入力が共通テ
スト信号でなる特許請求の範囲第１項に記載の電子回路
。 - （３）ラッチ回路群のそれぞれのクロック入力がテスト
モード制御信号で駆動されるクロック発生回路部から供
給される特許請求の範囲第１項または第２項に記載の電
子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60083761A JPH0677050B2 (ja) | 1985-04-19 | 1985-04-19 | 電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60083761A JPH0677050B2 (ja) | 1985-04-19 | 1985-04-19 | 電子回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61241676A true JPS61241676A (ja) | 1986-10-27 |
| JPH0677050B2 JPH0677050B2 (ja) | 1994-09-28 |
Family
ID=13811554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60083761A Expired - Lifetime JPH0677050B2 (ja) | 1985-04-19 | 1985-04-19 | 電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677050B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0424833A (ja) * | 1990-05-18 | 1992-01-28 | Sharp Corp | 半導体集積回路 |
| JPH0561708A (ja) * | 1991-09-02 | 1993-03-12 | Sharp Corp | 半導体集積装置 |
| JP2009188351A (ja) * | 2008-02-08 | 2009-08-20 | Ricoh Co Ltd | Ｌｓｉを装備する電装基板，画像形成制御板および画像形成装置 |
-
1985
- 1985-04-19 JP JP60083761A patent/JPH0677050B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0424833A (ja) * | 1990-05-18 | 1992-01-28 | Sharp Corp | 半導体集積回路 |
| JPH0561708A (ja) * | 1991-09-02 | 1993-03-12 | Sharp Corp | 半導体集積装置 |
| JP2009188351A (ja) * | 2008-02-08 | 2009-08-20 | Ricoh Co Ltd | Ｌｓｉを装備する電装基板，画像形成制御板および画像形成装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0677050B2 (ja) | 1994-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |