JPH0429254B2

JPH0429254B2 -

Info

Publication number: JPH0429254B2
Application number: JP56149474A
Authority: JP
Priority date: 1981-09-24
Filing date: 1981-09-24
Publication date: 1992-05-18
Also published as: JPS5851620A

Description

【発明の詳細な説明】この発明は、デイジタル半導体集積回路に関す
る。

半導体集積回路技術の進歩により、デイジタル
半導体集積回路に形成するゲート数が増大してく
ると、内部論理回路の機能をテストするためのテ
ストパターン数が急増する。このため、ICテス
ターですべての機能をチエツクすることが出来な
いか、又は膨大なテスト時間を要することにな
る。

そこで、テスト用の入出力端子を設けることが
考えられる、テストのためだけに端子数をふやす
ことはICの実装効率の上で大きな欠点となる。

この発明の目的は、外部端子を増加させること
なく、内部論理回路の診断・テストを効率よく実
現できるデイジタル半導体集積回路を提供するこ
とにある。

この発明の他の目的は、以下の説明及び図面か
ら明らかになるであろう。

以下、この発明を実施例とともに詳細に説明す
る。

図面は、この発明の一実施例を示すブロツク図
である。

１は、デイジタル半導体集積回路装置であり、
公知の集積回路技術によつて、以下に説明する各
回路ブロツクが１個の半導体基板上に形成されて
いる。

６，７は、多段分周回路等を構成する計数回路
であり、この実施例では、図示のように２分割さ
れている。前段の計数回路６の入力には、入力回
路５を通して入力端子３からの入力パルスが供給
されている。この前段の計数回路６の入力信号と
出力信号とは切換ゲート回路１０を通して、選択
的に後段の計数回路７の入力に伝えられる。

また、前段の計数回路６の出力信号は、切換ゲ
ート回路９を通して、出力バツフア回路４の入力
に選択的に伝えられることによつて、出力端子２
から直接出力できようになつている。

また、後段の計数回路７の出力信号と、その中
間計数信号を受けるゲート回路８の出力信号とは
切換ゲート回路１２を通して選択的に上記切換ゲ
ート回路９の他方の入力に伝えられる。

１１は、上記切換ゲート回路９，１０及び１２
の制御信号を保持するレジスタであ、外部端子１
６からの入力信号及びデコーダ回路１４からのス
トローブ信号を受けて、上記制御信号が書き込ま
れる。上記デコーダ回路１４は外部端子１７，１
８からの信号を受けて、上記ストローブ信号を形
成する。

この実施例において、上記切換ゲート回路９，
１０及び１２と、これらを制御するレジスタ１１
及びデコーダ回路１４が、テスト動作のために特
に設けられたものである。したつて、通常の使用
状態、言い換えれば、デイジタル半導体集積回路
の内部論理回路としては、上記入力回路５，計数
回路６，７及び出力バツフア回路４だけで足りる
ものである。

このような多段計数回路では、その動作チエツ
クに要する入力パルス数が膨大になことより、上
記のように２分割しておいて、切換ゲート回路
９，１０，及び１２を設けておくことにより、そ
れぞれを独立して動作チエツクを可能としてい
る。

また、計数回路７の中間段の出力信号を受ける
ゲート回路８のように、その出力信号が内部回路
だけで処理されて、外部端子に直接出力されない
ような信号に対しても、上記切換ゲート回路１
２，９を通して、外部端子２に出力させるように
している。

また、これらの内部論理回路の診断・テストモ
ードへの切り換えを、専用の外部端子を設けるこ
となく実現するため、上記外部端子１６ないし１
８は、図示しない他の内部論理回路の通常の動作
状態に影響を与えない、言い換えれば、無効とな
る論理的な組み合せのものが選ばれている。そし
て、これらの外部端子１６ないし１８を時分割的
に多重化して上記信号が入力される。

一方、出力端子２についても、計数回路６，７
での正規の出力信号を得るとともに、テスト動作
での中間的な出力信号を得るものとして多重化し
て使用される。

以下、この実施例回路の動作を説明する。

まず、デイジタル半導体集積回路１の診断・テ
スト時には、例えば、レジスタ１１のS₁ないしS₃
の内容を“０”，“１”，“１”にしておく。上記レ
ジスタ１１における保持信号S₃の“１”によつて
切換ゲート回路９を通して計数回路６からの分割
された前段の計数出力信号が出力端子２に得られ
る。

したがつて、計数回路６の動作チエツクが単独
で行なえるため、入力端子３からの少ない入力パ
ルス数によつて、その診断・テストを高速に行な
うことができる。

次にレジスタ１１の内容S₁ないしS₃を、“０”，
“１”，“０”に書き換えると、入力端子３からの
入力パルスが切換ゲート回路１０を通して直接に
後段の計数回路７の入力に伝えられるとともに、
その計数出力信号が切換ゲート回路１２及び９を
通して出力施端２に得られる。したがつて、上記
同様に計数回路７の動作チエツクが単独で行なえ
るため、入力端子３からの少ない入力パルス数に
よつて、その診断・テストを高速に行なうことで
きる。

さらに、レジスタ１１の内容S₁ないしS₃を、
“０”，“０”，“０”に書き換えると、上記状態に
おいて切換ゲート回路１２のみが切り換わり、上
記後段の計数出力信号に代え、その中間段出力信
号を受けゲート回路８の出力信号が出力端子に直
接に得られる。したがつて、内部回路で処理され
る信号をモニターできるため、上記ゲート回路８
に係わる内部動作の診断・テストを極めて簡単に
行なうことができる。

一方、デイジタル半導体集積回路１の通常の使
用状態では、レジスタ１１の内容S₁ないしS₃が、
“１”，“１”，“０”に書き込まれるものである。

この場合には、入力端子３からの入力パルス
が、入力回路５を通して前段の計数回路６の入力
に伝えられる。そして、その出力信号が切換ゲー
ト回路１０を通して後段の計数回路７の入力に伝
えられる。

この計数回路７の出力信号は、切換ゲート回路
１２及び９を通して出力バツフア回路４の入力に
伝えれ、出力端子２から得られるものである。

したがつて、通常の使用状態では、その使用に
あたつて、上述のようにレジスタ１１の内容をセ
ツトするものである。このような電源投入時での
レジスタ１１のセツト動作を省略するための、レ
ジスタ１１を構成するラツチ回路S₁ないしS₃とし
て、電源投入時において上記“１”，“１”，“０”
となるように安定するオフセツト手段を設ける
か、パワーオンクリア信号によつて、上述のよう
にセツトさせことが便利である。

この実施例では、内部論理回路の診断・テスト
の簡素化を図る上で便利な任意の回路点に、上記
のような切換ゲート回路を設けることによつてそ
の信号のモニターできるから、その診断・テスト
を効率よく実現することができる。

また、上記のように多重化された信号端子と、
レジスタ等のラツチ回路によつて、その切り換え
がソフトウエア的に行なえるから、外部端子を増
加させることはない。。

なお、診断・テストのために設けた切換ゲート
回路，レジスタ，デコーダ等の回路は、デイジタ
ル半導体集積回路全体から見れば、その占有率は
小さく、消費電力及び回路実装効率を損なうこと
にはならない。

この発明は、前記実施例に限定されない。

例えば、上記レジスタ１１の内容を直接に切換
え信号として用いることなく、デコーダ回路を通
すことにより、３ビツトの情報では８通りの異な
る制御信号を形成するようにしてもよい。

この発明は、デイジタル半導体集積回路に広く
利用できるものである。

【図面の簡単な説明】

図面は、この発明の一実施例を示すブロツク図
である。１…デイジタル半導体集積回路、２…出力端
子、３…入力端子、４…出力バツフア回路、５…
入力回路、６，７…計数回路、８…ゲート回路、
９，１０，１２…切換ゲート回路、１１…レジス
タ、１４…デコーダ、１６ないし１８…外部端
子。

Claims

【特許請求の範囲】１複数の内部論理回路と、各内部論理回路の診
断・テストのために設けられた複数の切り換えゲ
ート回路と、前記切り換えゲート回路の制御信号
を保持するレジスタと、多重化された診断・テス
トモード信号及び通常モード信号を前記レジスタ
に入力するための外部端子と、通常モード時及び
診断・テストモード時、各出力信号を出力するた
めの共用された出力端子とを有し、前記レジスタ
の制御信号に基づき、前記切り換えゲート回路を
選択的に動作させ、任意の内部デイジタル信号パ
スを変更させることによつて、任意の１つの内部
論理回路の出力信号を上記出力端子に出力させ、
診断・テストを行わせることを特徴とする半導体
集積回路装置。２前記レジスタの出力側にデコーダ回路を接続
することにより、前記デコーダ回路の出力を前記
切り換えゲート回路の制御信号としたことを特徴
とする特許請求の範囲第１項記載の半導体集積回
路装置。３前記内部論理回路は計数回路であることを特
徴とする特許請求の範囲第１項記載の半導体集積
回路装置。