JPH0760400B2 - 論理回路の診断方法 - Google Patents

論理回路の診断方法

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JPH0760400B2 JP61001088A JP108886A JPH0760400B2 JP H0760400 B2 JPH0760400 B2 JP H0760400B2 JP 61001088 A JP61001088 A JP 61001088A JP 108886 A JP108886 A JP 108886A JP H0760400 B2 JPH0760400 B2 JP H0760400B2
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Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は論理回路の診断方法に係り、特に入力および出
力側がそれぞれ同期クロックで動作するラッチに接続さ
れた半導体メモリや組合せ論理回路の診断方法に関す
る。
〔発明の背景〕
入力および出力がそれぞれ同期クロックで動作するラッ
チに接続された論理回路の概略構成例を第３図に示す。
これは半導体メモリ１のアドレスラッチ（入力ラッチ）
２と出力ラッチ３を同相のクロック信号ｃで動作させる
例である。この回路の従来の診断方式による動作タイミ
ングチャートを第４図に示す。即ち、診断時、通常の動
作時とほぼ同等の周期T2のクロック信号ｃでアドレスラ
ッチ２にスキャンアドレスA0〜A7をセットして半導体メ
モリ１をアクセスすると同時に、該クロック信号ｃを出
力ラッチ３に印加して、直前のアクセスで半導体メモリ
１から読出されたデータを出力ラッチ３にセットする。
この動作をスキャンアドレスA0〜A7を順次変えてT2の周
期で繰り返す。なお、出力ラッチ３のデータはサービス
プロセッサ等の外部装置に取込まれ、あらかじめ定めら
れた期待値と比較することによって半導体メモリ１の動
作の正常性を確認する。
ところで、半導体メモリは高速化の一途であり、例え
ば、半導体メモリ１の入力端子A0′〜A7′から出力端子
Doまでの速度が5ns程度になると、この動作速度の限界
を診断するためには、従来方式だと、診断時のクロック
信号ｃの繰返し速度（周期T2）も5ns程度にして診断デ
ータを送らなければならない。半導体メモリ１の動作速
度がさら速くなると、診断時のクロック信号ｃの繰返し
速度をがさらに上げる必要があり、既存の診断装置の性
能が半導体メモリの性能に間に合わなくなってきてい
る。同様のことは半導体メモリ以外のLSI論理モジュー
ル等の診断についても云える。
なお、特開昭59-90067号公報には複数のメモリに格納さ
れた同一データを時分割で交互に発生させることにより
高速の診断パターンを得ることが示されているが、より
高速の診断パターンが必要になった場合は対応しきれな
い。
〔発明の目的〕
本発明の目的は、入力と出力側がそれぞれ同相クロック
で動作するラッチに接続された半導体メモリや組合せ論
理回路等の被診断回路について、該被診断回路の高速化
に対応した診断を既存の診断装置のクロック性能で容易
に実現することにある。
〔発明の概要〕
本発明は、診断時、クロック信号の立上りで入力ラッチ
信号を被診断回路に伝え、該クロック信号の立下りで被
診断回路から出力される信号を出力ラッチに取り込むよ
うにして、該診断時のクロック信号の立上りから立下り
までのパルス幅を被診断回路の入力から出力までの動作
速度に対応づけることで、その繰返し速度（周期）を該
被診断回路の動作速度まで高めることなく高速診断を可
能としたことである。
〔発明の実施例〕
以下、本発明の一実施例について図面により説明する。
第１図は、本発明のが対象とする被診断回路例で、これ
は単に第３図を詳細化して示したものである。第１図に
おいて、半導体メモリ１はアドレス信号入力端子A0′〜
A7′を有し、該入力端子は入力ラッチ２の出力側に接続
される。入力ラッチ２のデータ入力（アドレス）A0〜A7
は外部から入力される。半導体メモリ１の出力Doは出力
ラッチ３のデータ入力端子に入り、出力ラッチ３の出力
側は外部Dout端子４に接続されている。各々の入出力ラ
ッチ2,3のクロック端子Ｃには共通に外部クロック端子
５よりクロック信号ｃが入ってくる構成となっている。
第５図に、入出力ラッチ2,3の真理値表を示す。ここ
で、Ｈはハイ、Ｌはロウ、Ｘは不確定、HoldはＣ＝Ｌと
なる直前の出力にホールドされることを表わしている。
通常の動作時、クロック端子５に入力されるクロック信
号ｃの繰返し速度（周期）は、半導体メモリ１の入力側
A0′〜A7′から出力側Doまでの動作速度（動作遅延時
間）とほぼ同じである。この通常動作では、第１のクロ
ック信号ｃの立上りで入力ラッチ２のデータ入力Ｄにア
ドレスA0〜A7を設定して半導体メモリ１をアクセスし、
続く第２のクロック信号ｃの立上りで、出力ラッチ３の
データ入力Ｄに現われる該半導体メモリ１の出力Doを該
出力ラッチ３にセットして、出力端子４の出力Doutとす
る。
この通常動作時と同様の動作でに診断を行うとすると、
診断時も、そのクロック信号ｃの繰返し速度（第４図の
周期T2）を半導体メモリ１の動作速度に合わせる必要が
あり、半導体メモリ１の動作速度がより速くなると対応
しきれなくなる。そこで、本発明は、診断時、クロック
端子５に入力するクロック信号ｃに、通常の動作時より
も幅広のクロック信号を用い、該パルス幅を半導体メモ
リ１の動作速度にほぼ合わせることで、通常動作時より
も長い繰返し速度（周期）のクロック信号でもって通常
動作時と等価な診断を可能にするものである。
第１図の回路に対する本発明診断方法の動作タイミング
チャートを第２図に示す。第２図において、クロックｃ
が診断時に診断装置よりクロック端子５に入力（即ち、
入出力ラッチ2,3のクロック端子Ｃに入力）するクロッ
ク信号であり、該クロックｃのパルス幅T1が、半導体メ
モリ１の入力側A0′〜A7′から出力側Doまでの動作速度
にほぼ合致する（正確には、動作速度よりも少し長めに
する）。該クロックｃの繰返し速度（周期）はT1′であ
り（これが第４図のT2に対応）、当然のことながらT1′
＞T1である。
診断時、クロック信号ｃの１番目のクロックの立上り
でスキャンアドレスA0〜A7を入力ラッチ２にセットし、
これを半導体メモリ１の入力端子A0′〜A7′に伝え、該
半導体メモリ１をアクセスする。この結果、T1時間経過
の少し前に、半導体メモリ１の出力DoにデータＤが現わ
れ、これが出力ラッチ３のデータ入力端子Ｄに伝えられ
る。この時、出力ラッチ３のクロック信号ｃ（クロック
）はまだハイ（Ｈ）であるため、該出力ラッチ３の出
力Ｑ（即ち、Dout）は該データＤとなる。T1時間経過
し、クロックが立下ると、出力ラッチ３は該データＤ
をそのままホールドする。以下、同様にして、スキャン
アドレスA0〜A7を順次変えて、クロック，，…を入
出力ラッチ2,3に印加し、正常なデータが出力ラッチ３
にホールドできるか否かにより、半導体メモリ１の動作
速度の限界を容易に診断することができる。
第１図は半導体メモリの例であるが、これを組合わせ論
理回路に置き替えても同様の診断が可能である。
〔発明の効果〕
以上の説明から明らかな如く、本発明によれば、半導体
メモリや組合せ論理回路の高速化に対応した診断が、当
該論理回路の通常の動作時に用いられるクロック信号の
繰返し速度（周期）よりも遅い繰返し速度のクロック信
号によって可能になり、既存の診断装置の性能で容易に
実施できるという顕著な効果が得られる。
【図面の簡単な説明】
第１図は診断対象論理回路の一例を示す図、第２図は本
発明の診断方法による動作タイミングチャート、第３図
は第１図の回路の概略構成を示す図、第４図は従来の診
断方式による動作タイミングチャート、第５図は入出力
ラッチの真理値表である。 １……半導体メモリ、２……入力ラッチ、３……出力ラ
ッチ、５……クロック信号端子。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】同相クロック信号で動作する入力ラッチと
    出力ラッチとの間に配置され、前記入力ラッチの信号を
    入力して、論理結果を前記出力ラッチに出力する論理回
    路の動作を診断する方法であって、 診断の際、クロック信号の立上りで入力ラッチの診断用
    信号を論理回路に伝え、該クロック信号の立下りで該論
    理回路からの出力信号を出力ラッチに取り込むことを特
    徴とする論理回路の診断方法。
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