JPS60245275A - メモリ・アレイ・チツプ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体デバイス及びそのテスト技術に係る。本
発明はＩＣ，ｊモリ・デバイス及びそのテスト技術に関
連している。本発明は、メモリ・アレイが埋設されてい
るか否かに関係なく有用である０ 本明細ｉに於いて・埋設″という用語は、メモリ・アレ
イ、回路素子あるいは回路機能がチップの入力／重力端
子もしくはパッドからその全体もしくけ一部が直接には
アクセスできない様な、チップ上の他の回路系によって
包囲された。ＬＳＩチップ上に於ける上記のメモリ・ア
レイ、回路素子あるいは回路機能の状態と定義する。

〔従来技術〕

メモリ・アレイの製造に関連する主な問題点はデバイス
をその□性能の仕様に合わせる事を保証する事にある。

メモリ・アレイを使用する場合の主な問題点は、デバイ
スに与える制御信号が同じ性能仕様内におさまる事を保
証する事にある。これらのデバイスの性能が改良される
につれて、これらの問題を安価に解決する事を保証する
のがますます困難になる。

集積化のレベルが高くなると、回路設計者及びコンポー
ネントの製造者は、論理設計者及びシステム製造者に対
してより一層性能且つ複雑なメモリ・アレイを提供する
事ができる。しかしながらこの事は１．メモリ・デバイ
スの外部により一層手の込んだ、メモリを適切にテスト
し、且つそれを用いるための回路系が必要となる事を意
味する。。

究極的な性能を保証する経済的な手段が無いならば、製
造テスト装置及び支援回路の製造上の許容度に於ける不
正確さによってデバイス設計に於ける潜在的な改良は実
現できなし・であろう。

メモリ・アレイをテストする場合の問題がこれまで広く
議論されてきた。高い精度でもって被検デバイスに論理
及びタイミング信号を与える特別な目的のためのテスタ
ーを用いるのが本技術分野に於いて一般的である。この
種の装置は多種市販されている。しかしながら、これら
のメモリ・デバイスの性能に於ける改良は特別な目的の
ためのテスターのコストを相当上げる事なしに実行する
事ができない。

メモリ・アレイのテストの技術分野に於し・て、この特
別なテストのための装置のコストを下げるための努力が
長年にわたってなされてきた。被験デバイス（以下ＤＵ
Ｔという）へ印加される論理信号の発生に係る技術分野
に於（・て多（の努力がはられれた。例えば米国特許第
４１９５７７０号及び第４２９３９５０号明細書にそれ
らの技術が開示されている。

ＤＵＴに印加すべきタイミング信号の発生にっし・ては
米国特許第４２６’＞６６９号及び第４２９０１５７号
明細書に開示されている。米国特許第３９６１２５４号
明細書等には、テスト操作中にタイミング信号を与える
ために、外部テスターによって半導体デバイスの内部に
埋設したメモリ・アレイをアクセスしつる方法が開示さ
れている。

しかしながら、従来の技術に於いてはタイミング動作の
ための特別な外部テスト装置が必要であった。

〔発明が解決しようとす５問題点〕 本発明の目的は改良した２ノモリ・アレイ・チップを提
供する事である。

本発明の他の目的は容易にテストしうる高回路密度の改
良されたＩＣデバイスを提供する事である。

本発明の他の目的は容易にテストしうるＩＣメモリ・ア
レイを提供する事である。

本発明の他の目的はＩＣ回路デバイス内に埋設したメモ
リ・プレイ等の回路をテストし５る改良したＩＣデバイ
スを提供する事である。

本発明の他の目的は単純なテスト装置を用いて（手の込
んだ複雑なメモリ・テスト装置を用いない）アレイの性
能をテストしうるデバイスを提供する事である。

本発明の更に他の目的はテストを助長しうる様なＬＳＩ
半導体デバイス製造する事である。

本発明の史に他の目的は従来のアレイ・チップによって
必要とされたシステム・タイミング信号に対する公差条
件よりもゆるやかな条件でもってシステムに於いて適切
に動作させる事が可能な改良されたＩＣメモリ・アレイ
を提供する事にある。

従来はメモリの製造テスト並びに通常の機能的動作の両
方忙用いうる、ＬＳＩチップもしくは半導体メモリ・ア
レイのためのタイミング信号を発生し５る安価なオン・
チップ装置が存在しなかった。本発明はこの点を解決す
るものである。

〔問題点を解決するための手段〕

本発明の一実施例は、メモリ・アレイへの論理的入力及
び出力線に対してラッチ手段を付加し、アドレス入力、
データ入力及びデータ出力を含み、ＬＳＩデバイス上に
所要の別個のタイミング信号を発生する制御ネットワ〜
り即ち制御回路を付加し、この制御回路をラッチ手段に
接続し、制御回路に対して外部トリガ及び論理制御信号
を４え、制御回路からの出力信号の測定を行なう事を含
む。

従来のアレイ・チップに入力され、そしてそこから出力
される様な種々のアドレス、データ及び制御信号のタイ
ミング関係の複雑さによって、チップが欠陥を伴う事な
く製造された事をテストし、保証する事が困難且つ高価
になっている。本発明の目的は外部のタイミングの要件
を単純化し、アレイのためのテスト及びオペレーション
（動作）要件を単純化する事である。

チップを外部のタイミングから隔離するための　”第１
のステップは、アドレス及びデータ入力に対して並びに
データ出力に対して直列にラッチを配列する事である。

これらのラッチを用いる事によって生じる経費はオフ・
チップのレシーバ及びドライバの回路系もしくはアレイ
・ドライバ回路ないしセンス・アンプの回路系にラッチ
を組込む事によって最小にする事ができる。

これらのラッチを制御するためのクロック信号並びに実
際のアレイ書込クロックはオン・チップで発生される・
これらの制御信号は外部クロックの前縁によってトリガ
され、パルス幅を含む全ての相対的タイミングは内部的
制御される。例えば、書込サイクルに関して、アドレス
・ラッチへのクロック信号がまずオンとなり、次にアド
レス解読のオペレーションのために十分な時間が経過す
ると、アレイ書込クロックがオンになる・外部信号間の
タイミングをとった関係は必要でなく、外部のトリガ虐
クロックの幅でなくて、その一端のみが重要である。読
取モードに於けるテータ入カラツチのための並びにデー
タ出力ラッチのためのクロックは、同様な適当なタイミ
ングでもって発生される。

これらのクロックは全て外部タロツクによってトリガさ
れた、適当に遅延した遷移を組合せる事によって発生さ
れる。１つの降下する信号と１つの遅れて立ち上がる信
号とのＮＯＨによって正のクロック・パルス（そのオフ
セット即ち偏差及び期間は２つの信号の遅延によって決
定される）を与える。ラッチ及びアレイ回路系に必要な
適当な遅延は直列に配置したインバータもしくは他の方
法によって発生しうる〇 アレイのオペレーションはこの遅延回路に厳格に依存し
ている。そのタイミングは、循環ループとなる様にフィ
ード・ベック制御回路を付加する事によって、相対的に
安価な、単純なテスト装置を用（・て、製造中にテスト
する事ができる。ループ周波数測定は従来の高価な遅延
測定装置と比較して極めて正確である。テストを行う際
にもしも固有ループ周波数が高過ぎるならば、回路の測
定エラーを最小にするために、ループに段を追加する前
に周波数分割器を付加するべきである。

チップは（アレイ自体を通る）一方の経路を（遅延ネッ
トワークを通る）他方の径路に対して競合させる事によ
って機能するので、より遅い方の径路に於ける遅延欠陥
によって、結果として生じる全体的なりＣ機能エラーの
故にオペレーションが首尾よ〈実施されない。遅延回路
系に於ける遅延欠陥もしくは全体的なプロセスのシフト
がＲＬＦ測定によって検出される。このテストをのがれ
る遅延回路に於ける小さな欠陥の可能性があるが、その
確率は相対的に小さいものである。

遅延回路の径路遅延は、トラッキング・エラーを補償す
るためにプレイを通る場合の遅延よりもわずかに長くな
る様に設計しなければならない。

歩留りにまで割込むのを避けるために、最高速の遅延回
路は最低速のアレイよりも遅くなければならない。何故
ならば製造公差によってタイミングが変動するからであ
る。測径路とも同じチップ上にあり、多数の段を含み、
両方向への伝送を含むので、このトラッキング・エラー
は最小である。

現時点の推測によると、このエラーは予測しりる範囲の
テスト装置を製造するためのテスターの精度エラーより
も小さいと考えられる。

タイミング発生回路はアレイへのテスト・パターンの印
加に影響を与えない。従って所要の従来のシーケンスを
全て用いる事ができる。妨害欠陥（ｄｉｓｔｕｒｂ　ｄ
ｅｆｅｃｔ）を検出するために、テスターがこれらのパ
ターンを高い周波数で印加する事が依然として必要であ
るが、そのテスターは精密な相対的タイミングを与える
必要がない。これによってテスターのコストを約１／３
　Ｋ１″減じる事ができる。更に現在に於いては、遅延
テストを実施し得ない、非常に多数のピンを有するアセ
ンブリ・レベルのテスターの成るものは少くとも成る性
能テストを実行する事ができる。

システム使用に於いて、アドレス及びデータ入力路に於
し・てラッチを用し・る事によって、アレイを通過する
通路に関するサイクル時間の著しい削減が可能となる。

チップ入力に於ける論理値がアレイの動作サイクルの開
始時に於いて与えられ、サイクルの完了迄内部に保持さ
れるので、次のすィクルのためのアドレス及びデータの
変更は第１サイクルの完了前に開始される。例えば、ラ
ッチへの入力に於けるクロック及びデータ間には歪み公
差があるのが普通であるが、もしも４ｎＳの歪みがある
ならば、次のサイクルのデータと現在のサイクルのオペ
レーションとの５ｎＳの重複は不合理ではない。１０ｆ
ｉＳの径路に於いて動作するアレイの場合、これを７ｎ
Ｓまで削減する事は、５０％のサイクル・タイムの削減
を意味する。読取サイクルに於ける重複の故に、システ
ム・ｆ−タ流のためにアドレス・ラッチを利用する事が
必要となる。

この方法は論理チップにも用いる事ができる。

この場合、論理機能が単純に定義され且つ調整されてい
るので、その方法はカスタム・チップ設計に非常に適応
して（・ると考えられる０もしもその様に定義、調整さ
れていないと、有効な一組のテスト・パターンを発生さ
せる事は幾分困難になるであろう。

以上に於いて、チップ・テストに於ける利点（テストの
正確度及びコスト）、アセンブリ番テストに於ける利点
（正確度及びコスト、高速バッファを用いない遅延テス
トの実行能力並びに故障分析）並びにシステム・オペレ
ーションの利点（より高速のサイクル・タイム、より単
純なりロック発生並びに統計的遅延設計）を奏する設計
について説明した。

〔実施例〕 第１図は本発明に於けるＬＳＩチップ即ち半導体デバイ
ス１１をブロック図です。

チップ１１は、例えばメモリ・アレイ１２、制御ネット
ワーク即ち制御回路１９、データ入力ラッチ２０、アド
レス・ラッチ２１及びデータ出力ラッチ２２を有してい
る。メモリΦアレイ１２は例えば６４ｘ８　（８ビツト
、６４アドレス）の構成のものである。メモリ・アレイ
１２は完全な基本的メモリ・アレイ（通常のアドレス・
デコーダ、ワード／ビット・ドライバ並びにセンス・ア
ンプを備えている）であるものとする。

データ入力ラッチ２０、アドレス・ラッチ２１並びにデ
ータ出力ラッチ２２は公知の態様で構成されており、更
に必要ならば米国特許第３７６１６９５号明細書に開示
されるＬＳＳＤ（ＬｅｖｅｌＳｅｎｓｉｔｉｖｅ　５ｃ
ａｕ　Ｄｅｓｉｇｕ　を取り入れたものであってもよい
。データ人力１５、アドレス人力１４並びにデータ出力
１３はチップへの主入力部及び出力部に直接接続される
力よ、システム機能に対して必要に応じてチップ上のロ
ジックもしくは他のメモリ・アレイへ接続されてもよい
。制御回路１９への入力１６．１７及び１８はチップの
主入力部へ直接接続する０ チップ上に機能的ブロック（制御回路１９、ラッチ２０
，２１及び２２がない場合には、製造テストに於いて複
雑なタイミング関係を有する多数の信号を発生させる事
が必要となるであろ５゛）。

しかしながら、これらの機能的ブロックを用いると、非
常に単純なオペレーションが可能であって、実時間では
なくてスイッチングの順序のみを制御すればよい。これ
によって非常にシンプルなテスタの使用が可能となり、
製造プロセスに於けるコストが相当削減できる。

この装置のキイポイントは制御回路１９にある。

該回路は次の様な機能を実行する。

制御回路はテスト・オペレーションに於いてアレイ忙対
する全てのタイミング信号を与える◎Ｊ［それはシステ
ム・オペレーションに於いてもアレイへ全てのタイミン
グ信号を与えるために用いる。

更に制御回路はアレイに対してオペレーションのモード
（読取もしくは書込）の信号を与える。

制御回路は外部のトリガ信号１６によって命令された場
合にアレイに対して適切なタイミング・シーケンスを開
始する。

書込モードに於いて、性能テストは次の様な順序で実行
される。

読取／書込１７及び制御１８主入力部に適当な信号を与
える事によってアレイに対する書込モードを選択する。

アドレス入力信号線１４に所望のアドレス位置を与える
。

データ人力１５に所望のデータ・ピットを与える０ トリガ入力１６にトリガ信号を与える。制御回路１９に
よって、書込タイミング・シーケンスが自動的に生じる
。これによって選択したデータが選択したアドレスへ書
込まれる。

記憶したデータは、発生された期間内に書き込まれたか
どうかを照合するためにアレイから読出される。

性能テストは読取モードに於いて次の様なシーケンスで
実行される。

適当なデータをアレイ内の適当なワードとして記憶する
。

読取／書込１７及び制御１８主入力部に適当な信号を置
く事によってアレイに対する読取モードを選択する〇 所望のアドレスと異なるアドレスをアドレス・ラッチ２
１にロードする。

アドレス入力信号線１４に所望のアドレス位置を与える
〇 トリガ主人力１６上にトリガ信号を与える。

制御回路１９によって自動的に読取タイミング−シーケ
ンスが生じ、アレイ１２への入力に於けるアドレス変更
が生じる。もしもアレイが保証された期間内に読取られ
ないならば、適当な期間後に、出力ラッチ２２はデータ
の記憶が阻止される０ 以上に於いて、読取モードに於いてもあるいは書込モー
ドに於いても、アレイ１２並びにそれを取巻（ラッチ２
０，２１．２２のための全てのタイミングが制御回路１
９によって発生される事を説明した。アレイの仕様と整
合させるために、後述する様に任意所望のタイミングを
発生させる事ができる。全てのタイミングは、固定され
たシーケンスのオペレーションを開始する任意のトリガ
信号に対して参照される。例えば製造領域に於けるテス
ターからの外部信号はそのタイミングの正確度に関係な
く印加する事ができる０ タイミングが制御回路１９によってどの様にして発生さ
れるかを更に詳しく説明する。第３図に示される一実施
例に於いて、全タイミング信号はインバータ（ＮＯＴ回
路）を鎖状に設けた回路（以下インバータ・チェインと
称する）から発生される。ご゛れは入力及び出力ラッチ
からのデータないしアドレスの阻止及び放出を行うもの
を含む。

この非常に単純化した例に於いては、わずかに２つのタ
イミング・パルスしか発生されない。発生された波形を
第２図に示す。■（インバータ）及・びＡ　（ＡＮＤ　
）ゲートの遅延がパルス幅及びタイミングを制御する。

第３図のゲートは奇数段を通過した結果としての遅延に
等しいパルス幅を生じる。第４甲に示す様にして、偶数
の段による遅延も容易に得る事ができる。更に、容量及
び抵抗の様な負荷を遅延、よってパルス幅及びタイミン
グの微調整のために用いる事ができる。

インバーターチェインは全てのアレイ欅タイミングを与
える様に用いられるので、それはテスターの延長部と考
える事ができる。従ってこの回路は、アレイをテストす
るために用いる前に、その定められた速度で機能してし
・る事を保証するためにテストしなければならない。最
終的に、このテストは安価なテスターの能力の範囲内で
行なわねばならない。さもないと前述の本発明の利点が
奏せられないであろう。

第５図はインバータ・チェインへ単純な付加を行った例
を示す。これは１ンバータ・チェインが循環ループへ変
換される特別なテスト・モードを与える。高精度のタイ
ミング・テストには適していないＤＣ論理テスターが高
い精度の周波数測定を実施しうる事がしばしば見受けら
れる。循環ループのサイクルの固有周波数を測定する事
によって、制御回路の実際の性能を判定する事ができる
。

もしもテスターの限界以上にループの固有周波数が設定
されるならば、精度を低下させる事な（第５図のバッフ
ァ優アンプに於いて周波数分割器を用いる事ができる。

制御回路がアレイと同じＬＳＩチップ上にあるので、１
高速′チエインは一高速′アレイと同期するであろう。

プロセスの変動による歩留りの低下は殆ど生じない。

アレイ内に遅延欠陥を含む１高速′チツグは、生成品の
仕様内にあるかもしれない。しかしながら、それと関連
する１高速′制御回路によってテストされる場合は、そ
うならないかもしれない。

これを歩留りの低下（ｙｉｅｌｄ　１ｏｓｓ）と考える
べきかどうかについて議論のあるところであるがそれは
多分長期にわたる問題を低減させるであろうＯ この回路の実施に於し・ては、システム・モードでラッ
チを使う事も、あるいはシステム・モードのフラッシュ
・スルー（ｆｌｕｓｈ　ｔｈｒｏｕｇｈ）オペレーショ
ンも排除されない。しかしながら、いくつかの例に見ら
れる様に、制御回路に於ける遅延欠陥がアレイに於ける
欠陥をマスクし、よってアレイをしてテストに合格せし
めるので、フラッシュ・スルー・モードＦ於するオペレ
ーションは、製造テスターに於いて適切に機能したアレ
イがシステムに於いても適切に機能する確率を低下させ
るであろう。この回路は、テストを加速するかもしくは
単純化するために入力及び出力ラッチを利用する他の回
路と共存しうる。

本発明によって、近接なタイミング公差を呈する製造テ
スターの必要性を回避しうるが、成るタイプの欠陥ない
しは製造スループットによっては、極めて高いテスト・
レートを呈するテスターの利用が必要となるかもしれな
い。本発明に於いてはこのタイプのテスタの利用を排除
するものはない。

事実その様なテスタの設計は、チップ入力に於し・てよ
り広いタイミング公差を可能とする事によって著しく単
純化される。

第６図、第７Ａ図、第７Ｂ図及び第７Ｃ図第１図の制御
回路１９の一実施例を第６図に詳細に示す。この制御回
路１９のオペレーションの３つのモードを第７Ａ図、第
７Ｂ図及び第７Ｃ図の出力波形の発生を示す事によって
説明する・以下の説明に於いては、個々の回路成分のブ
ロック遅延に等しい特定の時間単位は用いない。何故な
らば、実施されているＩＣメモリ・アレイの性能に応じ
てタイミングが変動するからである。

書込モード（第６図及び第７Ａ図） 第６図及び第７Ａ図を参照して第１図の制御回路１９の
オペレーションを説明する０まず。

読取／書込入力４１’ｌｉ論理値ＯＫセツトし、制御入
力４３をＤＫ七ソトしなげればならない。トリガ入力４
２に於ける正の（０から１への）遷移によってオペレー
ションが開始すれる。これによって、時間１に於いてブ
ロック１の出力に負の遷移が呈せられ、時間６に於いて
ブロック乙の出力に正の遷移が呈せられる。ブロック１
及び乙の出力は、ブロック２１及び２２によって組合わ
されて制御回路からのアドレス信号４５及びデータ入力
信号４６で示す１両出力部に時間２からはじまる５時間
単位のパルスを生じる。第１図に於いてこれらの信号は
アドレス２１及びデータ人力２０ラツチ・クロックを付
勢する様に示されてＬ・る。

第６図及び第７Ａ図に於いて、ブロック２３によって結
合されたブロック３及び１０の出力に於ける同様の遷移
が１書込クロツク出力４７に’）ｊ’；Ｌ・て時間４に
はじまる７時間単位幅のパルスを発生するために用いら
れる。この信号は第１図のアレイ１２の書込クロックを
付勢するために用いられる。

これらが書込シーケンスを完了するために必要な全ての
制御信号である。時間７の後の任意の時間に於いて、次
のオペレーション（引き続いて行う書込サイクルもしく
は読取サイクル）の準備のためにトリガが入力４２は０
状態に戻される。

読取モード（第６図及び第７Ｂ図） 読取モードに於ける制御回路のオペレーションは上記の
書込モードの場合と同様である。

この場合、読取／書込入力４１は１に、制御人力４３は
０にセットしなければならない。

トリガ入力４２に於げる正の遷移がオペレーションを開
始する０制御回路からのデータ入力４６及び書込クロッ
ク４７で示す出力には出力パルスが呈せられない。しか
しながら、ブロック１１及び１６の出力がブロック２４
によって結合されて、制御回路からのデータ出力４８に
於し・て、時間１２からはじまる５時間単位のパルスが
生じる。このパルスが第１図のデータ出力２２ラツチ幸
クロツクを付勢する。

前記の書込シーケンスの様に、以上に於いて述べた制御
信号が読取シーケンスを完了するのに必要な全制御信号
である１時間５の後の任意の時間に於し・て、次のオペ
レーション（引き続き行なう読取サイクルもしくは書込
サイクル）の準備のために、トリガ入力４２は論理０状
態に戻される。

テスト・モード（第６図及び第７Ｃ図）テスト・モード
は前記の２つのオペレーション・モードよりもずっと単
純である。読取／書込入力４１上の１、トリガ入力４２
上の１並びに制御人力４６上の１のプリセット値がテス
ターによって与えられる。循環ループはブロック１ない
し１６及びブロック３１によって構成される。この信号
はバッファ・アンプ３２によって取り出され、テスター
によって測定するためにテスト出力４４上に与えられる
。正確な時間ソースによって制御される単純なカウンタ
をサイクルの周波数を決定するために用いる事ができ、
循環ループに於ける遅延欠陥を容易に検出することがで
きる。

前記の利点に加えて、次の様な付加的な利点を上げる事
ができる。

システムに於いて、２つのアドレスを選択スる時間相互
間に於いては、それらのアドレスはランダムに変っても
よし・。これは現存スる設計のアレイの場合にはストレ
スを生じ、結果としてデータの喪失が呈せられる。本発
明を用いると、アドレス変更はトリガ信号が到来した時
にのみアレイに影響を与えるだけであるので、アレイは
この状態から隔離される。

従来、システム設計によって必要とされた複雑なタイミ
ング関係はアレイ・チップ上に組込んだ回路によって単
純化される。

埋設したアレイのテストも著しく単純化されるＯ 制御回路１９の設計に関連して特定の実施例を説明した
が、他の態様のものも使用しうる事を理解されたい。単
一ポート・アレイについて制御回路１９のための特定の
設計について説明したが、本発明の教示に従って多重ボ
ート・アレイに適した設計が容易に着想されるものと考
えられる。また、第１図とその説明からして、１アドレ
ス・ラッチ′、１データ入力ラツチ′並びに気データ出
力ラツチｒをアレイ回路に組込む事ができる事を理解さ
れたい。更に第１図に於いて、ゝ読取制御１７’及び゛
書込制御１８′は多重レベル入力を受取るための単一の
読取／書込制御入力であってもよい。

〔発明の効果〕

本発明は製造に於けるテスト並びに通常の機能的オペレ
ーションの両方に用いる事ができる。テストに用（・る
場合に於いては、本発明によって非常に安価な周辺テス
ト装置を用いる事が可能となり、しかもメモリ・アレイ
がタイミングの仕様に適合しているかどうかの判定に格
別な正確度が呈せられる。通常の機能的オペレーション
に於いては、欠陥のないオペレーションが保証されるり

【図面の簡単な説明】

第１図は本発明に従うＬＳＩメモリ・アレイ・チップも
しくは半導体デバイスのブロック図、第２図は本発明に
従うメモリ・アレイ・チップのオペレーションの説明に
用いる波形図、第５図ないし第５図はメモリ・アレイ・
チップの制御回路の説明に用いるプロ゛ツク図、第６図
はメモリ・アレイ・チップ（第１図）に用（・る制御回
路のブロック図、第７Ａ図ないし第７Ｃ図は第６図の制
御回路を用いる本発明のオペレーションの説明に用いる
波形図である。 １１・・・・チップ、１２・・・・メ“モリ・アレイ、
１３・・・・データ出力、１４・・・・アドレス入力、
１５・・・・データ入力、１６・・・・トリガ入力、１
７・・・・読取／書込入力、１８・・・・制御入力、１
９・・・・制御回路、２０・−Φデータ人カラツチ、２
１・・・・アドレス・ラッチ、２２・・・・データ出力
ラッチ。 出願人　インターナショカル・ビジネス・マシニング・
コーポレーション代理人　弁理士　岡　１）　次　生 （外１名） ＦＩＧ、２ ＦＩＧ、　３ ＦＩＧ、４ ＦＩＧ、５ １φ ｊト９

Claims (1)

【特許請求の範囲】
1. メモリ・アレイを有するチップの外部からのトリガ信号
   に応答して、上記メモリ・アレイのテストもしぐは読取
   ／書込のためのタイミング信号を発生するタイミング制
   御回路を設けたメモリ・アレイ・チップ。