JPS61292755A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 高電圧の外部入力信号により回路内部を試験動作モード
に設定町１艶な半導体４Ｊ積回路であって、高電圧の外
部入力信号が入力した旨の情報に応答して、他の端子か
ら入力される信号をラッチする回路を設けることにより
、高電圧の印加が可ｆｌな入力端子が少ない場合でも多
くの試験モードの設定が可を蔚となる。

〔産業上の利用分野〕

本発明は半導体集積回路、特に通常の集積回路動作の他
に、他の動作モード、例えば試験動作モードに集積回路
を設定することを可ｆＦ、とする多重ａ能選択回路を備
えた半導体集積回路に関する。

〔従来の技術〕

半導体集積回路が製作された後、良品を選択するため回
路の動作試験等が行われる０例えば半導体集積回路をユ
ーザーが使用する条件と同じ条件の下に様々の入カバタ
ーンにより動作させ、正常動作するか否かを試験する方
法がある。この方法は一般に簡単なロジック回路に対し
て行われている。

しかしメモリ等の場合、組合わせ入カバターン数も多い
ので試験に長時間を要するとともに、通常の入カバター
ンだけでは内部回路の正常動作の確認ができない場合が
あり、試験として充分でないという問題があった。

そこで、いわゆる多重選択回路を設けることにより、入
カバターンでは不可能な回路状態（例えばメモリのワー
ド線全選択）が設定がでさるようにして、試験時間の短
縮化とともに、動作試験としての確実化を図っている。

第５図は従来例に係るメモリの多重選択回路の動作を説
明するためのブロック図であり、４６は入力端子、４７
は入力端子４６に接続する多−１Ｒ１択回路としての高
電圧検出回路、４゛８は高電圧検出回路４７の出力信号
により試験モードとしての一定の回路状態に設定される
デコーダ回路である。なお高電圧検出回路４７から信号
が出力されないときメモリのデコーダ回路は通常の動作
を行なう、４９は通常の入力バッファ回路であり、入力
は入力端子４６に出力はメモリの内部回路５０に接続さ
れている。第６図は従来例に係るＣＭＯ３による高電圧
検出回路の回路図であり。

５１．５２はＰチャンネルトランジスタ、５３は比較的
ｇ、の小さいＮチャンネルトランジスタ。

５４はコンバータである。

第５図、第６図を参照して従来例に係る多重選択回路の
動作を説明する。

通常動作時においては、電源Ｗｅｅに印加される電圧も
、入力端子４６に印加される高レベル電圧も同じ電圧値
で１例えば５ｖである。そのとき第６図に示すようにＰ
チャンネルトランジスタ５１．５２がオフし、Ｎチャン
ネルトランジスタ５３がオンするので、コンバータ５４
を介して高電圧検出信号は低レベルとなる。これにより
、デコーダ回路４８は通常動作モードとなり１通常のメ
モリ動作を行なう。

一方、試験モードにおいては、電源Ｖｃｃに印加される
電圧が例えば５ｖであるとすると、入力端子に印加され
る高レベル電圧はそれより高く、たとえば１２Ｖである
。そのとき第６図に示すようにＰチャンネルトランジス
タ５１．５２およびＮチャンネルトランジスタ５３もす
べてオンするが、Ｎチャンネルトランジスタ５３のｇＩ
が小さいので出力は高レベルとなる。これによりデコー
ダ回路４８は試験モード（例えば全ワード線選択）に設
定され、所定の試験が可使となる。このようにして試験
モードでは入力端子に電源電圧Ｖｃｃより高い電圧を印
加する必要がある。

〔発明が解決しようとする問題点〕

ところで最近マイクロコンピュタ−の１６ビツト化等、
半導体４ｉ積回路のビット数が増詭する傾向にあるが、
これに対応してメモリ等の入力あるいは出力ビツト数も
増やす必要がある。しかし端子数の増加は素子の大型化
を招き、好ましいものではない。

そこで入出力端子数の増加を抑え、かつ入出力のビー２
ト数の増加に対応できるように、同一の端子に入力バッ
ファと出力バッファとを接続する方法が採用されている
。

しかじ重連のように、試験モードでは入力端子に電源電
圧Ｖｃｃより高い電圧を印加する必要がある。従って入
力バッファと出カバ歩ファとが接続されている入出力端
子は、試験用の端子としては使用できない０例えばＣＭ
Ｏ３Ｊ＃成のメモリの場合、かかる端子に高電圧を印加
するとき電源ＶＣＣに向ってダイオードの順方向電流が
流れ、高電圧検出回路では高電圧を検出することができ
ないからである。

そこで入力専用の端子を使用して試験をすることになる
が、入出力兼用の端子の増加に対応してその数は少なく
なっている０、このため充分な試験モードが設定できず
、確実な試験ができないという問題が生じていた。

本発明はこのような点に鑑みて創作されたものであり、
高電圧入力可能な入力端子が少ない場合でも多くの試験
モードの設定が可能となり、試験時間の短縮とともに、
試験としての確実性を高めることができる半導体集積回
路の提供を目的とする。

〔問題点を解決するための手段〕

゛本発明に係る半導体集積回路の構成は、第１図に示す
ように、一入力端子（１）に接続され、該入力端子（１
）に電源電圧より高い所定の電圧が印加されたときのみ
制御信号φを出力する高電圧検出回路（２）と、一入力
端子（１）以外の入力端子に接続され、高電圧検出回路
（２）からの制御信号φに応答して入力信号をラッチす
るラッチ回路（５）とを有することを特徴とする。

〔作用〕

一入力端ｆ（＋）を介して高電圧検出回路（２）の入力
に電源′重圧範囲内の電圧が印加されるとき、各入力端
？−（１）、（３）、（４）を介して入力する信号によ
り内部回路（６）が本来の４Ｊ、積回路動作を行なう。

一方、一入力端子（１）を介して高電圧検出回路（２）
に所定の高電圧が入力すると３．該高電圧検出回路（２
）から出力される制御信号φに応答して他の端子から入
力される信号をラッチ回路（５）によりラッチする。そ
してこのラッチ回路（５）から出力されるラッチ信号に
より内部回路（６）の状態を所定のモードに設定する。

〔実施例〕

以下１図面を参照しながら本発明のχ施例について説明
する。

第２図は本発明の実施例に係る制御信号ラッチ回路の構
成図であり、７，８．９は２人力ナンド回路である０図
においてπはパワーオンリセット信号人力であり、電源
が人力されるとき発生する低レバ、ルの信号パルスによ
り本ラッチ回路をリセット状態に設定するものである。

φは前述の高電圧検出回路から出力される制御信号であ
る。

次に本実施例回路の動作について、第１表に示す真理値
表を参照しながら説明する。なお表において“Ｌ”は低
信号レベル、“Ｈ”は高信号レベル、′Ｘ″はＨ”又は
“Ｌ″のいずれでも町であることを示している。

まず電源が投入されるとπ端子から“Ｌ”のパルスが発
生し、これにより回路がリセットされて出力Ａは“Ｌ″
′に初期設定される（ステップ（ａ）　）　、この状態
はラッチされているのでπ端子の信号レベルが“Ｈ”と
なっても変わらない（ステップ（ｂ）　）　。

出力Ａが′Ｌ”のときは、入力端子（入力／出力端子）
に通常の信号を入力することにより、本来の集積回路動
作を行わせることができる。

次に高電圧検出回路に試験モード設定用の高電圧が入力
し、制御信号φがＬ″から“Ｈ″に変わったとする。入
力端子（入力／出力端子）が“Ｌ″のとき、出力Ａは依
然として“Ｌ”のままであるが（ステップ（Ｃ）　）　
、入力端子（入力／出“力端子）が“Ｈ”になると出力
Ａは“Ｈ”になる（ステップ（ｄ）　）　、出力Ａが“
Ｈ”になると、これに接続される集積回路の所定の回路
が試験モードに設定される。この状態は制御信号φが“
Ｈ”から“Ｌ″に変わっても変わらないし、また入力／
出力端子のレベル状態にも依存しない（ステップ（ｅ）
　）　。

このように本実施例回路によれば、一旦試験モ−ト状態
に設定すれば試験モード状！Ｓはラッチ回路によって保
持されるので、従来のように試験期間中、高電圧を印加
し続ける必要はない、また制御信号ラッチ回路は通常の
電圧レベルで動作するように構成されているので、入力
端子だけでなく入力／出力端子にも接続してかかる端子
からの信号人力を試験設定用に利用できる。このため試
験設定モードの種類を大幅に増やすことができ、確実な
試験が可能となる。

次に出力Ａによって設定される通常動作モードおよび試
験モードについて具体的に説明する。

第３図は本発明の実施例に係るデコーダ制御回路３０お
よびデコーダ回路３１の回路図であり。

１０．１２，１８．２４はＮチャンネルのデプリーショ
ントランジスタである。またＩｔ。

１３〜１５，１７．１９〜２１．２３．２５〜２７．２
９はＮチャンネルのエンハンスメントトランジスタであ
り、１６，２２．２８はＰチャンネルのエンハンスメン
トトランジスタである。なおＮチャンネルトランジスタ
１１のｇ、は比較的大きいとする。またａｌはアドレス
信号であり、「はその反転信号である。

次にこの回路の動作について説明する。

出力Ａが“Ｌ″のときデコーダ制御回路３０のトランジ
スタ１１がオフするので、デコーダ回路３１の各ナンド
回路の電源がＶｃｃになり、従ってデコーダ回路は通常
動作をする。これに対し出力が“Ｈ”のときトランジス
タ１１がオンし、デコーダ制御回路３０の出力がＶＳＳ
となる。従って各ナンド回路の出力が全てＶｓｓとなる
ので、デコーダ回路３１の出力が全て“Ｈ”となって、
いわゆるワード線全選択の試験モードに設定される。

第４図は本発明の実施例に係る半導体記憶回路のブロッ
ク図を示す０図において３２はメモリセルアレイ、３３
はデコーダ制御回路、３４は行デコーダ回路、３５は列
ゲート回路、３６は列デコーダ制御回路、３７は列デコ
ーダ回路、３８はセンスアンプ（Ｓ／Ａ）、３９はＤ　
ｉｎ／　Ｄ　ｏｕｒ回路、４０は論理回路、４１は高電
圧検出回路。

４２は人力パッファ回路、４３は制御信号ラッチ回路、
４４はアドレスバッファ回路、４５はＤ＋ｎ／Ｄｏｊ＋
バ７ファ回路である。なお図においてＡ／Ｄ端子はアド
レス・データマルチプレクス端Ｔであり、入力／出力兼
用端子である。

次にこの回路の動作について概略説明する。各端子に通
常の′電圧レベルが入力するときは１周知の記憶回路と
しての本来の動作、すなわちデータの８き込みや読み出
しが行われる。

一方、高電圧検出回路４１にコントロール入力端子を介
して電源゛重圧より高い試験モード設定用の電圧が入力
されると、高電圧検出回路４１から制御信号ラッチ回路
４３に訪御信号φが出力される。このとき制御信号ラー
、チ回路４３が接続する入力端子（入力／出力端子）か
らも所定の信号が入力すると、制御信号ラッチ回路４３
から試験モード設定用の信号が出力される。この信号が
例えば行デコーダ制御回路３３に入力すると、第３図に
おいて説明したように、通常の動作モードでは設定でき
ない行デコーダ回路３４をしてワード線全選択モートに
設定する。これにより所定の動作試験が行われる。同様
にして１列デコーダ回路３７を全選択モードに設定する
こともできる。

〔発明の効果〕

以Ｆ説明したように１本発明によれば試験設定用の高電
圧が一入力端子から入力するとき発生する高電圧検出信
号に応答して、他の入力または入力／出力兼用端子から
の入力信号をラッチし、゛ト導体集積回路を各種の試験
モードに設定するものである。これにより高電圧入力”
丁ｆｆｆｉな入力端子が少ない場合でも多くの試験モー
ドの設定が可７１となり、試験時間の短縮とともに、試
験としての確実性を高めることができる。

【図面の簡単な説明】

第１図は本発明の実施例に係る半導体集積回路のブロッ
ク図、第２図は本発明の実施例に係る制御信号ラッチ回
路の回路図、第３因は本発明の実施例に係るデコーダ制
御回路およびデコーダ回路の回路図、第４図は本発明の
実施例に係る半導体記憶回路のブロック図である。 第５図は従来例に係る半導体集積回路のブロック図であ
り、第６図は高電圧検出回路の回路図である。 １．３・・・入力端子。 ２・・・高電圧検出回路 ４・・・入力／出力端子 ５・・・制御信号ラッチ回路 ６・・・集積回路の内部回路 ７．８．９・・・ナンド回路 ３０・・・デコーダ制御回路 ３１・・・デコーダ回路。 代理人　ｍＷ＋　　’１ｆｉ４　　ヵｉｊ−・：：ｌ 従来体リプツ六こε衣２−ｐ月１するづつ・１７区・第
５　図 壽鉤配死回ビ鮎ので）Ｋ口 第６図 ギぐ 嘔

Claims (1)

1. 【特許請求の範囲】 　一入力端子（１）に接続され、該入力端子（１）に電
   源電圧より高い所定の電圧が印加されたときのみ制御信
   号を出力する高電圧検出回路（２）と、前記一入力端子
   （１）以外の入力端子に接続され、前記高電圧検出回路
   （２）からの制御信号に応答して入力信号をラッチする
   ラッチ回路（５）とを有し、 前記一入力端子（１）を介して前記高電圧検出回路（２
   ）の入力に電源電圧範囲内の電圧が印加されるとき、各
   入力端子（１）、（３）、（４）を介して入力する信号
   により内部回路（６）が本来の集積回路動作を行なうこ
   とを可能とし、 一方、前記一入力端子（１）を介して前記高電圧検出回
   路（２）に所定の高電圧が入力するときに該高電圧検出
   回路（２）から出力される制御信号φに応答して、前記
   他の端子から入力される信号をラッチし、ラッチ回路（
   ５）から出力されるラッチ信号により内部回路（６）の
   状態を所定のモードに設定することを特徴とする半導体
   集積回路。