JPH0855077A - 情報利用回路 - Google Patents
情報利用回路Info
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- JPH0855077A JPH0855077A JP7117182A JP11718295A JPH0855077A JP H0855077 A JPH0855077 A JP H0855077A JP 7117182 A JP7117182 A JP 7117182A JP 11718295 A JP11718295 A JP 11718295A JP H0855077 A JPH0855077 A JP H0855077A
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Memory System (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 コントローラが所定の信号を目的チップに入
力し、その入力信号に応じて、その目的チップの制御に
必要な既にストアされた情報を出力させ、その出力され
た情報を自ら利用し得るようにした情報利用回路を提供
すること。 【構成】 目的チップの外部から入力されるチップ選択
信号、リード信号、アドレス信号を用いて、既にストア
された制御情報を出力させるための制御信号を制御信号
発生部から発生させ、その発生された制御信号で情報メ
モリを選択し、その選択された情報メモリから制御信号
を出力させ、その出力された制御情報を情報変換部で適
切な形態に変換し、その変換された制御情報を前記目的
チップの外部へ出力する。
力し、その入力信号に応じて、その目的チップの制御に
必要な既にストアされた情報を出力させ、その出力され
た情報を自ら利用し得るようにした情報利用回路を提供
すること。 【構成】 目的チップの外部から入力されるチップ選択
信号、リード信号、アドレス信号を用いて、既にストア
された制御情報を出力させるための制御信号を制御信号
発生部から発生させ、その発生された制御信号で情報メ
モリを選択し、その選択された情報メモリから制御信号
を出力させ、その出力された制御情報を情報変換部で適
切な形態に変換し、その変換された制御情報を前記目的
チップの外部へ出力する。
Description
【０００１】
【産業上の利用分野】この発明は、情報利用回路に関す
るものであり、特に、コントローラが所定の信号を目的
チップに入力して、その目的チップ内に既にストアされ
ている制御情報を出力させ、その出力された制御情報を
用いて、その目的チップを正確に制御し得るようにした
情報利用回路に関するものである。
るものであり、特に、コントローラが所定の信号を目的
チップに入力して、その目的チップ内に既にストアされ
ている制御情報を出力させ、その出力された制御情報を
用いて、その目的チップを正確に制御し得るようにした
情報利用回路に関するものである。
【０００２】
【従来の技術】従来は、使用者があるチップ利用するた
めに、そのチップに関する仕様を読み、そのチップの制
御に必要な情報を設定し、その設定された情報がコント
ローラにより利用されて、そのチップが適切に制御され
るようにした。
めに、そのチップに関する仕様を読み、そのチップの制
御に必要な情報を設定し、その設定された情報がコント
ローラにより利用されて、そのチップが適切に制御され
るようにした。
【０００３】たとえば、使用者がアクセス時間が１００
ｎｓであるダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）チップを利用しようとするとき、使用者
は、前記アクセス時間に関する情報をそのＤＲＡＭチッ
プを制御するコントローラに入力する。これにより、コ
ントローラは使用者が入力したその情報を用いてそのＤ
ＲＡＭチップを駆動するための制御信号を発生させて、
そのＤＲＡＭチップを適切にアクセスすることになる。
また、ＶＧＡチップがあるシステムに装着される場合、
使用者はそのＶＧＡチップで使用される解像度、色相等
に関する情報を予め設定することになる。
ｎｓであるダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）チップを利用しようとするとき、使用者
は、前記アクセス時間に関する情報をそのＤＲＡＭチッ
プを制御するコントローラに入力する。これにより、コ
ントローラは使用者が入力したその情報を用いてそのＤ
ＲＡＭチップを駆動するための制御信号を発生させて、
そのＤＲＡＭチップを適切にアクセスすることになる。
また、ＶＧＡチップがあるシステムに装着される場合、
使用者はそのＶＧＡチップで使用される解像度、色相等
に関する情報を予め設定することになる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来は
使用者が設定した環境のみでコントローラが該当チップ
を制御し得るので、使用していたチップが他のチップに
交換された場合、使用者はその交換されたチップの制御
に関する情報を再び設定すべきである不便があり、前記
制御に関する情報を正確に設定しない場合、誤動作が発
生する問題点があった。
使用者が設定した環境のみでコントローラが該当チップ
を制御し得るので、使用していたチップが他のチップに
交換された場合、使用者はその交換されたチップの制御
に関する情報を再び設定すべきである不便があり、前記
制御に関する情報を正確に設定しない場合、誤動作が発
生する問題点があった。
【０００５】したがって、この発明の目的は、コントロ
ーラが所定の信号を目的チップに入力し、その入力信号
に応じて、その目的チップの制御に必要な、既にストア
された情報を出力させ、その出力された情報を自ら利用
し得るようにした情報利用回路を提供することである。
ーラが所定の信号を目的チップに入力し、その入力信号
に応じて、その目的チップの制御に必要な、既にストア
された情報を出力させ、その出力された情報を自ら利用
し得るようにした情報利用回路を提供することである。
【０００６】
【課題を解決するための手段】前記目的を達成するめた
のこの発明の目的は、目的チップの外部から入力チップ
選択信号、リード信号、クロック信号およびアドレス信
号に応じて制御信号を発生させる制御信号発生部と、そ
の制御信号発生部から出力された制御信号に応じて、前
記目的チップの制御に必要な、既にストアされた制御情
報を出力する情報ストア部と、その制御情報ストア部か
ら出力された制御情報を適切に変換し、その変換された
情報を前記目的チップの外部へ出力する情報変換部とか
ら構成される。
のこの発明の目的は、目的チップの外部から入力チップ
選択信号、リード信号、クロック信号およびアドレス信
号に応じて制御信号を発生させる制御信号発生部と、そ
の制御信号発生部から出力された制御信号に応じて、前
記目的チップの制御に必要な、既にストアされた制御情
報を出力する情報ストア部と、その制御情報ストア部か
ら出力された制御情報を適切に変換し、その変換された
情報を前記目的チップの外部へ出力する情報変換部とか
ら構成される。
【０００７】
【実施例】この発明の情報利用回路は、図１に示すよう
に、目的チップ１の内部に配置されるもので、前記目的
チップ１の外部から入力されるチップ選択信号／ＣＳ、
リード信号／ＯＥ、クロック信号ＣＬＫおよびアドレス
信号Ａ0 〜Ａn を入力してイネーブル信号ＣＥおよびメ
モリ選択信号Ｓ0 〜Ｓn-1 を出力する制御信号発生部１
０と、その制御信号発生部１０の出力信号に応じて既に
ストアされた制御情報を出力する制御情報ストア部２０
と、その制御情報ストア部２０から出力された制御情報
を前記制御信号発生部１０から出力されたイネーブル信
号ＣＥ、前記目的チップ１の外部から入力されるクロッ
ク信号ＣＬＫおよびアドレス信号Ａ4に応じて適切に変
換し、その変換された情報を目的チップ１の外部へ出力
する情報変換部３０とから構成される。
に、目的チップ１の内部に配置されるもので、前記目的
チップ１の外部から入力されるチップ選択信号／ＣＳ、
リード信号／ＯＥ、クロック信号ＣＬＫおよびアドレス
信号Ａ0 〜Ａn を入力してイネーブル信号ＣＥおよびメ
モリ選択信号Ｓ0 〜Ｓn-1 を出力する制御信号発生部１
０と、その制御信号発生部１０の出力信号に応じて既に
ストアされた制御情報を出力する制御情報ストア部２０
と、その制御情報ストア部２０から出力された制御情報
を前記制御信号発生部１０から出力されたイネーブル信
号ＣＥ、前記目的チップ１の外部から入力されるクロッ
ク信号ＣＬＫおよびアドレス信号Ａ4に応じて適切に変
換し、その変換された情報を目的チップ１の外部へ出力
する情報変換部３０とから構成される。
【０００８】前記制御信号発生部１０は、図２に示すよ
うに、前記チップ選択信号／ＣＳ、前記リード信号／Ｏ
Ｅおよび前記クロック信号ＣＬＫを入力し、イネーブル
信号ＣＥを前記制御情報貯蔵部２０および前記情報変換
部３０に出力するイネーブル信号発生部１１と、そのイ
ネーブル信号発生部１１から出力されたイネーブル信号
ＣＥおよび前記目的チップ１の外部から入力されるアド
レス信号Ａ0 〜Ａn を入力し、メモリ選択信号Ｓ0 〜Ｓ
n-1 を前記制御情報ストア部２０に出力する選択信号発
生部１５とから構成される。
うに、前記チップ選択信号／ＣＳ、前記リード信号／Ｏ
Ｅおよび前記クロック信号ＣＬＫを入力し、イネーブル
信号ＣＥを前記制御情報貯蔵部２０および前記情報変換
部３０に出力するイネーブル信号発生部１１と、そのイ
ネーブル信号発生部１１から出力されたイネーブル信号
ＣＥおよび前記目的チップ１の外部から入力されるアド
レス信号Ａ0 〜Ａn を入力し、メモリ選択信号Ｓ0 〜Ｓ
n-1 を前記制御情報ストア部２０に出力する選択信号発
生部１５とから構成される。
【０００９】前記イネーブル信号発生部１１は、図３
（Ａ）に示すように、前記目的チップ１の外部から入力
されるチップ選択信号／ＣＳを反転させるインバータ１
２と、前記目的チップ１の外部からそれぞれ入力される
リード信号／ＯＥおよびクロック信号ＣＬＫをＮＯＲ演
算するＮＯＲゲート１３と、そのＮＯＲゲート１３の出
力に応じて前記インバータ１２の出力信号をラッチし
て、イネーブル信号ＣＥを前記選択信号発生部１５、前
記制御情報ストア部２０および前記情報変換部３０にそ
れぞれ出力するＤフリップフロップ１４とから構成され
る。
（Ａ）に示すように、前記目的チップ１の外部から入力
されるチップ選択信号／ＣＳを反転させるインバータ１
２と、前記目的チップ１の外部からそれぞれ入力される
リード信号／ＯＥおよびクロック信号ＣＬＫをＮＯＲ演
算するＮＯＲゲート１３と、そのＮＯＲゲート１３の出
力に応じて前記インバータ１２の出力信号をラッチし
て、イネーブル信号ＣＥを前記選択信号発生部１５、前
記制御情報ストア部２０および前記情報変換部３０にそ
れぞれ出力するＤフリップフロップ１４とから構成され
る。
【００１０】前記選択信号発生部１５は、図３（Ｂ）に
示すように、たとえば前記目的チップ１の外部から５つ
のアドレス信号Ａ0 〜Ａ4 を入力する場合、前記イネー
ブル信号発生部１１から出力されるイネーブル信号ＣＥ
によりイネーブルされ、４つのアドレス信号Ａ0 〜Ａ3
をデコーディングし、デコーディング信号Ｄ0 〜Ｄ15を
出力するデコーダ１６と、ラッチ信号として使用される
アドレス信号Ａ4 に応じて、前記デコーディング信号Ｄ
0 〜Ｄ15をラッチし、前記デコーディング信号Ｄ0 〜Ｄ
15にそれぞれ対応するメモリ選択信号Ｓ0 〜Ｓ15を前記
情報変換部３０に出力するフリップフロップアレイ１７
とから構成される。
示すように、たとえば前記目的チップ１の外部から５つ
のアドレス信号Ａ0 〜Ａ4 を入力する場合、前記イネー
ブル信号発生部１１から出力されるイネーブル信号ＣＥ
によりイネーブルされ、４つのアドレス信号Ａ0 〜Ａ3
をデコーディングし、デコーディング信号Ｄ0 〜Ｄ15を
出力するデコーダ１６と、ラッチ信号として使用される
アドレス信号Ａ4 に応じて、前記デコーディング信号Ｄ
0 〜Ｄ15をラッチし、前記デコーディング信号Ｄ0 〜Ｄ
15にそれぞれ対応するメモリ選択信号Ｓ0 〜Ｓ15を前記
情報変換部３０に出力するフリップフロップアレイ１７
とから構成される。
【００１１】前記フリップフロップアレイは前記デコー
ディングＤ0 〜Ｄ15に対応するように複数のフリップフ
ロップ（図示せず）で構成される。
ディングＤ0 〜Ｄ15に対応するように複数のフリップフ
ロップ（図示せず）で構成される。
【００１２】前記制御情報ストア部２０は、図４に示す
ように、前記イネーブル信号ＣＥによりそれぞれイネー
ブルされ、前記クロック信号ＣＬＫによりアクティブに
なり、該当するメモリ選択信号Ｓ0 〜Ｓn-1 に応じてｎ
ビットの制御情報Ｂ0 〜Ｂn- 1 を前記情報変換部３０に
それぞれ出力するｎ個の情報メモリＭ0 〜Ｍn-1 で構成
される。
ように、前記イネーブル信号ＣＥによりそれぞれイネー
ブルされ、前記クロック信号ＣＬＫによりアクティブに
なり、該当するメモリ選択信号Ｓ0 〜Ｓn-1 に応じてｎ
ビットの制御情報Ｂ0 〜Ｂn- 1 を前記情報変換部３０に
それぞれ出力するｎ個の情報メモリＭ0 〜Ｍn-1 で構成
される。
【００１３】前記情報メモリＭ0 〜Ｍn-1 にはｎビット
の制御情報Ｂ0 〜Ｂn-1 がそれぞれ貯蔵され、前記情報
メモリＭ0 〜Ｍn-1 の相応する各々の出力ラインは共通
に接続される。
の制御情報Ｂ0 〜Ｂn-1 がそれぞれ貯蔵され、前記情報
メモリＭ0 〜Ｍn-1 の相応する各々の出力ラインは共通
に接続される。
【００１４】前記情報メモリＭ0 〜Ｍn-1 のうち情報メ
モリＭ0 は、図５に示すように、前記クロック信号ＣＬ
Ｋに応じてそれぞれアクティブになるｎ個のフリップフ
ロップＦＦ1 〜ＦＦn と、前記イネーブル信号ＣＥとメ
モリ選択信号Ｓ0 をＡＮＤ演算するＡＮＤゲート２１
と、そのＡＮＤゲート２１の出力信号によりイネーブル
され、前記フリップフロップＦＦ1 〜ＦＦn の出力を制
御するバッファＢＦ1 〜ＢＦn とから構成される。ま
た、他の情報メモリＭ1 〜Ｍn-1 は前記情報メモリＭ0
と同じように構成される。
モリＭ0 は、図５に示すように、前記クロック信号ＣＬ
Ｋに応じてそれぞれアクティブになるｎ個のフリップフ
ロップＦＦ1 〜ＦＦn と、前記イネーブル信号ＣＥとメ
モリ選択信号Ｓ0 をＡＮＤ演算するＡＮＤゲート２１
と、そのＡＮＤゲート２１の出力信号によりイネーブル
され、前記フリップフロップＦＦ1 〜ＦＦn の出力を制
御するバッファＢＦ1 〜ＢＦn とから構成される。ま
た、他の情報メモリＭ1 〜Ｍn-1 は前記情報メモリＭ0
と同じように構成される。
【００１５】前記情報変換部３０は、図６に示すよう
に、前記制御情報ストア部２０から出力された制御信号
Ｂ0 〜Ｂn-1 を前記イネーブル信号ＣＥ、ラッチ信号と
して使用される前記アドレス信号Ａ4 および前記クロッ
ク信号ＣＬＫに応じてシフトすることにより適切に変換
された情報を前記目的チップ１の外部に出力するシフト
レジスタ３１で構成される。
に、前記制御情報ストア部２０から出力された制御信号
Ｂ0 〜Ｂn-1 を前記イネーブル信号ＣＥ、ラッチ信号と
して使用される前記アドレス信号Ａ4 および前記クロッ
ク信号ＣＬＫに応じてシフトすることにより適切に変換
された情報を前記目的チップ１の外部に出力するシフト
レジスタ３１で構成される。
【００１６】このように構成されたこの発明による情報
利用回路の作用および効果を、図７に基づいて説明する
と次のとおりである。
利用回路の作用および効果を、図７に基づいて説明する
と次のとおりである。
【００１７】システムに目的チップ１が装着されると、
その装着された目的チップ１を制御するコントローラ
（図示せず）は、前記目的チップ１の制御に必要な情報
を得るために、図７の（Ａ）に示すようなチップ選択信
号／ＣＳと、図７の（Ｂ）に示すようなリード信号／Ｏ
Ｅと、図７の（Ｃ）に示すようなクロック信号ＣＬＫと
を制御信号発生部１０のイネーブル信号発生部１１に出
力する。
その装着された目的チップ１を制御するコントローラ
（図示せず）は、前記目的チップ１の制御に必要な情報
を得るために、図７の（Ａ）に示すようなチップ選択信
号／ＣＳと、図７の（Ｂ）に示すようなリード信号／Ｏ
Ｅと、図７の（Ｃ）に示すようなクロック信号ＣＬＫと
を制御信号発生部１０のイネーブル信号発生部１１に出
力する。
【００１８】次いで、前記チップ選択信号ＣＳは、前記
インバータ１２で反転され、その反転された信号が前記
Ｄフリップフロップ１４のデータ端子Ｄに印加され、前
記リード信号／ＯＥおよび前記クロック信号ＣＬＫがＮ
ＯＲゲート１３でＮＯＲ演算され、そのＮＯＲ演算され
た信号が前記Ｄフリップフロップ１４のイネーブル端子
Ｇに印加されることにより、図７の（Ｆ）に示すような
ハイレベルのイネーブル信号ＣＥが発生される。
インバータ１２で反転され、その反転された信号が前記
Ｄフリップフロップ１４のデータ端子Ｄに印加され、前
記リード信号／ＯＥおよび前記クロック信号ＣＬＫがＮ
ＯＲゲート１３でＮＯＲ演算され、そのＮＯＲ演算され
た信号が前記Ｄフリップフロップ１４のイネーブル端子
Ｇに印加されることにより、図７の（Ｆ）に示すような
ハイレベルのイネーブル信号ＣＥが発生される。
【００１９】したがって、前記ハイレベルのイネーブル
信号ＣＥによりデコーダ１６がイネーブルされ、たとえ
ば５ビットのアドレス信号Ａ0 〜Ａ4 が使用される場
合、図７の（Ｄ）に示すように、制御情報がストアされ
たところに該当するアドレス信号Ａ0 〜Ａ9 がデコード
され、デコーディング信号Ｄ0 〜Ｄ15がフリップフロッ
プアレイ１７に出力され、前記デコーディング信号Ｄ0
〜Ｄ15はアドレス信号Ａ 4 によりラッチされ、図７の
（Ｇ）に示すようなメモリ選択信号Ｓ0 および図７の
（Ｇ）に示すようなメモリ選択信号Ｓ1 〜Ｓ15が該当情
報メモリＭ0 〜Ｍn-1に出力される。
信号ＣＥによりデコーダ１６がイネーブルされ、たとえ
ば５ビットのアドレス信号Ａ0 〜Ａ4 が使用される場
合、図７の（Ｄ）に示すように、制御情報がストアされ
たところに該当するアドレス信号Ａ0 〜Ａ9 がデコード
され、デコーディング信号Ｄ0 〜Ｄ15がフリップフロッ
プアレイ１７に出力され、前記デコーディング信号Ｄ0
〜Ｄ15はアドレス信号Ａ 4 によりラッチされ、図７の
（Ｇ）に示すようなメモリ選択信号Ｓ0 および図７の
（Ｇ）に示すようなメモリ選択信号Ｓ1 〜Ｓ15が該当情
報メモリＭ0 〜Ｍn-1に出力される。
【００２０】すなわち、前記メモリ選択信号Ｓ0 がハイ
レベルになると、他のメモリ選択信号Ｓ1 〜Ｓ15はすべ
てローレベルになり、前記ハイレベルのメモリ選択信号
Ｓ0により情報メモリＭ0 が選択される。
レベルになると、他のメモリ選択信号Ｓ1 〜Ｓ15はすべ
てローレベルになり、前記ハイレベルのメモリ選択信号
Ｓ0により情報メモリＭ0 が選択される。
【００２１】次いで、前記ハイレベルのメモリ選択信号
Ｓ0 およびハイレベルのイネーブル信号ＣＥが前記メモ
リ選択信号Ｓ0 に該当する情報メモリＭ0 のＡＮＤゲー
ト２１でＡＮＤ演算され、そのＡＮＤ演算の結果である
ハイレベル信号により、前記バッファＢＦ1 〜ＢＦn か
ら出力されたデータが前記バッファＢＦ1 〜ＢＦn によ
りバッファされ、制御信号Ｂ0 〜Ｂn-1 が情報変換部３
０のシフトレジスタ３１に出力される。
Ｓ0 およびハイレベルのイネーブル信号ＣＥが前記メモ
リ選択信号Ｓ0 に該当する情報メモリＭ0 のＡＮＤゲー
ト２１でＡＮＤ演算され、そのＡＮＤ演算の結果である
ハイレベル信号により、前記バッファＢＦ1 〜ＢＦn か
ら出力されたデータが前記バッファＢＦ1 〜ＢＦn によ
りバッファされ、制御信号Ｂ0 〜Ｂn-1 が情報変換部３
０のシフトレジスタ３１に出力される。
【００２２】次いで、前記シフトレジスタ３１はイネー
ブル信号ＣＥによりイネーブルされ、前記クロック信号
ＣＬＫにより同期されて、前記情報メモリＭ0 から出力
された制御情報Ｂ0 〜Ｂn-1 を図７の（Ｊ）に示すよう
に変換して、その変換された制御信号（ｂｉｔ0 〜ｂｉ
ｔn-1 ）を前記目的チップ１の外部へ出力し、前記クロ
ック信号ＣＬＫもともに前記目的チップ１の外部へ出力
される。
ブル信号ＣＥによりイネーブルされ、前記クロック信号
ＣＬＫにより同期されて、前記情報メモリＭ0 から出力
された制御情報Ｂ0 〜Ｂn-1 を図７の（Ｊ）に示すよう
に変換して、その変換された制御信号（ｂｉｔ0 〜ｂｉ
ｔn-1 ）を前記目的チップ１の外部へ出力し、前記クロ
ック信号ＣＬＫもともに前記目的チップ１の外部へ出力
される。
【００２３】すなわち、前記シフトレジスタ３１の出力
方式が直列であり、前記情報メモリＭ0 から出力された
制御情報Ｂ0 〜Ｂn-1 がｎビットの並列形態である場
合、その並列形態のデータを直列形態のデータに変換
し、前記シフトレジスタ３１の出力方式が並列である。
前記情報メモリＭ0 から出力された制御情報Ｂ0 〜Ｂ
n-1がｎビットの直列形態である場合、その直列形態の
データを並列形態のデータに変換する。
方式が直列であり、前記情報メモリＭ0 から出力された
制御情報Ｂ0 〜Ｂn-1 がｎビットの並列形態である場
合、その並列形態のデータを直列形態のデータに変換
し、前記シフトレジスタ３１の出力方式が並列である。
前記情報メモリＭ0 から出力された制御情報Ｂ0 〜Ｂ
n-1がｎビットの直列形態である場合、その直列形態の
データを並列形態のデータに変換する。
【００２４】また、前記シフトレジスタ３１の出力方式
がｍビットの並列であり、前記情報メモリＭ0 から出力
された制御信号Ｂ0 〜Ｂn-1 がｎビットの並列形態であ
る場合、ｎ＞ｍ（ｎ＝ｍ＊Ｘ＋Ｙ）とすると、データ変
換部３０はＸ＋１個のｍビットデータを出力することに
なる。
がｍビットの並列であり、前記情報メモリＭ0 から出力
された制御信号Ｂ0 〜Ｂn-1 がｎビットの並列形態であ
る場合、ｎ＞ｍ（ｎ＝ｍ＊Ｘ＋Ｙ）とすると、データ変
換部３０はＸ＋１個のｍビットデータを出力することに
なる。
【００２５】
【発明の効果】以上詳細に説明したように、この発明で
は、前記コントローラが目的チップに制御信号を印加す
るにつれて、その目的チップに既にストアされた制御情
報が前記目的チップの外部へ出力されると、その出力さ
れた制御情報が前記コントローラにより使用できるよう
にすることにより、システムに目的チップが装着される
ときごとに使用者がその目的チップの制御に必要な情報
を別に設定しなくてもよいので、便利を提供するだけで
なく、設定不備による誤動作を防止してシステムの信頼
度を向上させ得る効果がある。
は、前記コントローラが目的チップに制御信号を印加す
るにつれて、その目的チップに既にストアされた制御情
報が前記目的チップの外部へ出力されると、その出力さ
れた制御情報が前記コントローラにより使用できるよう
にすることにより、システムに目的チップが装着される
ときごとに使用者がその目的チップの制御に必要な情報
を別に設定しなくてもよいので、便利を提供するだけで
なく、設定不備による誤動作を防止してシステムの信頼
度を向上させ得る効果がある。
【図１】本発明の情報利用回路のブロック図である。
【図２】図１の制御信号発生部のブロック図である。
【図３】図２の制御信号発生部の詳細図であり、（ａ）
はイネーブル信号発生部の詳細図、および（ｂ）は選択
信号発生部の詳細図である。
はイネーブル信号発生部の詳細図、および（ｂ）は選択
信号発生部の詳細図である。
【図４】図１の制御情報ストア部のブロック図である。
【図５】図４の情報メモリの詳細図である。
【図６】図１の情報変換部の詳細図である。
【図７】本発明の情報利用回路についてのタイミング図
であり、（Ａ）は図１のチップ選択信号の波形図、
（Ｂ）は図１のリード信号の波形図、（Ｃ）は図１のク
ロック信号の波形図、（Ｄ）は図１のイネーブル信号の
波形図、（Ｅ）は図１のメモリ選択信号の波形図、
（Ｆ）は図１のラッチ信号として用いられるアドレス信
号の波形図、（Ｇ）は図１のメモリ選択信号の１メモリ
選択信号の波形図、および（Ｈ）は図７の（Ｇ）に示す
ようなメモリ選択信号以外の他のメモリ選択信号の波形
図、（Ｉ）は図１の制御情報ストア部から出力される制
御情報の波形図、および（Ｊ）は図１の情報変換部から
出力される制御情報の波形図である。
であり、（Ａ）は図１のチップ選択信号の波形図、
（Ｂ）は図１のリード信号の波形図、（Ｃ）は図１のク
ロック信号の波形図、（Ｄ）は図１のイネーブル信号の
波形図、（Ｅ）は図１のメモリ選択信号の波形図、
（Ｆ）は図１のラッチ信号として用いられるアドレス信
号の波形図、（Ｇ）は図１のメモリ選択信号の１メモリ
選択信号の波形図、および（Ｈ）は図７の（Ｇ）に示す
ようなメモリ選択信号以外の他のメモリ選択信号の波形
図、（Ｉ）は図１の制御情報ストア部から出力される制
御情報の波形図、および（Ｊ）は図１の情報変換部から
出力される制御情報の波形図である。
１０ 制御信号発生部 １１ イネーブル信号発生部 １４ Ｄフリップフロップ １５ 選択信号発生部 １６ デコーダ １７ フリップフロップアレイ ２０ 制御情報ストア部 ３０ 情報変換部 ３１ シフトレジスタ ＦＦ1 〜ＦＦn フリップフロップ Ｂ1 〜Ｂn バッファ
Claims (7)
- 【請求項１】 目的チップの外部から入力チップ選択信
号、リード信号、クロック信号およびアドレス信号に応
じて制御信号を発生させる制御信号発生部と、 前記制御信号発生部から出力された制御信号に応じて、
前記目的チップの制御に必要な、既にストアされた制御
情報を出力する情報ストア部と、 前記制御情報ストア部から出力された制御情報を適切に
変換し、その変換された情報を前記目的チップの外部へ
出力する情報変換部とを含む、情報利用回路。 - 【請求項２】 前記制御信号発生部は、 前記チップ選択信号、リード信号およびクロック信号を
論理演算し、その論理演算された信号をラッチし、その
ラッチされた信号であるイネーブル信号を前記制御情報
ストア部および前記情報変換部にそれぞれ出力するイネ
ーブル信号発生部と、 前記イネーブル信号発生部から出力されたイネーブル信
号によりイネーブルされて、前記アドレス信号に該当す
るメモリ選択信号を前記情報変換部に出力する選択信号
発生部とを含む、請求項１記載の情報利用回路。 - 【請求項３】 前記イネーブル信号発生部は、 前記チップ選択信号を反転するインバータと、 前記リード信号およびクロック信号をＮＯＲ演算するＮ
ＯＲゲートと、 前記ＮＯＲゲートの出力信号によりイネーブルされて前
記インバータの出力信号をラッチし、そのラッチされた
信号であるイネーブル信号を前記選択信号発生部、前記
制御情報ストア部および前記情報変換部にそれぞれ出力
するＤフリップフロップとを含む、請求項２記載の情報
利用回路。 - 【請求項４】 前記選択信号発生部は、 前記イネーブル信号発生部の出力信号によりアクティブ
になって前記アドレス信号をデコーディングするデコー
ダと、 ラッチ信号として用いられるアドレス信号に応じて前記
デコーダの出力信号をラッチし、そのラッチされた信号
であるメモリ選択信号を前記制御情報ストア部に出力す
るフリップフロップアレイとを含む、請求項２記載の情
報利用回路。 - 【請求項５】 前記制御情報ストア部は、前記メモリ選
択信号に対応し、前記メモリ選択信号、前記イネーブル
信号および前記クロック信号に応じて、既にストアされ
た制御情報を前記情報変換部に出力する複数の情報メモ
リを含む、請求項１記載の情報利用回路。 - 【請求項６】 前記情報メモリは、 前記クロック信号によりアクティブになって、既にスト
アされた情報を出力する複数のフリップフロップと、 前記イネーブル信号および前記メモリ選択信号をＡＮＤ
演算するＡＮＤゲートと、 前記ＡＮＤゲートの出力信号によりそれぞれイネーブル
されて、前記フリップフロップから出力された情報をバ
ッファし、そのバッファされた情報である制御情報を前
記情報変換部に出力する複数のバッファとを含む、請求
項５記載の情報利用回路。 - 【請求項７】 前記情報変換部は、前記イネーブル信号
によりイネーブルされ、前記情報ストア部から出力され
た制御情報をシフトさせて、フォーマットが変換された
制御情報を目的チップの外部へ出力するシフトレジスタ
を含む、請求項１記載の情報利用回路。
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|---|---|---|---|
| KR1019940010842A KR0127236B1 (ko) | 1994-05-17 | 1994-05-17 | 메모리 칩의 정보 이용 회로 |
| KR94P10842 | 1994-05-17 |
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|---|---|
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|---|---|---|---|
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|---|---|
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| JP2005317176A (ja) * | 2004-04-28 | 2005-11-10 | Hynix Semiconductor Inc | 識別情報を有するメモリ装置 |
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- 1994-05-17 KR KR1019940010842A patent/KR0127236B1/ko not_active IP Right Cessation
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1995
- 1995-05-16 US US08/442,039 patent/US5577005A/en not_active Expired - Lifetime
- 1995-05-16 JP JP07117182A patent/JP3102754B2/ja not_active Expired - Lifetime
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| KR0127236B1 (ko) | 1998-04-02 |
| US5577005A (en) | 1996-11-19 |
| KR950033829A (ko) | 1995-12-26 |
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