JPH0855077A - 情報利用回路 - Google Patents
情報利用回路Info
- Publication number
- JPH0855077A JPH0855077A JP7117182A JP11718295A JPH0855077A JP H0855077 A JPH0855077 A JP H0855077A JP 7117182 A JP7117182 A JP 7117182A JP 11718295 A JP11718295 A JP 11718295A JP H0855077 A JPH0855077 A JP H0855077A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- information
- output
- control
- control information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Memory System (AREA)
- Static Random-Access Memory (AREA)
Abstract
力し、その入力信号に応じて、その目的チップの制御に
必要な既にストアされた情報を出力させ、その出力され
た情報を自ら利用し得るようにした情報利用回路を提供
すること。 【構成】 目的チップの外部から入力されるチップ選択
信号、リード信号、アドレス信号を用いて、既にストア
された制御情報を出力させるための制御信号を制御信号
発生部から発生させ、その発生された制御信号で情報メ
モリを選択し、その選択された情報メモリから制御信号
を出力させ、その出力された制御情報を情報変換部で適
切な形態に変換し、その変換された制御情報を前記目的
チップの外部へ出力する。
Description
るものであり、特に、コントローラが所定の信号を目的
チップに入力して、その目的チップ内に既にストアされ
ている制御情報を出力させ、その出力された制御情報を
用いて、その目的チップを正確に制御し得るようにした
情報利用回路に関するものである。
めに、そのチップに関する仕様を読み、そのチップの制
御に必要な情報を設定し、その設定された情報がコント
ローラにより利用されて、そのチップが適切に制御され
るようにした。
nsであるダイナミック・ランダム・アクセス・メモリ
(DRAM)チップを利用しようとするとき、使用者
は、前記アクセス時間に関する情報をそのDRAMチッ
プを制御するコントローラに入力する。これにより、コ
ントローラは使用者が入力したその情報を用いてそのD
RAMチップを駆動するための制御信号を発生させて、
そのDRAMチップを適切にアクセスすることになる。
また、VGAチップがあるシステムに装着される場合、
使用者はそのVGAチップで使用される解像度、色相等
に関する情報を予め設定することになる。
使用者が設定した環境のみでコントローラが該当チップ
を制御し得るので、使用していたチップが他のチップに
交換された場合、使用者はその交換されたチップの制御
に関する情報を再び設定すべきである不便があり、前記
制御に関する情報を正確に設定しない場合、誤動作が発
生する問題点があった。
ーラが所定の信号を目的チップに入力し、その入力信号
に応じて、その目的チップの制御に必要な、既にストア
された情報を出力させ、その出力された情報を自ら利用
し得るようにした情報利用回路を提供することである。
のこの発明の目的は、目的チップの外部から入力チップ
選択信号、リード信号、クロック信号およびアドレス信
号に応じて制御信号を発生させる制御信号発生部と、そ
の制御信号発生部から出力された制御信号に応じて、前
記目的チップの制御に必要な、既にストアされた制御情
報を出力する情報ストア部と、その制御情報ストア部か
ら出力された制御情報を適切に変換し、その変換された
情報を前記目的チップの外部へ出力する情報変換部とか
ら構成される。
に、目的チップ1の内部に配置されるもので、前記目的
チップ1の外部から入力されるチップ選択信号/CS、
リード信号/OE、クロック信号CLKおよびアドレス
信号A0 〜An を入力してイネーブル信号CEおよびメ
モリ選択信号S0 〜Sn-1 を出力する制御信号発生部1
0と、その制御信号発生部10の出力信号に応じて既に
ストアされた制御情報を出力する制御情報ストア部20
と、その制御情報ストア部20から出力された制御情報
を前記制御信号発生部10から出力されたイネーブル信
号CE、前記目的チップ1の外部から入力されるクロッ
ク信号CLKおよびアドレス信号A4に応じて適切に変
換し、その変換された情報を目的チップ1の外部へ出力
する情報変換部30とから構成される。
うに、前記チップ選択信号/CS、前記リード信号/O
Eおよび前記クロック信号CLKを入力し、イネーブル
信号CEを前記制御情報貯蔵部20および前記情報変換
部30に出力するイネーブル信号発生部11と、そのイ
ネーブル信号発生部11から出力されたイネーブル信号
CEおよび前記目的チップ1の外部から入力されるアド
レス信号A0 〜An を入力し、メモリ選択信号S0 〜S
n-1 を前記制御情報ストア部20に出力する選択信号発
生部15とから構成される。
(A)に示すように、前記目的チップ1の外部から入力
されるチップ選択信号/CSを反転させるインバータ1
2と、前記目的チップ1の外部からそれぞれ入力される
リード信号/OEおよびクロック信号CLKをNOR演
算するNORゲート13と、そのNORゲート13の出
力に応じて前記インバータ12の出力信号をラッチし
て、イネーブル信号CEを前記選択信号発生部15、前
記制御情報ストア部20および前記情報変換部30にそ
れぞれ出力するDフリップフロップ14とから構成され
る。
示すように、たとえば前記目的チップ1の外部から5つ
のアドレス信号A0 〜A4 を入力する場合、前記イネー
ブル信号発生部11から出力されるイネーブル信号CE
によりイネーブルされ、4つのアドレス信号A0 〜A3
をデコーディングし、デコーディング信号D0 〜D15を
出力するデコーダ16と、ラッチ信号として使用される
アドレス信号A4 に応じて、前記デコーディング信号D
0 〜D15をラッチし、前記デコーディング信号D0 〜D
15にそれぞれ対応するメモリ選択信号S0 〜S15を前記
情報変換部30に出力するフリップフロップアレイ17
とから構成される。
ディングD0 〜D15に対応するように複数のフリップフ
ロップ(図示せず)で構成される。
ように、前記イネーブル信号CEによりそれぞれイネー
ブルされ、前記クロック信号CLKによりアクティブに
なり、該当するメモリ選択信号S0 〜Sn-1 に応じてn
ビットの制御情報B0 〜Bn- 1 を前記情報変換部30に
それぞれ出力するn個の情報メモリM0 〜Mn-1 で構成
される。
の制御情報B0 〜Bn-1 がそれぞれ貯蔵され、前記情報
メモリM0 〜Mn-1 の相応する各々の出力ラインは共通
に接続される。
モリM0 は、図5に示すように、前記クロック信号CL
Kに応じてそれぞれアクティブになるn個のフリップフ
ロップFF1 〜FFn と、前記イネーブル信号CEとメ
モリ選択信号S0 をAND演算するANDゲート21
と、そのANDゲート21の出力信号によりイネーブル
され、前記フリップフロップFF1 〜FFn の出力を制
御するバッファBF1 〜BFn とから構成される。ま
た、他の情報メモリM1 〜Mn-1 は前記情報メモリM0
と同じように構成される。
に、前記制御情報ストア部20から出力された制御信号
B0 〜Bn-1 を前記イネーブル信号CE、ラッチ信号と
して使用される前記アドレス信号A4 および前記クロッ
ク信号CLKに応じてシフトすることにより適切に変換
された情報を前記目的チップ1の外部に出力するシフト
レジスタ31で構成される。
利用回路の作用および効果を、図7に基づいて説明する
と次のとおりである。
その装着された目的チップ1を制御するコントローラ
(図示せず)は、前記目的チップ1の制御に必要な情報
を得るために、図7の(A)に示すようなチップ選択信
号/CSと、図7の(B)に示すようなリード信号/O
Eと、図7の(C)に示すようなクロック信号CLKと
を制御信号発生部10のイネーブル信号発生部11に出
力する。
インバータ12で反転され、その反転された信号が前記
Dフリップフロップ14のデータ端子Dに印加され、前
記リード信号/OEおよび前記クロック信号CLKがN
ORゲート13でNOR演算され、そのNOR演算され
た信号が前記Dフリップフロップ14のイネーブル端子
Gに印加されることにより、図7の(F)に示すような
ハイレベルのイネーブル信号CEが発生される。
信号CEによりデコーダ16がイネーブルされ、たとえ
ば5ビットのアドレス信号A0 〜A4 が使用される場
合、図7の(D)に示すように、制御情報がストアされ
たところに該当するアドレス信号A0 〜A9 がデコード
され、デコーディング信号D0 〜D15がフリップフロッ
プアレイ17に出力され、前記デコーディング信号D0
〜D15はアドレス信号A 4 によりラッチされ、図7の
(G)に示すようなメモリ選択信号S0 および図7の
(G)に示すようなメモリ選択信号S1 〜S15が該当情
報メモリM0 〜Mn-1に出力される。
レベルになると、他のメモリ選択信号S1 〜S15はすべ
てローレベルになり、前記ハイレベルのメモリ選択信号
S0により情報メモリM0 が選択される。
S0 およびハイレベルのイネーブル信号CEが前記メモ
リ選択信号S0 に該当する情報メモリM0 のANDゲー
ト21でAND演算され、そのAND演算の結果である
ハイレベル信号により、前記バッファBF1 〜BFn か
ら出力されたデータが前記バッファBF1 〜BFn によ
りバッファされ、制御信号B0 〜Bn-1 が情報変換部3
0のシフトレジスタ31に出力される。
ブル信号CEによりイネーブルされ、前記クロック信号
CLKにより同期されて、前記情報メモリM0 から出力
された制御情報B0 〜Bn-1 を図7の(J)に示すよう
に変換して、その変換された制御信号(bit0 〜bi
tn-1 )を前記目的チップ1の外部へ出力し、前記クロ
ック信号CLKもともに前記目的チップ1の外部へ出力
される。
方式が直列であり、前記情報メモリM0 から出力された
制御情報B0 〜Bn-1 がnビットの並列形態である場
合、その並列形態のデータを直列形態のデータに変換
し、前記シフトレジスタ31の出力方式が並列である。
前記情報メモリM0 から出力された制御情報B0 〜B
n-1がnビットの直列形態である場合、その直列形態の
データを並列形態のデータに変換する。
がmビットの並列であり、前記情報メモリM0 から出力
された制御信号B0 〜Bn-1 がnビットの並列形態であ
る場合、n>m(n=m*X+Y)とすると、データ変
換部30はX+1個のmビットデータを出力することに
なる。
は、前記コントローラが目的チップに制御信号を印加す
るにつれて、その目的チップに既にストアされた制御情
報が前記目的チップの外部へ出力されると、その出力さ
れた制御情報が前記コントローラにより使用できるよう
にすることにより、システムに目的チップが装着される
ときごとに使用者がその目的チップの制御に必要な情報
を別に設定しなくてもよいので、便利を提供するだけで
なく、設定不備による誤動作を防止してシステムの信頼
度を向上させ得る効果がある。
はイネーブル信号発生部の詳細図、および(b)は選択
信号発生部の詳細図である。
であり、(A)は図1のチップ選択信号の波形図、
(B)は図1のリード信号の波形図、(C)は図1のク
ロック信号の波形図、(D)は図1のイネーブル信号の
波形図、(E)は図1のメモリ選択信号の波形図、
(F)は図1のラッチ信号として用いられるアドレス信
号の波形図、(G)は図1のメモリ選択信号の1メモリ
選択信号の波形図、および(H)は図7の(G)に示す
ようなメモリ選択信号以外の他のメモリ選択信号の波形
図、(I)は図1の制御情報ストア部から出力される制
御情報の波形図、および(J)は図1の情報変換部から
出力される制御情報の波形図である。
Claims (7)
- 【請求項1】 目的チップの外部から入力チップ選択信
号、リード信号、クロック信号およびアドレス信号に応
じて制御信号を発生させる制御信号発生部と、 前記制御信号発生部から出力された制御信号に応じて、
前記目的チップの制御に必要な、既にストアされた制御
情報を出力する情報ストア部と、 前記制御情報ストア部から出力された制御情報を適切に
変換し、その変換された情報を前記目的チップの外部へ
出力する情報変換部とを含む、情報利用回路。 - 【請求項2】 前記制御信号発生部は、 前記チップ選択信号、リード信号およびクロック信号を
論理演算し、その論理演算された信号をラッチし、その
ラッチされた信号であるイネーブル信号を前記制御情報
ストア部および前記情報変換部にそれぞれ出力するイネ
ーブル信号発生部と、 前記イネーブル信号発生部から出力されたイネーブル信
号によりイネーブルされて、前記アドレス信号に該当す
るメモリ選択信号を前記情報変換部に出力する選択信号
発生部とを含む、請求項1記載の情報利用回路。 - 【請求項3】 前記イネーブル信号発生部は、 前記チップ選択信号を反転するインバータと、 前記リード信号およびクロック信号をNOR演算するN
ORゲートと、 前記NORゲートの出力信号によりイネーブルされて前
記インバータの出力信号をラッチし、そのラッチされた
信号であるイネーブル信号を前記選択信号発生部、前記
制御情報ストア部および前記情報変換部にそれぞれ出力
するDフリップフロップとを含む、請求項2記載の情報
利用回路。 - 【請求項4】 前記選択信号発生部は、 前記イネーブル信号発生部の出力信号によりアクティブ
になって前記アドレス信号をデコーディングするデコー
ダと、 ラッチ信号として用いられるアドレス信号に応じて前記
デコーダの出力信号をラッチし、そのラッチされた信号
であるメモリ選択信号を前記制御情報ストア部に出力す
るフリップフロップアレイとを含む、請求項2記載の情
報利用回路。 - 【請求項5】 前記制御情報ストア部は、前記メモリ選
択信号に対応し、前記メモリ選択信号、前記イネーブル
信号および前記クロック信号に応じて、既にストアされ
た制御情報を前記情報変換部に出力する複数の情報メモ
リを含む、請求項1記載の情報利用回路。 - 【請求項6】 前記情報メモリは、 前記クロック信号によりアクティブになって、既にスト
アされた情報を出力する複数のフリップフロップと、 前記イネーブル信号および前記メモリ選択信号をAND
演算するANDゲートと、 前記ANDゲートの出力信号によりそれぞれイネーブル
されて、前記フリップフロップから出力された情報をバ
ッファし、そのバッファされた情報である制御情報を前
記情報変換部に出力する複数のバッファとを含む、請求
項5記載の情報利用回路。 - 【請求項7】 前記情報変換部は、前記イネーブル信号
によりイネーブルされ、前記情報ストア部から出力され
た制御情報をシフトさせて、フォーマットが変換された
制御情報を目的チップの外部へ出力するシフトレジスタ
を含む、請求項1記載の情報利用回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940010842A KR0127236B1 (ko) | 1994-05-17 | 1994-05-17 | 메모리 칩의 정보 이용 회로 |
KR94P10842 | 1994-05-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0855077A true JPH0855077A (ja) | 1996-02-27 |
JP3102754B2 JP3102754B2 (ja) | 2000-10-23 |
Family
ID=19383309
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07117182A Expired - Lifetime JP3102754B2 (ja) | 1994-05-17 | 1995-05-16 | 情報利用回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5577005A (ja) |
JP (1) | JP3102754B2 (ja) |
KR (1) | KR0127236B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005317176A (ja) * | 2004-04-28 | 2005-11-10 | Hynix Semiconductor Inc | 識別情報を有するメモリ装置 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100232897B1 (ko) * | 1996-12-31 | 1999-12-01 | 김영환 | 클럭 인에이블 신호의 제어를 통한 디램 상태 자동설정장치 및 그 구현방법 |
US20140119146A1 (en) * | 2012-10-30 | 2014-05-01 | Apple Inc. | Clock Gated Storage Array |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5578365A (en) * | 1978-12-08 | 1980-06-12 | Nec Corp | Memory control unit |
JPS61292755A (ja) * | 1985-06-20 | 1986-12-23 | Fujitsu Ltd | 半導体集積回路 |
JPS62118557A (ja) * | 1985-11-19 | 1987-05-29 | Ricoh Co Ltd | 半導体集積回路装置のモ−ド切換え回路 |
JPH01284782A (ja) * | 1988-05-10 | 1989-11-16 | Nec Corp | Romコード番号読出回路 |
JPH0449441A (ja) * | 1990-06-19 | 1992-02-18 | Mitsubishi Electric Corp | Romモジュール |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63282997A (ja) * | 1987-05-15 | 1988-11-18 | Mitsubishi Electric Corp | ブロツクアクセスメモリ |
JPH01224993A (ja) * | 1988-03-04 | 1989-09-07 | Nec Corp | マルチポートメモリ |
KR950010570B1 (ko) * | 1990-09-03 | 1995-09-19 | 마쯔시다덴기산교 가부시기가이샤 | 멀티포오트메모리 |
JP2500740B2 (ja) * | 1993-04-06 | 1996-05-29 | 日本電気株式会社 | デュアルポ―トメモリ |
US5473566A (en) * | 1994-09-12 | 1995-12-05 | Cirrus Logic, Inc. | Memory architecture and devices, systems and methods utilizing the same |
-
1994
- 1994-05-17 KR KR1019940010842A patent/KR0127236B1/ko not_active IP Right Cessation
-
1995
- 1995-05-16 US US08/442,039 patent/US5577005A/en not_active Expired - Lifetime
- 1995-05-16 JP JP07117182A patent/JP3102754B2/ja not_active Expired - Lifetime
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5578365A (en) * | 1978-12-08 | 1980-06-12 | Nec Corp | Memory control unit |
JPS61292755A (ja) * | 1985-06-20 | 1986-12-23 | Fujitsu Ltd | 半導体集積回路 |
JPS62118557A (ja) * | 1985-11-19 | 1987-05-29 | Ricoh Co Ltd | 半導体集積回路装置のモ−ド切換え回路 |
JPH01284782A (ja) * | 1988-05-10 | 1989-11-16 | Nec Corp | Romコード番号読出回路 |
JPH0449441A (ja) * | 1990-06-19 | 1992-02-18 | Mitsubishi Electric Corp | Romモジュール |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005317176A (ja) * | 2004-04-28 | 2005-11-10 | Hynix Semiconductor Inc | 識別情報を有するメモリ装置 |
Also Published As
Publication number | Publication date |
---|---|
KR0127236B1 (ko) | 1998-04-02 |
US5577005A (en) | 1996-11-19 |
KR950033829A (ko) | 1995-12-26 |
JP3102754B2 (ja) | 2000-10-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7546497B2 (en) | Semiconductor memory device and data write and read method thereof | |
US5596540A (en) | Serial to parallel and parallel to serial architecture for a RAM based FIFO memory | |
JP2538067B2 (ja) | 条件書き込み手段を有するランダム・アクセス・メモリ回路 | |
US20030147299A1 (en) | Semiconductor memory device capable of making switch between synchronizing signals for operation on data generated by different circuit configurations | |
JPH0480350B2 (ja) | ||
KR20040047612A (ko) | 반도체 기억 장치의 테스트 방법 및 반도체 기억 장치의테스트 회로 | |
JP3725270B2 (ja) | 半導体装置 | |
US20110119563A1 (en) | Semiconductor memory | |
JPH0855077A (ja) | 情報利用回路 | |
US6356504B1 (en) | Address generating and decoding circuit for use in a burst-type and high-speed random access memory device which has a single data rate and a double data rate scheme | |
KR100503189B1 (ko) | 액세스 회로 | |
JPS5927624A (ja) | 論理変更可能な集積回路 | |
US4835743A (en) | Semiconductor memory device performing multi-bit Serial operation | |
KR940009821B1 (ko) | 마이크로 프로세서의 입출력 기능을 이용한 어드레스 확장회로 | |
JP3221483B2 (ja) | 半導体記憶装置 | |
JPS6048828B2 (ja) | メモリアドレス方式 | |
JP3057728B2 (ja) | 半導体記憶装置 | |
JPS6319027B2 (ja) | ||
JP2661596B2 (ja) | Cd−rom用dramアドレス生成回路 | |
JPS63136814A (ja) | デイジタル遅延回路 | |
JP3251265B2 (ja) | メモリ出力制御回路 | |
JPS61134989A (ja) | ダイナミック型メモリ | |
JPH0696583A (ja) | 半導体記憶装置 | |
KR100223652B1 (ko) | 메모리장치에 있어서 2비트메모리를 1비트메모리로 사용하기위한 방법 및 장치 | |
JPH04352044A (ja) | メモリデバイス |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000725 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080825 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080825 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090825 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090825 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100825 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100825 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110825 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110825 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120825 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130825 Year of fee payment: 13 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |