JPS6319027B2 - - Google Patents
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- Publication number
- JPS6319027B2 JPS6319027B2 JP55186694A JP18669480A JPS6319027B2 JP S6319027 B2 JPS6319027 B2 JP S6319027B2 JP 55186694 A JP55186694 A JP 55186694A JP 18669480 A JP18669480 A JP 18669480A JP S6319027 B2 JPS6319027 B2 JP S6319027B2
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- JP
- Japan
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- section
- pattern
- address
- speed
- output
- Prior art date
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Links
- 230000015654 memory Effects 0.000 description 19
- 238000010586 diagram Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は例えば半導体メモリのような論理回
路素子を試験する場合に用いられる試験パターン
発生装置に関し、特に従来通りの応答速度を持つ
メモリを用いて、今までより高速度で変化する試
験パターンを得ることができる高速試験パターン
発生装置を提案しようとするものである。
路素子を試験する場合に用いられる試験パターン
発生装置に関し、特に従来通りの応答速度を持つ
メモリを用いて、今までより高速度で変化する試
験パターンを得ることができる高速試験パターン
発生装置を提案しようとするものである。
例えば半導体メモリを試験する場合その被試験
素子にギヤロツピング、ウオーキング、マーチン
グ等と呼ばれる試験パターンを与え、被試験素子
が正常に動作するか否かが試験される。このよう
な試験パターンはメモリによつて構成されるメモ
リフアイルから読出される。第１図に従来の試験
パターン発生装置を示す。図中１１１はメモリフ
アイルを示す。このメモリフアイル１１１はコマ
ンド部１１２と、オペランド部１１３と、パター
ン発生部１１４によつて構成される。１１５はプ
ログラムカウンタであり、このプログラムカウン
タ１１５の出力によつてメモリフアイル１１１は
アクセスされる。コマンド部１１２及びオペラン
ド部１１３にはパターンポーズ、パターンループ
等のデータがストアされており、プログラムカウ
ンタ１１５の出力によつてアクセスされてコマン
ド部１１２から読出されたデータはコマンド解読
部１１６により解読され、その解読結果が次アド
レス演算部１１７に入力される。次アドレス演算
部１１７ではオペランド部１１３からの読出デー
タと、コマンド解読部１１６の解読結果により次
アドレスを算出し、その算出結果をプログラムカ
ウンタ１１５に出力する。プログラムカウンタ１
１５では入力端子１１８に与えられるクロツクパ
ルスによつて次アドレス演算部１１７からの演算
結果をプリセツトし、そのプリセツトによつてメ
モリフアイル１１１がアクセスされる。
素子にギヤロツピング、ウオーキング、マーチン
グ等と呼ばれる試験パターンを与え、被試験素子
が正常に動作するか否かが試験される。このよう
な試験パターンはメモリによつて構成されるメモ
リフアイルから読出される。第１図に従来の試験
パターン発生装置を示す。図中１１１はメモリフ
アイルを示す。このメモリフアイル１１１はコマ
ンド部１１２と、オペランド部１１３と、パター
ン発生部１１４によつて構成される。１１５はプ
ログラムカウンタであり、このプログラムカウン
タ１１５の出力によつてメモリフアイル１１１は
アクセスされる。コマンド部１１２及びオペラン
ド部１１３にはパターンポーズ、パターンループ
等のデータがストアされており、プログラムカウ
ンタ１１５の出力によつてアクセスされてコマン
ド部１１２から読出されたデータはコマンド解読
部１１６により解読され、その解読結果が次アド
レス演算部１１７に入力される。次アドレス演算
部１１７ではオペランド部１１３からの読出デー
タと、コマンド解読部１１６の解読結果により次
アドレスを算出し、その算出結果をプログラムカ
ウンタ１１５に出力する。プログラムカウンタ１
１５では入力端子１１８に与えられるクロツクパ
ルスによつて次アドレス演算部１１７からの演算
結果をプリセツトし、そのプリセツトによつてメ
モリフアイル１１１がアクセスされる。
このようにしてコマンド部１１２、オペランド
部１１３にストアされているデータによつて自身
の次アドレスが決定され、そのアドレスに従つて
パターン発生部１１４にストアされているデータ
が読出される。パターン発生部１１４には被試験
素子のアドレスを決めるアドレスパターン及びそ
のアドレスに書込むべきデータパターン、インス
トラクシヨン等がストアされており、その読出デ
ータが直接試験パターンとして出力される場合も
あるが、一般にはデータ発生部１１９、パターン
発生部１２０等に入力されてこのデータ発生部１
１９とパターン発生部１２０からデータパターン
及びアドレスパターンが出力端子１２１，１２２
に出力される。尚１２３はリードライト指令信号
の入力端子である。
部１１３にストアされているデータによつて自身
の次アドレスが決定され、そのアドレスに従つて
パターン発生部１１４にストアされているデータ
が読出される。パターン発生部１１４には被試験
素子のアドレスを決めるアドレスパターン及びそ
のアドレスに書込むべきデータパターン、インス
トラクシヨン等がストアされており、その読出デ
ータが直接試験パターンとして出力される場合も
あるが、一般にはデータ発生部１１９、パターン
発生部１２０等に入力されてこのデータ発生部１
１９とパターン発生部１２０からデータパターン
及びアドレスパターンが出力端子１２１，１２２
に出力される。尚１２３はリードライト指令信号
の入力端子である。
ここで第２図Ａに示すようにプログラムカウン
タ１１５の出力２１１がパターン発生サイクル
TCで示すタイミングで出力される場合、コマン
ド部１１２及びオペランド部１１３の出力２１２
は第２図Ｂに示すタイミングで出力される。プロ
グラムカウンタ１１５がＡ番地をアクセスするこ
とによつてコマンド部１１２及びオペランド部１
１３の出力がACとすると、このACがコマンド解
読部１１６及び次アドレス演算部１１７に入力さ
れて演算が行われる。その演算結果はパターン発
生サイクルTC内において確立していなければな
らない。従つて次アドレス演算部１１７の演算期
間は第２図Ｃに示すタイミングで実行されなけれ
ばならない。このようにアドレス決定部において
はパターン発生サイクルTC内にメモリのアクセ
ス、次アドレスの演算、プログラムカウンタ１１
５へのプリセツトを行わなければならないためコ
マンド部１１２及びオペランド部１１３に使用す
るメモリはパターン発生サイクルTCに対してよ
り速く読出データを出力することができる高速メ
モリを使用しなければならない。
タ１１５の出力２１１がパターン発生サイクル
TCで示すタイミングで出力される場合、コマン
ド部１１２及びオペランド部１１３の出力２１２
は第２図Ｂに示すタイミングで出力される。プロ
グラムカウンタ１１５がＡ番地をアクセスするこ
とによつてコマンド部１１２及びオペランド部１
１３の出力がACとすると、このACがコマンド解
読部１１６及び次アドレス演算部１１７に入力さ
れて演算が行われる。その演算結果はパターン発
生サイクルTC内において確立していなければな
らない。従つて次アドレス演算部１１７の演算期
間は第２図Ｃに示すタイミングで実行されなけれ
ばならない。このようにアドレス決定部において
はパターン発生サイクルTC内にメモリのアクセ
ス、次アドレスの演算、プログラムカウンタ１１
５へのプリセツトを行わなければならないためコ
マンド部１１２及びオペランド部１１３に使用す
るメモリはパターン発生サイクルTCに対してよ
り速く読出データを出力することができる高速メ
モリを使用しなければならない。
一方パターン発生部１１４はＡ番地がアクセス
されたときその読出出力はプログラムカウンタ１
１５から次のアドレスＢが出力される前に確立さ
れていればよい。従つてパターン発生部１１４に
使用するメモリの応答速度はパターン発生サイク
ルTCに等しければよい。
されたときその読出出力はプログラムカウンタ１
１５から次のアドレスＢが出力される前に確立さ
れていればよい。従つてパターン発生部１１４に
使用するメモリの応答速度はパターン発生サイク
ルTCに等しければよい。
このようにコマンド部１１２及びオペランド部
１１３はパターン発生サイクルTCに比べて高速
のメモリが必要となる。メモリの応答速度には制
限を有し、これがために高速のパターン発生器を
作る場合に制約となつている。
１１３はパターン発生サイクルTCに比べて高速
のメモリが必要となる。メモリの応答速度には制
限を有し、これがために高速のパターン発生器を
作る場合に制約となつている。
この発明の目的は特に高速メモリを用いること
なく高速パターンを発生させることができるパタ
ーン発生装置を提供するにある。
なく高速パターンを発生させることができるパタ
ーン発生装置を提供するにある。
一般に半導体メモリの試験パターンは例えばピ
ンポンパターンと称するパターンではテストセル
がＮ番地、デイスターブセルがＭ番地の場合Ｎ、
Ｍ、Ｎ、Ｍ＋１、Ｎ、Ｍ＋２、Ｎ、Ｍ＋３のよう
にデイスターブセルをインクリメントしながらテ
ストセルを読む。またギヤロツピングパターンに
おいてはＮ、Ｍ、Ｎ、Ｎ、Ｍ＋１、Ｎ、Ｎ、Ｍ＋
２、Ｎのようにデイスターブセルの前後でテスト
セルを読む。このように殆んどの場合２〜３サイ
クルで一区切つくパターンが多い。
ンポンパターンと称するパターンではテストセル
がＮ番地、デイスターブセルがＭ番地の場合Ｎ、
Ｍ、Ｎ、Ｍ＋１、Ｎ、Ｍ＋２、Ｎ、Ｍ＋３のよう
にデイスターブセルをインクリメントしながらテ
ストセルを読む。またギヤロツピングパターンに
おいてはＮ、Ｍ、Ｎ、Ｎ、Ｍ＋１、Ｎ、Ｎ、Ｍ＋
２、Ｎのようにデイスターブセルの前後でテスト
セルを読む。このように殆んどの場合２〜３サイ
クルで一区切つくパターンが多い。
ピンポンパターンの場合プログラムカウンタ１
１５の同一出力状態において被試験素子に対して
Ｎ、Ｍ番地のパターンを、またギヤロツピングの
場合もプログラムカウンタ１１５の同一出力状態
においてＮ、Ｍ、Ｎのパターンが作成できればプ
ログラムカウンタ１１５の繰返し速度の倍以上の
速度で試験パターンを作成できることとなる。
１５の同一出力状態において被試験素子に対して
Ｎ、Ｍ番地のパターンを、またギヤロツピングの
場合もプログラムカウンタ１１５の同一出力状態
においてＮ、Ｍ、Ｎのパターンが作成できればプ
ログラムカウンタ１１５の繰返し速度の倍以上の
速度で試験パターンを作成できることとなる。
この発明はこの点に着目し、コマンド部及びオ
ペランド部とパターン発生部の上位ビツトのアド
レスに対してはプログラムカウンタによつてアク
セスし、パターン発生部において読出を実行すべ
きアドレス領域をアクセスする。そのアクセス状
態においてパターン発生部のアドレスの下位を変
化させアクセスされたアドレス領域内に記憶した
試験パターンをプログラムカウンタの動作速度以
上の速度で発生させるように構成したものであ
る。
ペランド部とパターン発生部の上位ビツトのアド
レスに対してはプログラムカウンタによつてアク
セスし、パターン発生部において読出を実行すべ
きアドレス領域をアクセスする。そのアクセス状
態においてパターン発生部のアドレスの下位を変
化させアクセスされたアドレス領域内に記憶した
試験パターンをプログラムカウンタの動作速度以
上の速度で発生させるように構成したものであ
る。
第３図にこの発明の一実施例を示す。第１図と
対応する部分には同一符号を付して説明するが、
この例ではプログラムカウンタ１１５が１サイク
ル動作する間にパターン発生部１１４を２サイク
ル動作させるようにした場合を示す。従つてこの
場合にはパターン発生部１１４はコマンド部１１
２、オペランド部１１３の２倍の容易とされる。
３１１はｎ進カウンタであり、この例では例えば
フリツプフロツプのような２進のカウンタでよ
い。この２進カウンタ３１１は入力端子１１８に
供給されるクロツクパルス４１１（第４図Ａ）を
計数し、その一方の出力をパターン発生部１１４
のアドレスの最下位ビツトに供給する。パターン
発生部１１４のアドレスの上位ビツトは従来通り
プログラムカウンタ１１５からアクセスする。
対応する部分には同一符号を付して説明するが、
この例ではプログラムカウンタ１１５が１サイク
ル動作する間にパターン発生部１１４を２サイク
ル動作させるようにした場合を示す。従つてこの
場合にはパターン発生部１１４はコマンド部１１
２、オペランド部１１３の２倍の容易とされる。
３１１はｎ進カウンタであり、この例では例えば
フリツプフロツプのような２進のカウンタでよ
い。この２進カウンタ３１１は入力端子１１８に
供給されるクロツクパルス４１１（第４図Ａ）を
計数し、その一方の出力をパターン発生部１１４
のアドレスの最下位ビツトに供給する。パターン
発生部１１４のアドレスの上位ビツトは従来通り
プログラムカウンタ１１５からアクセスする。
一方３１２は分周器であり、入力端子１１８に
供給されたクロツクパルス４１１を一つおきに通
過させ第４図Ｂに示すパルス４１２をプログラム
カウンタ１１５のプリセツト指令端子に供給す
る。
供給されたクロツクパルス４１１を一つおきに通
過させ第４図Ｂに示すパルス４１２をプログラム
カウンタ１１５のプリセツト指令端子に供給す
る。
このように構成することによりプログラムカウ
ンタ１１５の状態が一つ変化する間にカウンタ３
１１は２回歩進する。よつてプログラムカウンタ
１１５が第４図Ｃに４１３として示すようにＡ領
域をアクセスしている間にカウンタ３１１の出力
の状態は第４図Ｅに４１５として示すように２回
変化し、パターン発生部１１４はアドレスの最下
位ビツトの変化により第４図Ｆに４１６として示
すようにアドレス領域Ａ内のA1とA2番地が順次
アクセスされる。カウンタ３１１の出力の状態が
２回変化すると、プログラムカウンタ１１５には
クロツクパルス４１２が供給され次のアドレス領
域Ｂがプリセツトされる。よつて次にクロツクパ
ルス４１１が供給されるとパターン発生部１１４
はアドレス領域Ｂ内のB1番地がアクセスされ、
次のクロツクパルス４１１によつてB2番地がア
クセスされる。尚第４図Ｄに示す波形４１４はコ
マンド部１１２及びオペランド部１１３の読出出
力AC、BCである。
ンタ１１５の状態が一つ変化する間にカウンタ３
１１は２回歩進する。よつてプログラムカウンタ
１１５が第４図Ｃに４１３として示すようにＡ領
域をアクセスしている間にカウンタ３１１の出力
の状態は第４図Ｅに４１５として示すように２回
変化し、パターン発生部１１４はアドレスの最下
位ビツトの変化により第４図Ｆに４１６として示
すようにアドレス領域Ａ内のA1とA2番地が順次
アクセスされる。カウンタ３１１の出力の状態が
２回変化すると、プログラムカウンタ１１５には
クロツクパルス４１２が供給され次のアドレス領
域Ｂがプリセツトされる。よつて次にクロツクパ
ルス４１１が供給されるとパターン発生部１１４
はアドレス領域Ｂ内のB1番地がアクセスされ、
次のクロツクパルス４１１によつてB2番地がア
クセスされる。尚第４図Ｄに示す波形４１４はコ
マンド部１１２及びオペランド部１１３の読出出
力AC、BCである。
尚上述ではパターン発生部１１４を２倍の速度
で動作させる場合を説明したが、一般には２倍以
上ｎ倍の速度で動作させることも可能であり、ｎ
倍の速度で動作させる場合にはパターン発生部１
１４のメモリ容量をコマンド部１１２及びオペラ
ンド部１１３のｎ倍とすればよい。またそのとき
カウンタ３１１はｎ進カウンタとし、分周器３１
２はｎ個おきにクロツク４１１を通過させる１／
ｎ分周器とすればよい。
で動作させる場合を説明したが、一般には２倍以
上ｎ倍の速度で動作させることも可能であり、ｎ
倍の速度で動作させる場合にはパターン発生部１
１４のメモリ容量をコマンド部１１２及びオペラ
ンド部１１３のｎ倍とすればよい。またそのとき
カウンタ３１１はｎ進カウンタとし、分周器３１
２はｎ個おきにクロツク４１１を通過させる１／
ｎ分周器とすればよい。
以上説明したようにこの発明によればコマンド
部１１２及びオペランド部１１３の動作速度より
パターン発生部１１４の動作速度を速くするよう
にしたからコマンド部１１２及びオペランド部１
１３を従来通りの速度で動作させるとパターン発
生部１１４からはそのｎ倍の速度で変化する試験
パターンを得ることができる。よつてコマンド部
１１２及びオペランド部１１３として特に高速メ
モリを使用しなくとも従来より高速度で変化する
試験パターンを得ることができ、高価なメモリ素
子を用いることなく高速パターン発生装置を作る
ことができる。
部１１２及びオペランド部１１３の動作速度より
パターン発生部１１４の動作速度を速くするよう
にしたからコマンド部１１２及びオペランド部１
１３を従来通りの速度で動作させるとパターン発
生部１１４からはそのｎ倍の速度で変化する試験
パターンを得ることができる。よつてコマンド部
１１２及びオペランド部１１３として特に高速メ
モリを使用しなくとも従来より高速度で変化する
試験パターンを得ることができ、高価なメモリ素
子を用いることなく高速パターン発生装置を作る
ことができる。
第１図は従来の試験パターン発生装置を説明す
るための系統図、第２図はその動作を説明するた
めの波形図、第３図はこの発明の一実施例を示す
系統図、第４図はその動作を説明するための波形
図である。 １１１：メモリフアイル、１１２：コマンド
部、１１３：オペランド部、１１４：パターン発
生部、１１５：プログラムカウンタ、１１６：コ
マンド解読部、１１７：次アドレス演算部、３１
１：ｎ進カウンタ、３１２：分周器。
るための系統図、第２図はその動作を説明するた
めの波形図、第３図はこの発明の一実施例を示す
系統図、第４図はその動作を説明するための波形
図である。 １１１：メモリフアイル、１１２：コマンド
部、１１３：オペランド部、１１４：パターン発
生部、１１５：プログラムカウンタ、１１６：コ
マンド解読部、１１７：次アドレス演算部、３１
１：ｎ進カウンタ、３１２：分周器。
Claims (1)
- 【特許請求の範囲】 １ Ａ クロツクを１／Ｎの周波数に分周する分
周器と、 Ｂ その分周器の分周出力パルスによつてプリセ
ツト動作を行うプログラムカウンタと、 Ｃ そのプログラムカウンタの出力によつてアク
セスされ次の実行アドレス領域を決めるための
情報を出力するコマンド部及びオペランド部
と、 Ｄ このコマンド部及びオペランド部から読出さ
れたアドレス情報により次の実行アドレス領域
の値を演算しその演算結果を上記プログラムカ
ウンタに与えてプリセツトする演算手段と、 Ｅ 上記クロツクを計数するＮ進カウンタと、 Ｆ 上記プリセツトカウンタにプリセツトされた
実行アドレス領域の値が上位ビツトのアドレス
信号として与えられ、このアドレス信号によつ
て次の実行アドレス領域がアクセスされ、上記
Ｎ進カウンタの出力が下位ビツトのアドレス信
号として上記コマンド部及びオペランド部の読
出速度よりＮ倍速い速度で与えられ、この下位
ビツトのアドレス信号によつて上記アクセスさ
れた実行アドレス領域に記憶したデータパター
ン及びアドレスパターンを上記オペランド部及
びコマンド部の読出速度よりＮ倍速い速度で読
出して出力するパターン発生部と、 から成る試験パターン発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55186694A JPS57111471A (en) | 1980-12-29 | 1980-12-29 | Test-pattern generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55186694A JPS57111471A (en) | 1980-12-29 | 1980-12-29 | Test-pattern generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57111471A JPS57111471A (en) | 1982-07-10 |
| JPS6319027B2 true JPS6319027B2 (ja) | 1988-04-21 |
Family
ID=16192992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55186694A Granted JPS57111471A (en) | 1980-12-29 | 1980-12-29 | Test-pattern generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57111471A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57150200A (en) * | 1981-03-11 | 1982-09-16 | Mitsubishi Electric Corp | Ultra-high speed test pattern generator |
| US4604744A (en) * | 1984-10-01 | 1986-08-05 | Motorola Inc. | Automated circuit tester |
| JPH0812230B2 (ja) * | 1988-09-06 | 1996-02-07 | 株式会社日立製作所 | Ｉｃ試験装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5361234A (en) * | 1976-11-12 | 1978-06-01 | Matsushita Electric Ind Co Ltd | Memory unit |
-
1980
- 1980-12-29 JP JP55186694A patent/JPS57111471A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5361234A (en) * | 1976-11-12 | 1978-06-01 | Matsushita Electric Ind Co Ltd | Memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57111471A (en) | 1982-07-10 |
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