JP2002117672A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 バースト長の設定を制御できる半導体記憶装
置を提供する。 【解決手段】 半導体記憶装置は、フリップフロップ回
路１，２，３、入力されるコマンドを判定するコマンド
判定回路４Ａ、および書込動作制御回路６を含む。フリ
ップフロップ回路３は、第１の書込みコマンドが入力さ
れたときには、ＷＢＬアドレスをラッチする。フリップ
フロップ回路３は、第２の書込みコマンドが入力された
ときには、前回にラッチしたＷＢＬアドレスを保持す
る。書込動作制御回路６は、フリップフロップ回路３の
出力するＷＢＬアドレスが示すバースト長に従い書込動
作を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にクロック信号に同期して動作する同期型の半
導体記憶装置に関するものである。

【０００２】

【従来の技術】主記憶として用いられるダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）は、高速化さ
れてきているものの、その動作速度は依然マイクロプロ
セッサ（ＭＰＵ）の動作速度に追随することができな
い。このため、ＤＲＡＭのアクセスタイムおよびサイク
ルタイムがボトルネックとなり、システム全体の性能が
低下するということがよく言われている。

【０００３】近年高速ＭＰＵのための主記憶として相補
クロック信号に同期して動作するダブルデータレート同
期型半導体記憶装置（ＤＤＲ・ＳＤＲＡＭ）が提案され
ている。

【０００４】ＤＤＲ・ＳＤＲＡＭでは高速アクセスを可
能とするため、相補のシステムクロック信号ｅｘｔ．Ｃ
ＬＫ，ｅｘｔ．／ＣＬＫに同期して、連続して複数の連
続ビット（１つのデータ入出力端子について）に高速に
アクセスする仕様が提案されている。

【０００５】このような半導体記憶装置における書込動
作について図１３を用いて説明する。図１３を参照し
て、ロウアドレスストローブ信号／ＲＡＳが外部クロッ
ク信号ｅｘｔ．ＣＬＫの立上がりエッジにおいて活性状
態のＬレベルになると、アドレス信号Ａｄｄが行アドレ
ス信号Ｘｂとして取込まれる。

【０００６】次に、コラムアドレスストローブ信号／Ｃ
ＡＳおよびライトイネーブル信号／ＷＥが外部クロック
信号ｅｘｔ．ＣＬＫの立上がりエッジにおいて活性状態
のＬレベルになると、アドレス信号Ａｄｄが列アドレス
信号Ｙｂとして取込まれるとともに、そのときに与えら
れたデータｄ０が最初の書込データとして取込まれる。

【０００７】ロウアドレスストローブ信号／ＲＡＳおよ
びコラムアドレスストローブ信号／ＣＡＳの立下りに応
答して、ＳＤＲＡＭ内で行および列の選択動作が実行さ
れる。データストローブ信号ＤＱＳに同期して、順次入
力データｄ１、…、ｄ３が取込まれ、順次メモリセルに
入力データが書込まれる。

【０００８】従来のＤＲＡＭにおけるロウアドレススト
ローブ信号／ＲＡＳとコラムアドレスストローブ信号／
ＣＡＳという外部制御信号に同期してアドレス信号およ
びデータを取込んで動作させる方式と異なり、ＤＤＲ・
ＳＤＲＡＭでは外部から与えられる外部クロック信号ｅ
ｘｔ．ＣＬＫの立上がりでロウアドレスストローブ信号
／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ア
ドレス信号等を取込み、入力データはデータストローブ
信号ＤＱＳに同期して取込む。

【０００９】

【発明が解決しようとする課題】ところで、ＤＤＲ・Ｓ
ＤＲＡＭにおいてさらに、書込コマンド入力時に書込デ
ータのビット数を指定する仕様が提案されている。

【００１０】このようなＤＤＲ・ＳＤＲＡＭでは、図１
４に示すように、書込コマンドＷＲＩＴＥの入力時に、
ＷＢＬアドレスＷＢＬＡＤＤ（ＷＢＬ：Write Burst Le
ngth）が指定される。ＷＢＬアドレスＷＢＬＡＤＤの指
定により、連続して書込むデータのビット数（バースト
長）が可変になる。図１４では、ＷＢＬアドレスＷＢＬ
＝４に対して、データｄ０〜ｄ３が、ＷＢＬアドレスＷ
ＢＬ＝２に対して、データｄ０〜ｄ１が、書込データと
して順次取込まれる。

【００１１】このような動作を行うＤＤＲ・ＳＤＲＡＭ
の主要部の構成を図１５に示す。図１５に示される半導
体記憶装置は、フリップフロップ回路１０１，１０２，
１０３、コマンド判定回路１０４、および書込動作制御
回路１０６を含む。

【００１２】フリップフロップ回路１０１は、内部クロ
ック信号ＣＬＫに応じてＷＢＬアドレス信号ＷＢＬＡＤ
Ｄをラッチし、出力する。フリップフロップ回路１０２
は、内部クロック信号ＣＬＫに応じてコマンド信号ＣＭ
Ｄをラッチし、出力する。コマンド判定回路１０４は、
フリップフロップ回路１０２の出力を判定して、書込コ
マンドＷＲＩＴＥに対応するコマンド信号Ｗｒｉｔｅを
活性／非活性状態にする。フリップフロップ回路１０３
は、コマンド信号Ｗｒｉｔｅに応じてフリップフロップ
回路１０１の出力をラッチし、出力する。書込動作制御
回路１０６は、コマンド信号Ｗｒｉｔｅに基づき書込動
作を制御する。

【００１３】コマンド信号Ｗｒｉｔｅが活性状態になる
と、フリップフロップ回路１０３の出力するアドレスに
より指定されるメモリセルに対してデータが書込まれ
る。

【００１４】しかしながら、このような構成によると、
書込データのビット数を書込コマンド毎に入力しなけれ
ばならず、処理に手間がかかる。また、ＷＢＬアドレス
ＷＢＬＡＤＤを毎回入力し、変化させる必要があるた
め、システム全体の消費電力が増大することになる。

【００１５】そこで、本発明はかかる問題を解決するた
めになされたものであり、その目的は、使い勝手がよく
低消費電力の半導体記憶装置を提供することにある。

【００１６】

【課題を解決するための手段】この発明のある局面によ
る半導体記憶装置は、行列方向に配置される複数のメモ
リセルを含むメモリセルアレイと、メモリセルアレイに
データを書込むための制御部とを備え、制御部は、入力
されるコマンドを判定する判定回路と、判定回路による
判定結果に応じて、入力されるバースト長または前回の
書込動作時に入力したバースト長のいずれかに基づき書
込動作を実行する回路とを含む。

【００１７】好ましくは、当該回路は、判定結果に応じ
て入力されるバースト長をラッチするラッチ回路を含
む。特に、外部クロック信号に同期した内部クロック信
号を発生するクロック発生回路をさらに備え、制御部
は、内部クロック信号に同期して動作する。

【００１８】この発明のさらなる局面による半導体記憶
装置は、行列方向に配置される複数のメモリセルを含む
メモリセルアレイと、メモリセルアレイにデータを書込
むための制御部と、外部信号に応じて内部動作を設定す
る値を出力するモードレジスタとを備え、制御部は、入
力されるコマンドを判定する判定回路と、判定回路によ
り書込コマンドが入力されたと判定されたとき、モード
ジスタの値に応じて、入力されるバースト長または前回
の書込動作時に入力したバースト長のいずれかに基づき
書込動作を実行する回路とを含む。

【００１９】好ましくは、当該回路は、書込コマンドが
入力されたとき、モードレジスタの値に応じて前記入力
されるバースト長をラッチするラッチ回路を含む。

【００２０】特に、外部クロック信号に同期した内部ク
ロック信号を発生するクロック発生回路をさらに備え、
制御部は、内部クロック信号に同期して動作する。

【００２１】この発明のさらなる局面による半導体記憶
装置は、行列方向に配置される複数のメモリセルを含む
メモリセルアレイと、メモリセルアレイにデータを書込
むための制御部とを備え、制御部は、入力されるコマン
ドを判定する第１判定回路と、入力されるバースト長を
判定する第２判定回路と、第１判定回路により書込コマ
ンドが入力されたと判定されたとき、第２判定回路の値
に応じて、入力されるバースト長または前回の書込動作
時に入力したバースト長のいずれかに基づき書込動作を
実行する回路とを含む。

【００２２】好ましくは、当該回路は、書込コマンドが
入力されたとき、第２判定回路の値に応じて入力される
バースト長をラッチするラッチ回路を含む。

【００２３】特に、外部クロック信号に同期した内部ク
ロック信号を発生するクロック発生回路をさらに備え、
制御部は、内部クロック信号に同期して動作する。

【００２４】この発明のさらなる局面による半導体記憶
装置は、行列方向に配置される複数のメモリセルを含む
メモリセルアレイと、メモリセルアレイにデータを書込
むための制御部とを備え、制御部は、入力されるコマン
ドを判定する判定回路と、判定回路の判定結果に応じ
て、バースト長を固定して書込動作を実行する回路とを
含む。

【００２５】好ましくは、外部クロック信号に同期した
内部クロック信号を発生するクロック発生回路をさらに
備え、制御部は、内部クロック信号に同期して動作す
る。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態による
半導体記憶装置について、図を用いて説明する。図中、
同一部分または相当部分には同一記号を付し、その説明
を省略する。

【００２７】［第１の実施の形態］第１の実施の形態に
よる半導体記憶装置について説明する。第１の実施の形
態では、書込コマンドを、ＷＢＬアドレスの入力を伴う
書込コマンド（WRITEw／WBL）と入力を伴わない書込コ
マンド（WRITEw／oWBL）との２種類に分ける。

【００２８】第１の実施の形態による半導体記憶装置
は、図１に示すように、フリップフロップ回路１，２，
３、コマンド判定回路４Ａ、ＯＲ回路５、および書込動
作制御回路６を含む。

【００２９】フリップフロップ回路１は、内部クロック
信号ＣＬＫに応じてＷＢＬアドレス信号ＷＢＬＡＤＤを
ラッチし、出力する。

【００３０】フリップフロップ回路２は、内部クロック
信号ＣＬＫに応じてコマンド信号ＣＭＤをラッチし、出
力する。

【００３１】コマンド判定回路４Ａは、フリップフロッ
プ回路２の出力を判定して、書込コマンドWRITEw／oWBL
に対応するコマンド信号Writew／oWBLおよび書込コマン
ドWRITEw／WBLに対応するコマンド信号Writew／WBLを活
性状態または非活性状態にする。

【００３２】フリップフロップ回路３は、コマンド信号
Writew／WBLに応じてフリップフロップ回路１の出力を
ラッチし、出力する。

【００３３】ＯＲ回路５は、コマンド信号Writew／oWBL
およびWritew／WBLの論理和を出力する。

【００３４】書込動作制御回路６は、ＯＲ回路５の出力
に基づきメモリセルアレイ部５０への書込動作を制御す
る。

【００３５】コマンド判定回路４Ａの出力する２種類の
コマンド信号Writew／oWBL，Writew／WBLのうちの一方
が活性化されると書込動作制御回路６が動作する。

【００３６】コマンド信号Writew／oWBLまたはWritew／
WBLが活性状態になると、フリップフロップ回路３の出
力するアドレスにより指定されるメモリセルアレイ部５
０のメモリセルＭに対してデータが書込まれる。

【００３７】入力されるＷＢＬアドレスＷＢＬＡＤＤ
は、コマンド信号Writew／WBLが活性化されたときのみ
フリップフロップ回路３に取込まれる。したがって、コ
マンド信号Writew／WBLが活性化されたときには、入力
されるＷＢＬアドレスＷＢＬＡＤＤに従って書込動作が
実行される。コマンド信号Writew／oWBLが活性化された
ときには、前回の書込動作時にフリップフロップ回路３
ラッチされたＷＢＬアドレスに従って書込動作が実行さ
れる。

【００３８】第１の実施の形態による半導体記憶装置１
０００の全体構成の概要を、図２を用いて説明する。半
導体記憶装置１０００は、ダブルデータレートの同期型
半導体記憶装置である。

【００３９】半導体記憶装置１０００は、システムクロ
ック信号である相補な外部クロック信号ｅｘｔ．ＣＬＫ
およびｅｘｔ．／ＣＬＫを受ける端子Ｐ１,Ｐ２、チッ
プへの入力を可能とするチップイネーブル信号ＣＫＥを
受ける端子Ｐ３、コマンドの入力を識別するチップ選択
信号／ＣＳを受ける端子Ｐ４、ロウ系のコマンドが入力
されたことを示すロウアドレスストローブ信号／ＲＡＳ
を受ける端子Ｐ５、コラム系のコマンドが入力されたこ
とを示すコラムアドレスストローブ信号／ＣＡＳを受け
る端子Ｐ６、ライトイネーブル信号ＷＥを受ける端子Ｐ
７、書込・読出動作時のデータのタイミングを識別する
データストローブ信号ＤＱＳを入出力する端子Ｐ９、Ｗ
ＢＬアドレスＷＢＬＡＤＤが入力される端子Ｐ１０、ア
ドレス信号Ａｄｄ（Ａ０−Ａ１１）が入力される端子群
Ｐ１１、バンクアドレスＢＡ０、ＢＡ１、…を受ける端
子群Ｐ１２、およびデータ入出力信号ＤＱ０〜ＤＱ７が
入出力される端子群Ｐ１３を含む。

【００４０】半導体記憶装置１０００はさらに、入力さ
れるコマンドを認識するモードデコーダ２０、動作モー
ドを保持するモードレジスタ２１、アドレス信号を取込
むアドレスラッチ２２、バンクアドレス信号を取込むバ
ンクアドレスラッチ２３、バースト動作時に連続したコ
ラムアドレスを発生するバーストアドレスカウンタ２
４、外部クロック信号ｅｘｔ．ＣＬＫおよびｅｘｔ．／
ＣＬＫを受けて内部クロック信号ＣＬＫを出力する内部
クロック発生回路２５、データ入出力端子とデータ入出
力線ＩＯとの間でデータレートの変換しデータの授受を
行うためのデータ変換部２６、バンクアドレスをデコー
ドするバンクアドレスデコーダ２７、およびメモリセル
アレイ部５０を含む。

【００４１】モードデコーダ２０には、チップイネーブ
ル信号ＣＫＥに応じて、外部制御信号／ＲＡＳ、／ＣＡ
Ｓ，／ＷＥ、／ＣＳ等が入力される。

【００４２】モードデコーダ２０には、上記したフリッ
プフロップ回路２およびコマンド判定回路４Ａが含まれ
る。

【００４３】アドレスラッチ２２には、上記したフリッ
プフロップ回路１および３が含まれる。アドレスラッチ
２２は、バースト動作時、入力されるＷＢＬアドレスま
たはすでにラッチしたＷＢＬアドレスに基づき連続した
コラムアドレスを発生する。

【００４４】メモリセルアレイ部５０は、複数のバンク
Ｂ０、Ｂ１、…を含む。バンクは、行列上に配置される
複数のメモリセルと、行に対応して配置される複数のワ
ード線と、列に対応して配置されるビット線とを含む。
各バンクに対して、バンクアドレスが指定するバンクに
おける行を選択するためのロウデコーダ２８、列を選択
するコラムデコーダ２９およびデータ入出力線ＩＯとメ
モリセルとの間でデータの授受を行うためのＩＯ制御部
３０とが配置される。

【００４５】第１の実施の形態による半導体記憶装置の
動作について、図３を用いて説明する。基本的には、外
部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジで外部
からの制御信号（ロウアドレスストローブ信号／ＲＡ
Ｓ、コラムアドレスストローブ信号／ＣＡＳ、アドレス
信号Ａｄｄ等）が取込まれる。アドレス信号Ａｄｄは、
行アドレス信号Ｘと列アドレス信号Ｙとが時分割的に多
重化されている。外部クロック信号に同期して外部から
の信号およびデータを取込む同期動作を実行することに
より、アドレス信号のスキュー（タイミングのずれ）に
よるデータの入出力時間に対するマージンを確保する必
要がない。このため、サイクルタイムを短縮化すること
ができる。

【００４６】図３を参照して、まず、コマンド信号ＣＭ
Ｄが行選択を指定するコマンドＡＣＴ（／ＲＡＳがＬレ
ベル）になると、アドレス信号Ａｄｄが行アドレス信号
Ｘａとして取込まれる。

【００４７】次に、書込コマンドWRITEw／WBLを指定す
るコマンド信号ＣＭＤが入力されると、アドレス信号Ａ
ｄｄが列アドレス信号Ｙｂとして取込まれるとともに、
ＷＢＬアドレスＷＢＬＡＤＤがフリップフロップ回路３
に取込まれる（ＷＢＬＡＤＤ＝４）。入力データｄ０が
最初に取込まれる。さらに、データストローブ信号ＤＱ
Ｓに同期して、順次入力データｄ１、…、ｄ３が取込ま
れる。そして、順次、メモリセルに入力データが書込ま
れる。

【００４８】書込コマンドWRITEw／oWBLを指定するコマ
ンド信号ＣＭＤが入力されると、アドレス信号Ａｄｄが
列アドレス信号Ｙｂとして取込まれるとともに、入力デ
ータｄ０が最初に取込まれる。この際、フリップフロッ
プ回路３は、新たなＷＢＬアドレスＷＢＬＡＤＤを取込
まない。したがって、前回ラッチしたＷＢＬアドレスＷ
ＢＬＡＤＤが使用されることになる。データストローブ
信号ＤＱＳに同期して、順次入力データｄ１、…、ｄ３
が取込まれ、順次メモリセルに入力データが書込まれ
る。

【００４９】読出動作時には、図４に示すように、ロウ
アドレスストローブ信号／ＲＡＳがＬレベルに立下がり
行アドレス信号Ｘａが取込まれてから、２クロック後に
アドレス信号Ａｄｄが列アドレス信号Ｙｂとして取込ま
れる。また、ロウアドレスストローブ信号／ＲＡＳがＬ
レベルに立下がってから所定クロック期間（３．５クロ
ックサイクル）が経過した後、最初のデータｑ０が出力
される。それ以降外部クロック信号ｅｘｔ．ＣＬＫとｅ
ｘｔ．／ＣＬＫとのクロスポイントに応答してデータｑ
１〜ｑ３が出力される。データ転送を高速可能にするた
めデータストローブ信号ＤＱＳも出力データと同位相で
図示しないシステム側に出力される。

【００５０】なお、メモリセルへの再書込み（プリチャ
ージ）は、外部クロック信号ｅｘｔ．ＣＬＫの立上がり
エッジにおいてロウアドレスストローブ信号／ＲＡＳお
よびライトイネーブル信号／ＷＥがＬレベルになると実
行される。

【００５１】このように、第１の実施の形態による半導
体記憶装置では、２種類の書込コマンド（ＷＢＬアドレ
スの入力を伴う書込とＷＢＬアドレスの入力を伴わない
書込と）を備える。

【００５２】ＷＢＬアドレスの入力を伴わない書込で
は、前回入力されたＷＢＬアドレスに従い内部書込動作
を制御する。ＷＢＬアドレスを入力する必要がないの
で、ＷＢＬアドレスをシステム側が制御する必要がな
い。したがって使い勝手がよくなる。また、ＷＢＬアド
レスを動作する必要が無いため消費電力が低減する。

【００５３】［第２の実施の形態］第２の実施の形態に
よる半導体記憶装置について説明する。第２の実施の形
態による半導体記憶装置は、モードレジスタによりＷＢ
Ｌアドレスを使用するか否かを切替える。

【００５４】第２の実施の形態による半導体記憶装置
は、図５に示すように、フリップフロップ回路１，２，
３、コマンド判定回路４Ｂ、書込動作制御回路６、モー
ドレジスタ２１およびＡＮＤ回路８を含む。

【００５５】モードレジスタ２１は、図６に示すよう
に、外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジ
時にチップ選択信号／ＣＳ、コラムアドレスストローブ
信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳお
よびライトイネーブル信号／ＷＥがＬレベルの場合、入
力されるアドレス信号Ａｄｄ（Ａ０〜Ａ１１）に従い内
部レジスタ値Ｖを変える。

【００５６】図５を参照して、コマンド判定回路４Ｂ
は、フリップフロップ回路２の出力を判定して、書込コ
マンドＷＲＩＴＥに対応するコマンド信号Ｗｒｉｔｅを
出力する。フリップフロップ回路２およびコマンド判定
回路４Ｂは、上記したモードデコーダ２０に含まれる。

【００５７】ＡＮＤ回路８は、モードレジスタ２１の出
力する内部レジスタ値Ｖとコマンド信号Ｗｒｉｔｅとを
受け、論理積を出力する。

【００５８】フリップフロップ回路３は、ＡＮＤ回路８
の出力に応じてフリップフロップ回路１の出力をラッチ
し、出力する。

【００５９】書込動作制御回路６は、フリップフロップ
回路３の出力するアドレスに対して、コマンド判定回路
４Ｂの出力するコマンド信号Ｗｒｉｔｅに従い書込動作
を制御する。

【００６０】コマンド信号Ｗｒｉｔｅが活性化すると、
取込まれるロウアドレスおよびコラムアドレスに従い、
対応するメモリセルへのデータの書込みが実行される。

【００６１】コマンド信号Ｗｒｉｔｅが活性化し、かつ
モードレジスタ２１の内部レジスタ値Ｖが第１値（Ｈレ
ベル）になると、フリップフロップ回路１でラッチした
ＷＢＬアドレスＷＢＬＡＤＤがフリップフロップ回路３
に取込まれ、当該ＷＢＬアドレスＷＢＬＡＤＤに従って
書込動作が実行される。

【００６２】モードレジスタ２１の内部レジスタ値Ｖが
第２値（Ｌレベル）になると、フリップフロップ回路３
はＷＢＬアドレスＷＢＬＡＤＤを取込まない。したがっ
て、それ以前にラッチされたアドレスに従って書込動作
が実行される。

【００６３】そして、コマンド信号Ｗｒｉｔｅが非活性
の場合には、書込動作制御回路６は非活性状態になる。

【００６４】このように、第２の実施の形態による半導
体記憶装置では、モードレジスタ２１の信号Ｖに応じ
て、入力されるＷＢＬアドレスＷＢＬＡＤＤをラッチす
るか否かを変更する。このようにすることで、モードレ
ジスタによりＷＢＬアドレスを使用するか否かを切替え
ることができる。

【００６５】［第３の実施の形態］第３の実施の形態に
よる半導体記憶装置について説明する。第３の実施の形
態による半導体記憶装置は、図７に示すように、フリッ
プフロップ回路１，２，３、コマンド判定回路４Ｂ、書
込動作制御回路６、ＡＮＤ回路６およびアドレス判定回
路９を含む。

【００６６】アドレス判定回路９は、フリップフロップ
回路１の出力するアドレスを判定する。アドレス判定回
路９は、フリップフロップ回路１でラッチしたアドレス
が第１値であると判定するとＨレベルの信号を、それ以
外はＬレベルの信号を出力する。

【００６７】ＡＮＤ回路８は、アドレス判定回路９の出
力とコマンド判定回路４Ｂの出力するコマンド信号Ｗｒ
ｉｔｅとの論理積をとる。

【００６８】フリップフロップ回路３は、ＡＮＤ回路８
の出力に応じてフリップフロップ回路１の出力するアド
レスをラッチする。

【００６９】書込動作制御回路６は、フリップフロップ
回路３の出力するアドレスに対して、コマンド判定回路
４Ｂの出力するコマンド信号Ｗｒｉｔｅに従い書込動作
を制御する。

【００７０】コマンド信号Ｗｒｉｔｅが活性化し、かつ
アドレス判定回路９からＨレベルの信号が出力される
と、フリップフロップ回路１でラッチしたＷＢＬアドレ
スＷＢＬＡＤＤがフリップフロップ回路３にラッチさ
れ、当該ＷＢＬアドレスＷＢＬＡＤＤに従って書込動作
が実行される。

【００７１】アドレス判定回路９からＬレベルの信号が
出力されると、フリップフロップ回路３はＷＢＬアドレ
スＷＢＬＡＤＤを取込まない。したがって、それ以前に
ラッチされたアドレスに従って書込動作が実行される。

【００７２】そして、コマンド信号Ｗｒｉｔｅが非活性
の場合には、書込動作制御回路６は非活性状態になる。

【００７３】第３の実施の形態による半導体記憶装置の
書込動作の一例を、図８および図９を用いて説明する。
ＷＢＬアドレスＷＢＬＡＤＤが“３”で、アドレス判定
回路９がＬレベルの信号を出力するものとする。

【００７４】図８を参照して、コマンド信号ＣＭＤが行
選択を指定するコマンドＡＣＴになると、アドレス信号
Ａｄｄが行アドレス信号Ｘａとして取込まれる。

【００７５】次に、書込コマンドＷＲＩＴＥを指定する
コマンド信号ＣＭＤが入力されると、アドレス信号Ａｄ
ｄが列アドレス信号Ｙｂとして取込まれるとともに、Ｗ
ＢＬアドレスＷＢＬＡＤＤがフリップフロップ回路３に
取込まれる（ＷＢＬＡＤＤ＝４）。順次取込まれる入力
データｄ０〜ｄ３が、メモリセルに書込まれる。

【００７６】次に、書込コマンドＷＲＩＴＥを指定する
コマンド信号ＣＭＤが入力されると、アドレス信号Ａｄ
ｄが列アドレス信号Ｙｂとして取込まれるとともに、Ｗ
ＢＬアドレスＷＢＬＡＤＤがフリップフロップ回路１に
取込まれる。ＷＢＬアドレスＷＢＬＡＤＤが３であるた
め、前回の書込動作と同様に、順次取込まれる入力デー
タｄ０〜ｄ３が、メモリセルに書込まれる。

【００７７】同様に、図９を参照して、コマンド信号Ｃ
ＭＤが行選択を指定するコマンドＡＣＴになると、アド
レス信号Ａｄｄが行アドレス信号Ｘａとして取込まれ
る。

【００７８】次に、書込コマンドＷＲＩＴＥを指定する
コマンド信号ＣＭＤが入力されると、アドレス信号Ａｄ
ｄが列アドレス信号Ｙｂとして取込まれるとともに、Ｗ
ＢＬアドレスＷＢＬＡＤＤがフリップフロップ回路１に
取込まれる（ＷＢＬＡＤＤ＝２）。順次取込まれる入力
データｄ０，ｄ１が、メモリセルに書込まれる。

【００７９】次に、書込コマンドＷＲＩＴＥを指定する
コマンド信号ＣＭＤが入力されると、アドレス信号Ａｄ
ｄが列アドレス信号Ｙｂとして取込まれるとともに、Ｗ
ＢＬアドレスＷＢＬＡＤＤがフリップフロップ回路１に
取込まれる。ＷＢＬアドレスＷＢＬＡＤＤが“３”であ
るため、前回の書込動作と同様に、順次取込まれる入力
データ入力データｄ０，ｄ１が、メモリセルに書込まれ
る。

【００８０】このように、第３の実施の形態による半導
体記憶装置では、入力されるＷＢＬアドレスＷＢＬＡＤ
Ｄを判定して、ＷＢＬアドレスＷＢＬＡＤＤを新たに取
込むか否かを判定する。このようにすることで、アドレ
ス判定回路９によりＷＢＬアドレスを取込むか否かを切
替えることができる。

【００８１】［第４の実施の形態］第４の実施の形態に
よる半導体記憶装置について説明する。第４の実施の形
態による半導体記憶装置は、図１０に示すように、フリ
ップフロップ回路１，２，３、コマンド判定回路４Ｃ、
書込動作制御回路６、ＡＮＤ回路８、ＮＯＲ回路１１，
１２、およびＯＲ回路１３を含む。

【００８２】コマンド判定回路４Ｃは、フリップフロッ
プ回路２の出力を判定して、コマンド信号を出力する。
第１の書込コマンド（後述するＷＲＩＴＥ０，ＷＲＩＴ
Ｅ１）に対応するコマンド信号はノードａに、第１の書
込コマンドの入力後に入力される第２の書込コマンド
（後述するＷＲＩＴＥ）に対応するコマンド信号は、ノ
ードｂに出力される。

【００８３】ＮＯＲ回路１１，１２は、ＲＳ型フリップ
フロップ回路１４を構成する。ＮＯＲ回路１１は、ノー
ドａの書込コマンド信号とＮＯＲ回路１２の出力とを受
け、ＮＯＲ回路１２は、ノードｂの書込コマンド信号と
ＮＯＲ回路１１の出力とを受ける。

【００８４】ＡＮＤ回路８は、フリップフロップ回路１
４の出力とＯＲ回路１３の出力とを受け、論理積を算出
する。

【００８５】フリップフロップ回路３は、ＡＮＤ回路８
の出力に応じてフリップフロップ回路１の出力するアド
レスを取込む。

【００８６】ＯＲ回路１３は、ノードａ，ｂのコマンド
信号を受け、論理和を算出する。書込動作制御回路６
は、フリップフロップ回路３の出力するアドレスに対し
て、ＯＲ回路１３の出力する書込コマンド信号に従い書
込動作を制御する。

【００８７】第１の書込コマンドが書込コマンドＷＲＩ
ＴＥ０であれば、ノードａがＬレベルになる。フリップ
フロップ回路１４がリセットされる。フリップフロップ
回路３はＷＢＬアドレスＷＢＬＡＤＤを取込まない。

【００８８】第１の書込コマンドが書込コマンドＷＲＩ
ＴＥ１であれば、ノードａがＨレベル）になる。したが
って、フリップフロップ回路１４がＨレベルの信号を出
力する。第２の書込コマンドが入力された時点で、フリ
ップフロップ回路３にフリップフロップ回路１のＷＢＬ
アドレスＷＢＬＡＤＤが取込まれる。

【００８９】そして、書込コマンド信号が非活性の場合
（ＯＲ回路１３の出力がＬレベル）には、書込動作制御
回路６は非活性状態になる。

【００９０】第４の実施の形態による半導体記憶装置の
書込動作の一例を、図１１および図１２を用いて説明す
る。

【００９１】図１１を参照して、コマンド信号ＣＭＤが
行選択を指定するコマンドＡＣＴになると、アドレス信
号Ａｄｄが行アドレス信号Ｘａとして取込まれる。

【００９２】次に、書込コマンドＷＲＩＴＥ０を指定す
るコマンド信号ＣＭＤが入力されると、アドレス信号Ａ
ｄｄが列アドレス信号Ｙｂとして取込まれるとともに、
ＷＢＬアドレスＷＢＬＡＤＤがフリップフロップ回路３
に取込まれる（ＷＢＬＡＤＤ＝４）。順次取込まれる入
力データｄ０〜ｄ３が、メモリセルに書込まれる。

【００９３】次に、書込コマンドＷＲＩＴＥを指定する
コマンド信号ＣＭＤが入力されると、アドレス信号Ａｄ
ｄが列アドレス信号Ｙｂとして取込まれる。第２番目の
書込コマンドが入力されたので、新たなＷＢＬアドレス
ＷＢＬＡＤＤは取込まれない。前回の書込動作と同様
に、順次取込まれる入力データｄ０〜ｄ３が、メモリセ
ルに書込まれる。

【００９４】図１２を参照して、コマンド信号ＣＭＤが
行選択を指定するコマンドＡＣＴになると、アドレス信
号Ａｄｄが行アドレス信号Ｘａとして取込まれる。

【００９５】次に、書込コマンドＷＲＩＴＥ１を指定す
るコマンド信号ＣＭＤが入力されると、アドレス信号Ａ
ｄｄが列アドレス信号Ｙｂとして取込まれるとともに、
ＷＢＬアドレスＷＢＬＡＤＤがフリップフロップ回路３
に取込まれる（ＷＢＬＡＤＤ＝４）。順次取込まれる入
力データｄ０〜ｄ３が、メモリセルに書込まれる。

【００９６】次に、書込コマンドＷＲＩＴＥを指定する
コマンド信号ＣＭＤが入力されると、アドレス信号Ａｄ
ｄが列アドレス信号Ｙｂとして取込まれる。ＷＢＬアド
レスＷＢＬＡＤＤがフリップフロップ回路３に取込まれ
る（ＷＢＬＡＤＤ＝４）。順次取込まれる入力データｄ
０〜ｄ３が、メモリセルに書込まれる。

【００９７】第１の実施の形態では書込コマンド入力時
にＷＢＬアドレスを取込むか否かを分けたが、第４の実
施の形態では、書込コマンドが入力された後に入力され
る書込コマンドによりＷＢＬアドレスを取込むか否かを
判定する。このような構成によっても、バースト長の入
力を制御することができる。

【００９８】特にコマンドＷＲＩＴＥ０入力後のコマン
ドＷＲＩＴＥ入力時にはＷＢＬアドレスが不定になる。
したがって、コマンドＷＲＩＴＥ入力時にＷＢＬアドレ
スを動作させる必要がないため、システムの動作電流が
低減する。

【００９９】なお、今回開示された実施の形態はすべて
の点で例示であって、制限的なものではないと考えられ
るべきである。本発明の範囲は上記した実施の形態の説
明ではなくて特許請求の範囲によって示され、特許請求
の範囲と均等の意味および範囲内でのすべての変更が含
まれることが意図される。

【０１００】

【発明の効果】この発明に係る半導体記憶装置によれ
ば、書込動作時にビット数を指定することができる半導
体記憶装置において、バースト長を内部で設定すること
ができるため、書込データのビット数を書込コマンド毎
に入力する必要がない。したがって、ユーザにとって使
い勝手良いシステム構成になる。また、ＷＢＬアドレス
ＷＢＬＡＤＤを毎回入力し、変化させる必要がないた
め、システム全体の消費電力を低減させることができ
る。

【０１０１】特に、この発明による半導体記憶装置によ
れば、コマンドに応じて前回入力したバースト長をその
まま使用することができる。

【０１０２】また、この発明による半導体記憶装置によ
れば、モードレジスタ値に応じて前回入力したバースト
長をそのまま使用することができる。

【０１０３】また、この発明による半導体記憶装置によ
れば、入力されるアドレス値に応じて前回入力したバー
スト長をそのまま使用することができる。

【０１０４】また、この発明による半導体記憶装置によ
れば、コマンドに応じて、バースト長を固定することが
できる。

【図面の簡単な説明】

【図１】 第１の実施の形態による半導体記憶装置の主
要部の概要を示す図である。

【図２】 第１の実施の形態による半導体記憶装置の全
体構成の概要を示す図である。

【図３】 第１の実施の形態による半導体記憶装置の書
込動作を説明するためのタイミングチャートである。

【図４】 第１の実施の形態による半導体記憶装置の読
出動作を説明するためのタイミングチャートである。

【図５】 第２の実施の形態による半導体記憶装置の主
要部の概要を示す図である。

【図６】 第２の実施の形態によるモードレジスタ２１
の動作を説明するためのタイミングチャートである。

【図７】 第３の実施の形態による半導体記憶装置の主
要部の概要を示す図である。

【図８】 第３の実施の形態による半導体記憶装置の書
込動作を説明するためのタイミングチャートである。

【図９】 第３の実施の形態による半導体記憶装置の書
込動作を説明するためのタイミングチャートである。

【図１０】 第４の実施の形態による半導体記憶装置の
主要部の概要を示す図である。

【図１１】 第４の実施の形態による半導体記憶装置の
書込動作を説明するためのタイミングチャートである。

【図１２】 第４の実施の形態による半導体記憶装置の
書込動作を説明するためのタイミングチャートである。

【図１３】 従来の半導体記憶装置の書込動作を説明す
るためのタイミングチャートである。

【図１４】 従来の半導体記憶装置の書込動作を説明す
るためのタイミングチャートである。

【図１５】 従来の半導体記憶装置の主要部の概要を示
す図である。

【符号の説明】

１，２，３ フリップフロップ回路、４Ａ，４Ｂ，４Ｃ
コマンド判定回路、５，１３ ＯＲ回路、６ 書込動
作制御回路、８ ＡＮＤ回路、９ アドレス判定回路、
１１，１２ ＮＯＲ回路、２０ モードデコーダ、２１
モードレジスタ、２２ アドレスラッチ、２３ バン
クアドレスラッチ、２４ バーストアドレスカウンタ、
２５ 内部クロック発生回路、２６ データ変換部、２
７ バンクアドレスデコーダ、２８ ロウデコーダ、２
９ コラムデコーダ、３０ 制御部、１０００ 半導体
記憶装置。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 行列方向に配置される複数のメモリセル
   を含むメモリセルアレイと、 前記メモリセルアレイにデータを書込むための制御部と
   を備え、 前記制御部は、 入力されるコマンドを判定する判定回路と、 前記判定回路による判定結果に応じて、入力されるバー
   スト長または前回の書込動作時に入力したバースト長の
   いずれかに基づき書込動作を実行する回路とを含む半導
   体記憶装置。
2. 【請求項２】 前記回路は、 前記判定結果に応じて前記入力されるバースト長をラッ
   チするラッチ回路を含む、請求項１に記載の半導体記憶
   装置。
3. 【請求項３】 外部クロック信号に同期した内部クロッ
   ク信号を発生するクロック発生回路をさらに備え、 前記制御部は、前記内部クロック信号に同期して動作す
   る、請求項１または２のいずれかに記載の半導体記憶装
   置。
4. 【請求項４】 行列方向に配置される複数のメモリセル
   を含むメモリセルアレイと、 前記メモリセルアレイにデータを書込むための制御部
   と、 外部信号に応じて内部動作を設定する値を出力するモー
   ドレジスタとを備え、 前記制御部は、 入力されるコマンドを判定する判定回路と、 前記判定回路により書込コマンドが入力されたと判定さ
   れたとき、前記モードジスタの値に応じて、入力される
   バースト長または前回の書込動作時に入力したバースト
   長のいずれかに基づき書込動作を実行する回路とを含
   む、半導体記憶装置。
5. 【請求項５】 前記回路は、 前記書込コマンドが入力されたとき、前記モードレジス
   タの値に応じて前記入力されるバースト長をラッチする
   ラッチ回路を含む、請求項４に記載の半導体記憶装置。
6. 【請求項６】 外部クロック信号に同期した内部クロッ
   ク信号を発生するクロック発生回路をさらに備え、 前記制御部は、前記内部クロック信号に同期して動作す
   る、請求項４または５のいずれかに記載の半導体記憶装
   置。
7. 【請求項７】 行列方向に配置される複数のメモリセル
   を含むメモリセルアレイと、 前記メモリセルアレイにデータを書込むための制御部と
   を備え、 前記制御部は、 入力されるコマンドを判定する第１判定回路と、 入力されるバースト長を判定する第２判定回路と、 前記第１判定回路により書込コマンドが入力されたと判
   定されたとき、前記第２判定回路の値に応じて、前記入
   力されるバースト長または前回の書込動作時に入力した
   バースト長のいずれかに基づき書込動作を実行する回路
   とを含む、半導体記憶装置。
8. 【請求項８】 前記回路は、 前記書込コマンドが入力されたとき、前記第２判定回路
   の値に応じて前記入力されるバースト長をラッチするラ
   ッチ回路を含む、請求項７に記載の半導体記憶装置。
9. 【請求項９】 外部クロック信号に同期した内部クロッ
   ク信号を発生するクロック発生回路をさらに備え、 前記制御部は、前記内部クロック信号に同期して動作す
   る、請求項７または８のいずれかに記載の半導体記憶装
   置。
10. 【請求項１０】 行列方向に配置される複数のメモリセ
    ルを含むメモリセルアレイと、 前記メモリセルアレイにデータを書込むための制御部と
    を備え、 前記制御部は、 入力されるコマンドを判定する判定回路と、 前記判定回路の判定結果に応じて、バースト長を固定し
    て書込動作を実行する回路とを含む、半導体記憶装置。
11. 【請求項１１】 外部クロック信号に同期した内部クロ
    ック信号を発生するクロック発生回路をさらに備え、 前記制御部は、前記内部クロック信号に同期して動作す
    る、請求項１０に記載の半導体記憶装置。