JPH0991995A - 半導体集積回路及びその試験方法 - Google Patents
半導体集積回路及びその試験方法Info
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- JPH0991995A JPH0991995A JP7247461A JP24746195A JPH0991995A JP H0991995 A JPH0991995 A JP H0991995A JP 7247461 A JP7247461 A JP 7247461A JP 24746195 A JP24746195 A JP 24746195A JP H0991995 A JPH0991995 A JP H0991995A
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Abstract
(57)【要約】
【課題】 半導体集積回路に関し、そのメモリ回路のデ
ータ読出し速度が高くなった場合であっても、複雑なテ
ストパターンや高い精度の試験装置に依存することな
く、メモリ回路のアクセスタイム及び書込みパルス幅を
簡易に測定する。 【解決手段】 データを記憶する複数のメモリセルを備
えたＲＡＭ１０と、ＲＡＭ１０の出力をアドレス入力に
帰還してＲＡＭ１０を発振させる帰還回路１１を備えて
いる。予め、ＲＡＭ１０のアドレス入力に「０，０」を
指定して第１のメモリセルにデータ「１」を書き込み、
かつ、このアドレス入力に「１，１」を指定して第２の
メモリセルにデータ「０」を書き込み、第１及び第２の
メモリセルからデータ「１」及び「０」を交互に読み出
し、このデータ「１」及び「０」をＲＡＭ１０のアドレ
ス入力に帰還することにより、ＲＡＭ１０を発振させ、
この発振周波数からＲＡＭ１０のアクセスタイムを算出
する。
ータ読出し速度が高くなった場合であっても、複雑なテ
ストパターンや高い精度の試験装置に依存することな
く、メモリ回路のアクセスタイム及び書込みパルス幅を
簡易に測定する。 【解決手段】 データを記憶する複数のメモリセルを備
えたＲＡＭ１０と、ＲＡＭ１０の出力をアドレス入力に
帰還してＲＡＭ１０を発振させる帰還回路１１を備えて
いる。予め、ＲＡＭ１０のアドレス入力に「０，０」を
指定して第１のメモリセルにデータ「１」を書き込み、
かつ、このアドレス入力に「１，１」を指定して第２の
メモリセルにデータ「０」を書き込み、第１及び第２の
メモリセルからデータ「１」及び「０」を交互に読み出
し、このデータ「１」及び「０」をＲＡＭ１０のアドレ
ス入力に帰還することにより、ＲＡＭ１０を発振させ、
この発振周波数からＲＡＭ１０のアクセスタイムを算出
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路及
びその試験方法に関するものであり、特に、データが随
時書込み読出し可能なメモリを備えた半導体回路装置及
びそのメモリ回路の試験方法に関するものである。
びその試験方法に関するものであり、特に、データが随
時書込み読出し可能なメモリを備えた半導体回路装置及
びそのメモリ回路の試験方法に関するものである。
【０００２】
【従来の技術】近年、情報処理装置のデータ処理速度の
高速化に伴いメモリ回路のデータ読出し速度の高速化が
要求されている。また、半導体集積回路（以下ＬＳＩと
いう）装置は、ユーザの要求から益々多機能化・高密度
化している。そして、多機能ＬＳＩは、１つの基板に複
雑な論理回路やメモリ回路が組み込まれる傾向にある。
このようなＬＳＩのメモリ回路を試験する場合、複雑な
テストパターンと高性能の試験装置が必要になる。一般
に、メモリ回路を性能評価するためには、アクセスタイ
ム（データ読出し速度）と書込みパルス幅を測定する必
要がある。アクセスタイムは、アドレスをメモリ回路に
指定してからデータが読み出されるまでの時間であり、
書込みパルス幅はライトイネーブル信号のパルス幅であ
る。ライトイネーブル信号は、データの書込み又は読出
し動作を設定する制御信号である。いずれの信号もメモ
リ回路の主要パラメータである。
高速化に伴いメモリ回路のデータ読出し速度の高速化が
要求されている。また、半導体集積回路（以下ＬＳＩと
いう）装置は、ユーザの要求から益々多機能化・高密度
化している。そして、多機能ＬＳＩは、１つの基板に複
雑な論理回路やメモリ回路が組み込まれる傾向にある。
このようなＬＳＩのメモリ回路を試験する場合、複雑な
テストパターンと高性能の試験装置が必要になる。一般
に、メモリ回路を性能評価するためには、アクセスタイ
ム（データ読出し速度）と書込みパルス幅を測定する必
要がある。アクセスタイムは、アドレスをメモリ回路に
指定してからデータが読み出されるまでの時間であり、
書込みパルス幅はライトイネーブル信号のパルス幅であ
る。ライトイネーブル信号は、データの書込み又は読出
し動作を設定する制御信号である。いずれの信号もメモ
リ回路の主要パラメータである。
【０００３】図10（Ａ）〜（Ｃ）は従来例に係るメモリ
回路の試験方法の説明図を示している。図10（Ａ）にお
いて、１はデータが随時書込み読出し可能なメモリ回路
（ＲＡＭマクロ）であり、複数のメモリセルを備えてい
る。２はメモリ回路の性能評価のための試験をするメモ
リテスタである。メモリテスタ２は、メモリ回路１にテ
ストパターンを入力したり、アドレスを指定した時点か
らデータが出力されるまでをサーチするストローブ信号
（ＳＴＲＢ）を発生したり、同様に、アドレスを指定し
た時点からデータが出力されるまでのライトイネーブル
信号のパルス幅を広げる機能を有している。
回路の試験方法の説明図を示している。図10（Ａ）にお
いて、１はデータが随時書込み読出し可能なメモリ回路
（ＲＡＭマクロ）であり、複数のメモリセルを備えてい
る。２はメモリ回路の性能評価のための試験をするメモ
リテスタである。メモリテスタ２は、メモリ回路１にテ
ストパターンを入力したり、アドレスを指定した時点か
らデータが出力されるまでをサーチするストローブ信号
（ＳＴＲＢ）を発生したり、同様に、アドレスを指定し
た時点からデータが出力されるまでのライトイネーブル
信号のパルス幅を広げる機能を有している。
【０００４】また、アドレスＡＤX 、アドレスＡＤY 、
データＤIN、ライトイネーブル信号ＷＥ、チップセレク
ト信号ＣＳ及び電源ＶCCは、メモリテスタ２からメモリ
回路１へ供給し、出力データＤOUT はメモリ回路１から
メモリテスタ２へ出力する。メモリテスタ２とメモリ回
路１は接地線ＧNDで接続する。次に、メモリ回路１のア
クセスタイム（ＴＡＡ）を測定する場合について説明を
する。まず、メモリテスタ２はチップセレクト信号ＣＳ
及びライトイネーブル信号ＷＥをいずれも「Ｌ」（ロ
ー）レベルにし、その後、アドレスＡＤX ＝０、ＡＤY
＝０を指定してデータＤIN＝１をメモリセルに書き込
む。また、メモリテスタ２はアドレスＡＤX ＝１、ＡＤ
Y ＝１を指定してデータＤIN＝０をメモリセルに書き込
む。
データＤIN、ライトイネーブル信号ＷＥ、チップセレク
ト信号ＣＳ及び電源ＶCCは、メモリテスタ２からメモリ
回路１へ供給し、出力データＤOUT はメモリ回路１から
メモリテスタ２へ出力する。メモリテスタ２とメモリ回
路１は接地線ＧNDで接続する。次に、メモリ回路１のア
クセスタイム（ＴＡＡ）を測定する場合について説明を
する。まず、メモリテスタ２はチップセレクト信号ＣＳ
及びライトイネーブル信号ＷＥをいずれも「Ｌ」（ロ
ー）レベルにし、その後、アドレスＡＤX ＝０、ＡＤY
＝０を指定してデータＤIN＝１をメモリセルに書き込
む。また、メモリテスタ２はアドレスＡＤX ＝１、ＡＤ
Y ＝１を指定してデータＤIN＝０をメモリセルに書き込
む。
【０００５】その後、メモリテスタ２はライトイネーブ
ル信号ＷＥを「Ｈ」（ハイ）レベルにしてデータ読出し
状態にし、アドレスＡＤX ＝０、ＡＤY ＝０を指定して
データＤOUT ＝１の出力を期待する。この際に、メモリ
テスタ２内では図10（Ｂ）に示すようにアドレスＡＤX
＝０、ＡＤY ＝０を指定した時刻が記憶される。また、
アドレスＡＤX ＝０、ＡＤY ＝０を指定した時点に、ス
トローブ信号（ＳＴＲＢ）がデータＤOUT ＝１の出力を
検出（サーチ）し始める。このサーチは、データＤOUT
＝１がメモリ回路１の出力端子に到達するまで続けられ
ている。このサーチは、テストパターンを繰り返し発生
することにより実行される。データＤOUT ＝１が得らる
と、データが得られた時刻が記憶される。
ル信号ＷＥを「Ｈ」（ハイ）レベルにしてデータ読出し
状態にし、アドレスＡＤX ＝０、ＡＤY ＝０を指定して
データＤOUT ＝１の出力を期待する。この際に、メモリ
テスタ２内では図10（Ｂ）に示すようにアドレスＡＤX
＝０、ＡＤY ＝０を指定した時刻が記憶される。また、
アドレスＡＤX ＝０、ＡＤY ＝０を指定した時点に、ス
トローブ信号（ＳＴＲＢ）がデータＤOUT ＝１の出力を
検出（サーチ）し始める。このサーチは、データＤOUT
＝１がメモリ回路１の出力端子に到達するまで続けられ
ている。このサーチは、テストパターンを繰り返し発生
することにより実行される。データＤOUT ＝１が得らる
と、データが得られた時刻が記憶される。
【０００６】そして、メモリテスタ２ではデータＤOUT
＝１が得られた時刻からアドレスＡＤX ＝０、ＡＤY ＝
０を指定した時刻を引算することにより、アクセスタイ
ムが算出できる。次に、メモリ回路１へのライトイネー
ブル信号のパルス幅（ＴＷＷ）を測定する場合について
説明をする。まず、メモリテスタ２はチップセレクト信
号ＣＳ及びライトイネーブル信号ＷＥをいずれも「Ｌ」
（ロー）レベルにする。そして、メモリ回路１を初期設
定するために、アドレスＡＤX ＝０、ＡＤY ＝０を指定
してデータＤIN＝０をメモリセルに書き込む。また、メ
モリテスタ２はアドレスＡＤX ＝１、ＡＤY ＝１を指定
してデータＤIN＝１をメモリセルに書き込む。
＝１が得られた時刻からアドレスＡＤX ＝０、ＡＤY ＝
０を指定した時刻を引算することにより、アクセスタイ
ムが算出できる。次に、メモリ回路１へのライトイネー
ブル信号のパルス幅（ＴＷＷ）を測定する場合について
説明をする。まず、メモリテスタ２はチップセレクト信
号ＣＳ及びライトイネーブル信号ＷＥをいずれも「Ｌ」
（ロー）レベルにする。そして、メモリ回路１を初期設
定するために、アドレスＡＤX ＝０、ＡＤY ＝０を指定
してデータＤIN＝０をメモリセルに書き込む。また、メ
モリテスタ２はアドレスＡＤX ＝１、ＡＤY ＝１を指定
してデータＤIN＝１をメモリセルに書き込む。
【０００７】その後、メモリテスタ２はアドレスＡＤX
＝０、ＡＤY ＝０を指定してメモリセルのデータＤIN＝
０を１に書き換え、データＤOUT ＝１の出力を期待す
る。この際に、メモリテスタ２はライトイネーブル信号
ＷＥを「Ｌ」レベルから「Ｈ」レベルにしてデータ読出
し状態にする。そして、メモリテスタ２内では図10
（Ｃ）に示すようにアドレスＡＤX ＝０、ＡＤY ＝０を
指定した時点からデータＤOUT ＝１が出力されるまで、
ライトイネーブル信号ＷＥのパルス幅が徐々に広げられ
ている。
＝０、ＡＤY ＝０を指定してメモリセルのデータＤIN＝
０を１に書き換え、データＤOUT ＝１の出力を期待す
る。この際に、メモリテスタ２はライトイネーブル信号
ＷＥを「Ｌ」レベルから「Ｈ」レベルにしてデータ読出
し状態にする。そして、メモリテスタ２内では図10
（Ｃ）に示すようにアドレスＡＤX ＝０、ＡＤY ＝０を
指定した時点からデータＤOUT ＝１が出力されるまで、
ライトイネーブル信号ＷＥのパルス幅が徐々に広げられ
ている。
【０００８】このパルス幅の拡張はテストパターンを繰
り返し発生することにより実行されている。データＤOU
T ＝１を得たときのパルス幅がライトイネーブル信号の
パルス幅として求められる。
り返し発生することにより実行されている。データＤOU
T ＝１を得たときのパルス幅がライトイネーブル信号の
パルス幅として求められる。
【０００９】
【発明が解決しようとする課題】しかしながら、メモリ
回路のデータ読出しスピードが高くなると、ストローブ
信号によってアクセスタイムをサーチする方法では、サ
ンプルタイミングを短くするために、ストローブ信号の
動作速度をデータ読出しスピードよりも数倍高くする必
要がある。そして、アドレスを指定した時点からデータ
が得られるまでのサーチ精度を高くしなければならな
い。この結果、メモリ回路のデータ読出しスピードが高
くなればなるほど高級なテスタが必要になる。
回路のデータ読出しスピードが高くなると、ストローブ
信号によってアクセスタイムをサーチする方法では、サ
ンプルタイミングを短くするために、ストローブ信号の
動作速度をデータ読出しスピードよりも数倍高くする必
要がある。そして、アドレスを指定した時点からデータ
が得られるまでのサーチ精度を高くしなければならな
い。この結果、メモリ回路のデータ読出しスピードが高
くなればなるほど高級なテスタが必要になる。
【００１０】また、ライトイネーブル信号ＷＥのパルス
幅を測定する場合に、メモリテスタ２は、ライトイネー
ブル信号ＷＥのパルス幅を徐々に広げるためのテストパ
ターンをメモリ回路１の各アドレス毎に発生しなくては
ならない。このパルス幅の拡張は、アドレスを指定した
時点からデータが出力されるまで続けなくてはならない
ため、複雑なテストパターンが必要となる。このため、
パルス幅の精度が高くなるほど、高級なテスタが必要に
なる。
幅を測定する場合に、メモリテスタ２は、ライトイネー
ブル信号ＷＥのパルス幅を徐々に広げるためのテストパ
ターンをメモリ回路１の各アドレス毎に発生しなくては
ならない。このパルス幅の拡張は、アドレスを指定した
時点からデータが出力されるまで続けなくてはならない
ため、複雑なテストパターンが必要となる。このため、
パルス幅の精度が高くなるほど、高級なテスタが必要に
なる。
【００１１】このようにメモリ回路のデータ読出し速度
の高速化に伴い、高い精度の試験装置や複雑なテストパ
ターンを使用しなくてはならないので、データ読出し速
度及び書込みパルス幅の測定が益々困難になったり、試
験コストが増大するという問題がある。本発明は、かか
る従来例の問題点に鑑み創作されたものであり、メモリ
回路のデータ読出し速度が高くなった場合であっても、
複雑なテストパターンや高い精度の試験装置に依存する
ことなく、メモリ回路のアクセスタイム及び書込みパル
ス幅を簡易に測定することが可能となる半導体集積回路
及びその試験方法の提供を目的とする。
の高速化に伴い、高い精度の試験装置や複雑なテストパ
ターンを使用しなくてはならないので、データ読出し速
度及び書込みパルス幅の測定が益々困難になったり、試
験コストが増大するという問題がある。本発明は、かか
る従来例の問題点に鑑み創作されたものであり、メモリ
回路のデータ読出し速度が高くなった場合であっても、
複雑なテストパターンや高い精度の試験装置に依存する
ことなく、メモリ回路のアクセスタイム及び書込みパル
ス幅を簡易に測定することが可能となる半導体集積回路
及びその試験方法の提供を目的とする。
【００１２】
【課題を解決するための手段】本発明の第１の半導体集
積回路は、その実施例を図１に示すように、複数のメモ
リセルを備えデータを記憶するメモリ回路と、前記メモ
リ回路の出力をアドレス入力に帰還して該メモリ回路を
発振させる帰還回路を備えていることを特徴とする。
積回路は、その実施例を図１に示すように、複数のメモ
リセルを備えデータを記憶するメモリ回路と、前記メモ
リ回路の出力をアドレス入力に帰還して該メモリ回路を
発振させる帰還回路を備えていることを特徴とする。
【００１３】本発明の第１の半導体集積回路において、
前記帰還回路は、テストモード信号と前記メモリ回路の
出力信号から生成した帰還信号を出力する第１の論理回
路と、前記第１の論理回路の帰還信号と外部アドレスか
ら生成した内部アドレスを前記メモリ回路に出力する第
２の論理回路から成ることを特徴とする。本発明の第２
の半導体集積回路は、第１の半導体集積回路において、
テストモード信号及びパルス選択信号を入力して、何種
類かのパルス幅のサンプル信号の１つを書込み許可信号
として前記メモリ回路に出力する信号出力回路を設けて
いることを特徴とする。
前記帰還回路は、テストモード信号と前記メモリ回路の
出力信号から生成した帰還信号を出力する第１の論理回
路と、前記第１の論理回路の帰還信号と外部アドレスか
ら生成した内部アドレスを前記メモリ回路に出力する第
２の論理回路から成ることを特徴とする。本発明の第２
の半導体集積回路は、第１の半導体集積回路において、
テストモード信号及びパルス選択信号を入力して、何種
類かのパルス幅のサンプル信号の１つを書込み許可信号
として前記メモリ回路に出力する信号出力回路を設けて
いることを特徴とする。
【００１４】本発明の半導体集積回路の第１の試験方法
は、メモリ回路を有する半導体集積回路の試験方法にお
いて、予め、メモリ回路のアドレス入力に「０，０」を
指定して第１のメモリセルにデータ「１」を書き込み、
かつ、前記メモリ回路のアドレス入力に「１，１」を指
定して第２のメモリセルにデータ「０」を書き込み、前
記第１のメモリセルのデータ「１」及び前記第２のメモ
リセルのデータ「０」を交互に読み出し、前記第１のメ
モリセルのデータ「１」及び前記第２のメモリセルのデ
ータ「０」を前記メモリ回路のアドレス入力に帰還する
ことにより、該メモリ回路を発振させ、前記メモリ回路
の発振周波数からアクセスタイムを算出することを特徴
とする。
は、メモリ回路を有する半導体集積回路の試験方法にお
いて、予め、メモリ回路のアドレス入力に「０，０」を
指定して第１のメモリセルにデータ「１」を書き込み、
かつ、前記メモリ回路のアドレス入力に「１，１」を指
定して第２のメモリセルにデータ「０」を書き込み、前
記第１のメモリセルのデータ「１」及び前記第２のメモ
リセルのデータ「０」を交互に読み出し、前記第１のメ
モリセルのデータ「１」及び前記第２のメモリセルのデ
ータ「０」を前記メモリ回路のアドレス入力に帰還する
ことにより、該メモリ回路を発振させ、前記メモリ回路
の発振周波数からアクセスタイムを算出することを特徴
とする。
【００１５】本発明の半導体集積回路の第２の試験方法
は、第１の試験方法において、予め、何種類かのパルス
幅のサンプル信号を生成し、前記任意のパルス幅のサン
プル信号を書込み許可信号としてメモリ回路に入力する
と共に、前記メモリ回路にアドレスを入力して該メモリ
回路をデータ書込み状態にし、前記メモリ回路が発振し
なければ、他のパルス幅のサンプル信号を入力して前記
メモリ回路を書込み状態にすることにより、前記メモリ
回路が発振したときのサンプル信号のパルス幅から、書
込み許可信号のパルス幅を検出することを特徴とし、上
記目的を達成する。
は、第１の試験方法において、予め、何種類かのパルス
幅のサンプル信号を生成し、前記任意のパルス幅のサン
プル信号を書込み許可信号としてメモリ回路に入力する
と共に、前記メモリ回路にアドレスを入力して該メモリ
回路をデータ書込み状態にし、前記メモリ回路が発振し
なければ、他のパルス幅のサンプル信号を入力して前記
メモリ回路を書込み状態にすることにより、前記メモリ
回路が発振したときのサンプル信号のパルス幅から、書
込み許可信号のパルス幅を検出することを特徴とし、上
記目的を達成する。
【００１６】本発明の第１の半導体集積回路によれば、
帰還回路によってメモリ回路の出力がアドレス入力に帰
還されると、メモリ回路が発振するので、読出しデータ
の発振周波数を測定すれば、この発振周波数の２分の１
周期によってデータ読出し速度（アクセスタイム）が測
定できるようになる。すなわち、本発明の第１の半導体
集積回路では、メモリ回路のアドレス入力に「０，０」
を指定すると、第１のメモリセルにデータ「１」が書き
込まれる。また、メモリ回路のアドレス入力に「１，
１」を指定すると、第２のメモリセルにデータ「０」が
書き込まれる。そして、第１のメモリセルのデータ
「１」及び第２のメモリセルのデータ「０」が交互に読
み出される。すると、第１のメモリセルのデータ「１」
及び第２のメモリセルのデータ「０」はメモリ回路のア
ドレス入力に帰還するので、該メモリ回路が発振する。
したがって、このメモリ回路の発振周波数から、メモリ
の主要パラメータであるデータ読出し速度が測定できる
（本発明の第１の試験方法）。
帰還回路によってメモリ回路の出力がアドレス入力に帰
還されると、メモリ回路が発振するので、読出しデータ
の発振周波数を測定すれば、この発振周波数の２分の１
周期によってデータ読出し速度（アクセスタイム）が測
定できるようになる。すなわち、本発明の第１の半導体
集積回路では、メモリ回路のアドレス入力に「０，０」
を指定すると、第１のメモリセルにデータ「１」が書き
込まれる。また、メモリ回路のアドレス入力に「１，
１」を指定すると、第２のメモリセルにデータ「０」が
書き込まれる。そして、第１のメモリセルのデータ
「１」及び第２のメモリセルのデータ「０」が交互に読
み出される。すると、第１のメモリセルのデータ「１」
及び第２のメモリセルのデータ「０」はメモリ回路のア
ドレス入力に帰還するので、該メモリ回路が発振する。
したがって、このメモリ回路の発振周波数から、メモリ
の主要パラメータであるデータ読出し速度が測定できる
（本発明の第１の試験方法）。
【００１７】なお、本発明の第１の半導体集積回路で
は、第１の論理回路がテストモード信号とメモリ回路の
出力信号から帰還信号を生成する。この帰還信号は、第
１の論理回路から第２の論理回路へ出力される。そし
て、第２の論理回路は帰還信号と外部アドレスから内部
アドレスを生成する。この内部アドレスは第２の論理回
路からメモリ回路に出力される。従って、帰還回路はメ
モリ回路の出力信号を内部アドレスとしてメモリ回路に
フィードバックすることができる。
は、第１の論理回路がテストモード信号とメモリ回路の
出力信号から帰還信号を生成する。この帰還信号は、第
１の論理回路から第２の論理回路へ出力される。そし
て、第２の論理回路は帰還信号と外部アドレスから内部
アドレスを生成する。この内部アドレスは第２の論理回
路からメモリ回路に出力される。従って、帰還回路はメ
モリ回路の出力信号を内部アドレスとしてメモリ回路に
フィードバックすることができる。
【００１８】本発明の第２の半導体集積回路では、テス
トモード信号及びパルス選択信号を入力すると、何種類
かのパルス幅のサンプル信号の１つが書込み許可信号と
して信号出力回路からメモリ回路に出力されるので、メ
モリ回路の発振状態を確認することによって、メモリの
主要パラメータである書込み許可信号のパルス幅をサン
プル信号のパルス幅から求めることができる。
トモード信号及びパルス選択信号を入力すると、何種類
かのパルス幅のサンプル信号の１つが書込み許可信号と
して信号出力回路からメモリ回路に出力されるので、メ
モリ回路の発振状態を確認することによって、メモリの
主要パラメータである書込み許可信号のパルス幅をサン
プル信号のパルス幅から求めることができる。
【００１９】すなわち、本発明の第２の半導体集積回路
ではテストモード信号及びパルス選択信号が信号出力回
路に入力されると、パルス選択信号に応じた任意のパル
ス幅のサンプル信号の１つが選択される。ここで、選択
されたサンプル信号は書込み許可信号としてメモリ回路
に入力される。そして、このメモリ回路にアドレスを指
定すると、メモリ回路がデータ書込み状態になる。そし
て、メモリ回路の発振を確認する。メモリ回路が発振す
れば、データがメモリセルに書き込まれたものと判断で
きる。
ではテストモード信号及びパルス選択信号が信号出力回
路に入力されると、パルス選択信号に応じた任意のパル
ス幅のサンプル信号の１つが選択される。ここで、選択
されたサンプル信号は書込み許可信号としてメモリ回路
に入力される。そして、このメモリ回路にアドレスを指
定すると、メモリ回路がデータ書込み状態になる。そし
て、メモリ回路の発振を確認する。メモリ回路が発振す
れば、データがメモリセルに書き込まれたものと判断で
きる。
【００２０】また、メモリ回路が発振しなければ、デー
タがメモリセルに書き込まれていないので、他のパルス
幅のサンプル信号を入力する。そして、メモリ回路を書
込み状態にする。この結果、メモリ回路が発振すれば、
このときのサンプル信号のパルス幅を検出することによ
り、書込み許可信号のパルス幅を求めることができる
（本発明の第２の試験方法）。
タがメモリセルに書き込まれていないので、他のパルス
幅のサンプル信号を入力する。そして、メモリ回路を書
込み状態にする。この結果、メモリ回路が発振すれば、
このときのサンプル信号のパルス幅を検出することによ
り、書込み許可信号のパルス幅を求めることができる
（本発明の第２の試験方法）。
【００２１】
【発明の実施の形態】次に、図を参照しながら本発明の
実施の形態について説明をする。図１〜９は、本発明の
実施の形態に係る半導体集積回路及びその試験方法の説
明図である。 （１）第１の実施の形態 図１は、本発明の第１の実施の形態に係る半導体集積回
路の構成図を示している。図１において、１０はデータ
を記憶するメモリセル群１４を備えたＲＡＭマクロ（以
下単にＲＡＭという）であり、メモリ回路の一例であ
る。ＲＡＭ１０はデータが随時書込み読出し可能なメモ
リである。ＲＡＭ１０はアドレスバッファ１２と、Ｘデ
コーダ１３と、メモリセル群１４と、Ｙデコーダ１５
と、センスアンプ１６と、Ｉ／Ｏバッファ１７と、タイ
ミング発生回路１８から成る。
実施の形態について説明をする。図１〜９は、本発明の
実施の形態に係る半導体集積回路及びその試験方法の説
明図である。 （１）第１の実施の形態 図１は、本発明の第１の実施の形態に係る半導体集積回
路の構成図を示している。図１において、１０はデータ
を記憶するメモリセル群１４を備えたＲＡＭマクロ（以
下単にＲＡＭという）であり、メモリ回路の一例であ
る。ＲＡＭ１０はデータが随時書込み読出し可能なメモ
リである。ＲＡＭ１０はアドレスバッファ１２と、Ｘデ
コーダ１３と、メモリセル群１４と、Ｙデコーダ１５
と、センスアンプ１６と、Ｉ／Ｏバッファ１７と、タイ
ミング発生回路１８から成る。
【００２２】アドレスバッファ１２はタイミング制御信
号に基づいてアドレスＡＤo 〜ＡＤn を入力する。Ｘデ
コーダ１３はタイミング制御信号に基づいて列アドレス
ＡＤｘをデコードする。列アドレスＡＤｘをデコードし
たワード線選択信号はＸデコーダ１３からメモリセル群
１４へ出力される。メモリセル群１４はワード線選択信
号及びビット線選択信号に基づいてデータを記憶した
り、データを出力する。
号に基づいてアドレスＡＤo 〜ＡＤn を入力する。Ｘデ
コーダ１３はタイミング制御信号に基づいて列アドレス
ＡＤｘをデコードする。列アドレスＡＤｘをデコードし
たワード線選択信号はＸデコーダ１３からメモリセル群
１４へ出力される。メモリセル群１４はワード線選択信
号及びビット線選択信号に基づいてデータを記憶した
り、データを出力する。
【００２３】Ｙデコーダ１５はタイミング制御信号に基
づいて行アドレスＡＤY をデコードする。行アドレスＡ
ＤY のデコード結果となるビット線選択信号はＹデコー
ダ１５からセンスアンプ１６へ出力される。センスアン
プ１６はタイミング制御信号及びビット線選択信号に基
づいてビット線を選択する。Ｉ／Ｏバッファ１７はライ
トイネーブル信号ＷＥに基づいてデータを書込み状態に
したり、データを読出し状態にする。タイミング発生回
路１８はチップセレクト信号ＣＳ及びライトイネーブル
信号ＷＥに基づいて各種タイミング制御信号を生成す
る。
づいて行アドレスＡＤY をデコードする。行アドレスＡ
ＤY のデコード結果となるビット線選択信号はＹデコー
ダ１５からセンスアンプ１６へ出力される。センスアン
プ１６はタイミング制御信号及びビット線選択信号に基
づいてビット線を選択する。Ｉ／Ｏバッファ１７はライ
トイネーブル信号ＷＥに基づいてデータを書込み状態に
したり、データを読出し状態にする。タイミング発生回
路１８はチップセレクト信号ＣＳ及びライトイネーブル
信号ＷＥに基づいて各種タイミング制御信号を生成す
る。
【００２４】１１はＲＡＭ１０の出力をアドレス入力に
帰還してＲＡＭ１０を発振させる帰還回路である。図２
（Ａ）はＲＡＭ１０に接続した帰還回路の構成図を示し
ている。図２（Ａ）において、101 は、帰還信号Ｓｆを
二入力ＯＲ回路102 及び103に帰還する二入力ＡＮＤ回
路であり、第１の論理回路の一例である。帰還信号Ｓｆ
はテストモード信号ＴＭR とＲＡＭ１０のデータ（出力
信号）ＤOUT との論理積を採ったものである。
帰還してＲＡＭ１０を発振させる帰還回路である。図２
（Ａ）はＲＡＭ１０に接続した帰還回路の構成図を示し
ている。図２（Ａ）において、101 は、帰還信号Ｓｆを
二入力ＯＲ回路102 及び103に帰還する二入力ＡＮＤ回
路であり、第１の論理回路の一例である。帰還信号Ｓｆ
はテストモード信号ＴＭR とＲＡＭ１０のデータ（出力
信号）ＤOUT との論理積を採ったものである。
【００２５】３はテストモード信号ＴＭR を外部から設
定する端子である。端子３はＲＡＭ１０の周辺に設けて
いる。本発明の実施の形態ではアクセスタイムを測定す
るときには、テストモード信号ＴＭR を「Ｈ」レベルに
して、帰還回路１１を動作（オン）させるようにする。
なお、信号ＴＭR を「Ｌ」レベルにすると、帰還回路１
１が非動作（オフ）状態になるようにしている。
定する端子である。端子３はＲＡＭ１０の周辺に設けて
いる。本発明の実施の形態ではアクセスタイムを測定す
るときには、テストモード信号ＴＭR を「Ｈ」レベルに
して、帰還回路１１を動作（オン）させるようにする。
なお、信号ＴＭR を「Ｌ」レベルにすると、帰還回路１
１が非動作（オフ）状態になるようにしている。
【００２６】102 は、内部アドレスＡＸをＲＡＭ１０の
列アドレスとして入力する二入力ＯＲ回路であり、第２
の論理回路を構成する。内部アドレスＡＸは帰還信号Ｓ
ｆと外部からの列アドレスＡＤｘとの論理和を採ったも
のである。103 は、内部アドレスＡＹをＲＡＭ１０の行
アドレスとして入力する二入力ＯＲ回路であり、第２の
論理回路を構成する。内部アドレスＡＹは帰還信号Ｓｆ
と外部からの行アドレスＡＤY との論理和を採ったもの
である。
列アドレスとして入力する二入力ＯＲ回路であり、第２
の論理回路を構成する。内部アドレスＡＸは帰還信号Ｓ
ｆと外部からの列アドレスＡＤｘとの論理和を採ったも
のである。103 は、内部アドレスＡＹをＲＡＭ１０の行
アドレスとして入力する二入力ＯＲ回路であり、第２の
論理回路を構成する。内部アドレスＡＹは帰還信号Ｓｆ
と外部からの行アドレスＡＤY との論理和を採ったもの
である。
【００２７】このように二入力ＡＮＤ回路101 がテスト
モード信号ＴＭR とＲＡＭ１０の出力データＤOUT から
帰還信号Ｓｆを生成すると、この帰還信号Ｓｆは、二入
力ＡＮＤ回路101 から二入力ＯＲ回路102 及び103 へ出
力される。そして、二入力ＯＲ回路102 及び103 は帰還
信号Ｓｆと外部アドレスＡＤｘ，ＡＤY から内部アドレ
スＡＸ，ＡＹを生成する。この内部アドレスＡＸ，ＡＹ
は二入力ＯＲ回路102からＲＡＭ１０に出力されるの
で、帰還回路１１はＲＡＭ１０の出力データＤOUT を内
部アドレスＡＸ，ＡＹとしてフィードバックすることが
できる。
モード信号ＴＭR とＲＡＭ１０の出力データＤOUT から
帰還信号Ｓｆを生成すると、この帰還信号Ｓｆは、二入
力ＡＮＤ回路101 から二入力ＯＲ回路102 及び103 へ出
力される。そして、二入力ＯＲ回路102 及び103 は帰還
信号Ｓｆと外部アドレスＡＤｘ，ＡＤY から内部アドレ
スＡＸ，ＡＹを生成する。この内部アドレスＡＸ，ＡＹ
は二入力ＯＲ回路102からＲＡＭ１０に出力されるの
で、帰還回路１１はＲＡＭ１０の出力データＤOUT を内
部アドレスＡＸ，ＡＹとしてフィードバックすることが
できる。
【００２８】また、図２（Ａ）において、ＲＡＭ１０内
の14Ａ〜14Ｄは４つのメモリセルを示している。本発明
の実施の形態では、メモリセル14Ａにはデータ「１」が
書き込まれている。このデータ「１」はアドレスＡＸ，
ＡＹに「０，０」を指定することにより書き込むように
する。メモリセル14Ｄにはデータ「０」が書き込まれて
いる。このデータ「０」はアドレスＡＸ，ＡＹに「１，
１」を指定することにより書き込まれるようにする。な
お、本発明の実施の形態ではメモリセル14Ｂ，14Ｃには
データが書き込まれない。従って、アドレスＡＸ，ＡＹ
に「１，０」を指定したり、「０，１」を指定しない。
図２（Ａ）において、200 は周波数カウンタであり、Ｒ
ＡＭ１０が発振した時の発振周波数を測定するものであ
る。
の14Ａ〜14Ｄは４つのメモリセルを示している。本発明
の実施の形態では、メモリセル14Ａにはデータ「１」が
書き込まれている。このデータ「１」はアドレスＡＸ，
ＡＹに「０，０」を指定することにより書き込むように
する。メモリセル14Ｄにはデータ「０」が書き込まれて
いる。このデータ「０」はアドレスＡＸ，ＡＹに「１，
１」を指定することにより書き込まれるようにする。な
お、本発明の実施の形態ではメモリセル14Ｂ，14Ｃには
データが書き込まれない。従って、アドレスＡＸ，ＡＹ
に「１，０」を指定したり、「０，１」を指定しない。
図２（Ａ）において、200 は周波数カウンタであり、Ｒ
ＡＭ１０が発振した時の発振周波数を測定するものであ
る。
【００２９】図２（Ｂ）はＲＡＭ１０が発振した時の出
力データの波形図を示している。本発明の実施の形態で
はＲＡＭ１０が発振すると、データ「１」と「０」とが
交互に出力されるようになる。従って、データ「１」と
「０」とを繰り返し読出す周期からアクセスタイムが測
定できる。ここで、Ｔをデータ「１」と「０」とを繰り
返し読出す周期とすると、アクセスタイム（ＴＡＡ）は
Ｔ／２となる。
力データの波形図を示している。本発明の実施の形態で
はＲＡＭ１０が発振すると、データ「１」と「０」とが
交互に出力されるようになる。従って、データ「１」と
「０」とを繰り返し読出す周期からアクセスタイムが測
定できる。ここで、Ｔをデータ「１」と「０」とを繰り
返し読出す周期とすると、アクセスタイム（ＴＡＡ）は
Ｔ／２となる。
【００３０】次に、ＲＡＭ１０を有する半導体集積回路
の試験方法について、図３，４を参照しながら、アクセ
スタイムを測定する方法を説明する。予め、図４に示す
ように、テストモード信号ＴＭR を「Ｌ」レベルにし
て、帰還回路１１を非動作（オフ）状態にする。そし
て、ＲＡＭ１０のアドレス入力に「０，０」を指定して
メモリセル14Ａにデータ「１」を書き込む。また、ＲＡ
Ｍ１０のアドレス入力に「１，１」を指定してメモリセ
ル14Ｄにデータ「０」を書き込む。このときのライトイ
ネーブル信号ＷＥのパルス幅はＴＷＷである。これにつ
いては第２の実施の形態で説明する。
の試験方法について、図３，４を参照しながら、アクセ
スタイムを測定する方法を説明する。予め、図４に示す
ように、テストモード信号ＴＭR を「Ｌ」レベルにし
て、帰還回路１１を非動作（オフ）状態にする。そし
て、ＲＡＭ１０のアドレス入力に「０，０」を指定して
メモリセル14Ａにデータ「１」を書き込む。また、ＲＡ
Ｍ１０のアドレス入力に「１，１」を指定してメモリセ
ル14Ｄにデータ「０」を書き込む。このときのライトイ
ネーブル信号ＷＥのパルス幅はＴＷＷである。これにつ
いては第２の実施の形態で説明する。
【００３１】その後、外部アドレスＡＤｘ及びＡＤY を
０に固定したまま、テストモード信号ＴＭR を図４に示
すように「Ｈ」レベルにして、帰還回路１１を動作（オ
ン）させる。すると、図３（Ａ）において、二入力ＯＲ
回路102 の出力，すなわち、内部アドレスＡＸは「０」
となり、二入力ＯＲ回路103 の出力，すなわち、内部ア
ドレスＡＹは「０」となる。従って、アドレスＡＸ，Ａ
Ｙが「０，０」を指定するので、データ「１」が読み出
される。このデータ「１」は二入力ＡＮＤ回路101 に出
力されるので、ＡＮＤ回路101 の出力，すなわち、帰還
信号は「１」に反転する。
０に固定したまま、テストモード信号ＴＭR を図４に示
すように「Ｈ」レベルにして、帰還回路１１を動作（オ
ン）させる。すると、図３（Ａ）において、二入力ＯＲ
回路102 の出力，すなわち、内部アドレスＡＸは「０」
となり、二入力ＯＲ回路103 の出力，すなわち、内部ア
ドレスＡＹは「０」となる。従って、アドレスＡＸ，Ａ
Ｙが「０，０」を指定するので、データ「１」が読み出
される。このデータ「１」は二入力ＡＮＤ回路101 に出
力されるので、ＡＮＤ回路101 の出力，すなわち、帰還
信号は「１」に反転する。
【００３２】この結果、図３（Ｂ）において、二入力Ｏ
Ｒ回路102 の出力，すなわち、内部アドレスＡＸは
「１」となり、二入力ＯＲ回路103 の出力，すなわち、
内部アドレスＡＹは「１」となる。従って、アドレスＡ
Ｘ，ＡＹが「１，１」を指定するので、データ「０」が
読み出される。このデータ「０」は二入力ＡＮＤ回路10
1に出力されるので、ＡＮＤ回路101 の出力，すなわ
ち、帰還信号は「０」に反転する。
Ｒ回路102 の出力，すなわち、内部アドレスＡＸは
「１」となり、二入力ＯＲ回路103 の出力，すなわち、
内部アドレスＡＹは「１」となる。従って、アドレスＡ
Ｘ，ＡＹが「１，１」を指定するので、データ「０」が
読み出される。このデータ「０」は二入力ＡＮＤ回路10
1に出力されるので、ＡＮＤ回路101 の出力，すなわ
ち、帰還信号は「０」に反転する。
【００３３】従って、メモリセル14Ａのデータ「１」及
びメモリセル14Ｄのデータ「０」が交互に読み出され、
このデータ「１」又は「０」がＲＡＭ１０のアドレス入
力に交互に帰還する。これにより、該ＲＡＭ１０が発振
するので、ＲＡＭ１０の発振周波数を周波数カウンタ20
0 で測定すれば、発振周波数からアクセスタイム（デー
タ読出し速度）が算出できる（図２（Ｂ）又は図４参照
のこと）。
びメモリセル14Ｄのデータ「０」が交互に読み出され、
このデータ「１」又は「０」がＲＡＭ１０のアドレス入
力に交互に帰還する。これにより、該ＲＡＭ１０が発振
するので、ＲＡＭ１０の発振周波数を周波数カウンタ20
0 で測定すれば、発振周波数からアクセスタイム（デー
タ読出し速度）が算出できる（図２（Ｂ）又は図４参照
のこと）。
【００３４】このようにして本発明の第１の実施の形態
に係る半導体集積回路では、ＲＡＭ１０のメモリセル14
Ａのデータ「１」及びメモリセル14Ｄのデータ「０」が
交互に読み出されると、帰還回路１１によってメモリセ
ル14Ａのデータ「１」及びメモリセル14Ｄのデータ
「０」がＲＡＭ１０のアドレス入力に帰還されるので、
ＲＡＭ１０が発振する。
に係る半導体集積回路では、ＲＡＭ１０のメモリセル14
Ａのデータ「１」及びメモリセル14Ｄのデータ「０」が
交互に読み出されると、帰還回路１１によってメモリセ
ル14Ａのデータ「１」及びメモリセル14Ｄのデータ
「０」がＲＡＭ１０のアドレス入力に帰還されるので、
ＲＡＭ１０が発振する。
【００３５】したがって、ＲＡＭ１０の発振周波数を周
波数カウンタ200 で測定することにより、データ「１」
と「０」とを繰り返し読出す周期Ｔからアクセスタイム
がＴ／２によって簡易に測定できる。このようにアクセ
スタイムが簡易に測定できるので、メモリ回路のデータ
読出し速度が高くなった場合であっても、複雑なテスト
パターンや高い精度の試験装置に依存しなくなる。ま
た、一次試験（ウエハ状態での試験）の段階で、メモリ
回路の主要パラメータが測定できるので、１つの基板に
複雑な論理回路やメモリ回路を組み込んだ多機能ＬＳＩ
の完成時の動作予測及び早期に良・不良品の振り分けを
行うことができる。この結果、１次試験以降の工程スケ
ジュールが立て易くなり、ウエハプロセス工程及び設計
へのフィードバック等も容易になる。
波数カウンタ200 で測定することにより、データ「１」
と「０」とを繰り返し読出す周期Ｔからアクセスタイム
がＴ／２によって簡易に測定できる。このようにアクセ
スタイムが簡易に測定できるので、メモリ回路のデータ
読出し速度が高くなった場合であっても、複雑なテスト
パターンや高い精度の試験装置に依存しなくなる。ま
た、一次試験（ウエハ状態での試験）の段階で、メモリ
回路の主要パラメータが測定できるので、１つの基板に
複雑な論理回路やメモリ回路を組み込んだ多機能ＬＳＩ
の完成時の動作予測及び早期に良・不良品の振り分けを
行うことができる。この結果、１次試験以降の工程スケ
ジュールが立て易くなり、ウエハプロセス工程及び設計
へのフィードバック等も容易になる。
【００３６】更に、最終試験（パッケージに組んだ状態
での試験）の段階でも、メモリ回路のアクセスタイムが
簡易に測定できるので、高性能のテスタや複雑なテスト
パターンに依存しない。これにより、大幅な試験コスト
が低減できる。 （２）第２の実施の形態 図５は、本発明の第２の実施の形態に係る半導体集積回
路の構成図を示している。第２の実施の形態では第１の
実施の形態と異なり、ライトイネーブル信号（書込み許
可信号）ＷＥｘをＲＡＭ２０のＩ／Ｏバッファ１７に出
力する可変型−パルス信号発生器（以下単にＷＰＧ回路
という）を設けているものである。
での試験）の段階でも、メモリ回路のアクセスタイムが
簡易に測定できるので、高性能のテスタや複雑なテスト
パターンに依存しない。これにより、大幅な試験コスト
が低減できる。 （２）第２の実施の形態 図５は、本発明の第２の実施の形態に係る半導体集積回
路の構成図を示している。第２の実施の形態では第１の
実施の形態と異なり、ライトイネーブル信号（書込み許
可信号）ＷＥｘをＲＡＭ２０のＩ／Ｏバッファ１７に出
力する可変型−パルス信号発生器（以下単にＷＰＧ回路
という）を設けているものである。
【００３７】すなわち、本発明の第２の実施の形態に係
る半導体集積回路は、図５に示すように、帰還回路１１
及びＲＡＭ２０から成る。ＲＡＭ２０は図５において、
アドレスバッファ１２と、Ｘデコーダ１３と、メモリセ
ル群１４と、Ｙデコーダ１５と、センスアンプ１６と、
Ｉ／Ｏバッファ１７と、タイミング発生回路２８及びＷ
ＰＧ回路２９から成る。
る半導体集積回路は、図５に示すように、帰還回路１１
及びＲＡＭ２０から成る。ＲＡＭ２０は図５において、
アドレスバッファ１２と、Ｘデコーダ１３と、メモリセ
ル群１４と、Ｙデコーダ１５と、センスアンプ１６と、
Ｉ／Ｏバッファ１７と、タイミング発生回路２８及びＷ
ＰＧ回路２９から成る。
【００３８】ＷＰＧ回路２９はライトイネーブル信号Ｗ
ＥｘをＩ／Ｏバッファ１７に出力する回路であり、信号
出力回路の一例である。ライトイネーブル信号ＷＥｘは
テストモード信号ＴＭW 及びパルス選択信号Ｓ１，Ｓ２
を入力したＷＰＧ回路２９によって生成される。ＷＰＧ
回路２９は、４種類のパルス幅のサンプル信号ＷＥ１，
ＷＥ２，ＷＥ３，ＷＥ４の１つをライトイネーブル信号
ＷＥｘとしてＩ／Ｏバッファ１７に出力するようにな
る。なお、ＷＰＧ回路２９の内部構成図については、図
６において詳述する。
ＥｘをＩ／Ｏバッファ１７に出力する回路であり、信号
出力回路の一例である。ライトイネーブル信号ＷＥｘは
テストモード信号ＴＭW 及びパルス選択信号Ｓ１，Ｓ２
を入力したＷＰＧ回路２９によって生成される。ＷＰＧ
回路２９は、４種類のパルス幅のサンプル信号ＷＥ１，
ＷＥ２，ＷＥ３，ＷＥ４の１つをライトイネーブル信号
ＷＥｘとしてＩ／Ｏバッファ１７に出力するようにな
る。なお、ＷＰＧ回路２９の内部構成図については、図
６において詳述する。
【００３９】また、アドレスバッファ１２と、Ｘデコー
ダ１３と、メモリセル群１４と、Ｙデコーダ１５と、セ
ンスアンプ１６と、Ｉ／Ｏバッファ１７と、タイミング
発生回路２８の機能については第１の実施の形態と同様
であるので、その説明を省略する。図６はＷＰＧ回路２
９の内部構成図を示している。図６において、４は、テ
ストモード信号ＴＭW を外部から設定する端子である。
端子４はＲＡＭ２０の周辺に設けている。本発明の実施
の形態では書込みパルス幅を測定するときに、テストモ
ード信号ＴＭW を「Ｈ」レベルにしてＷＰＧ回路２９を
動作（オン）させるようにしている。また、信号ＴＭW
を「Ｌ」レベルにすると、ＷＰＧ回路２９が非動作（オ
フ）状態にするようにしている。
ダ１３と、メモリセル群１４と、Ｙデコーダ１５と、セ
ンスアンプ１６と、Ｉ／Ｏバッファ１７と、タイミング
発生回路２８の機能については第１の実施の形態と同様
であるので、その説明を省略する。図６はＷＰＧ回路２
９の内部構成図を示している。図６において、４は、テ
ストモード信号ＴＭW を外部から設定する端子である。
端子４はＲＡＭ２０の周辺に設けている。本発明の実施
の形態では書込みパルス幅を測定するときに、テストモ
ード信号ＴＭW を「Ｈ」レベルにしてＷＰＧ回路２９を
動作（オン）させるようにしている。また、信号ＴＭW
を「Ｌ」レベルにすると、ＷＰＧ回路２９が非動作（オ
フ）状態にするようにしている。
【００４０】５、６はパルス選択信号Ｓ１，Ｓ２を外部
から設定する２つの端子である。端子５、６はＲＡＭ２
０の周辺に設けている。信号Ｓ１，Ｓ２は書込みパルス
幅を測定するときに、４種類のパルス幅のサンプル信号
ＷＥ１，ＷＥ２，ＷＥ３，ＷＥ４の１つを選択する信号
となる。信号Ｓ１，Ｓ２は２ビットのデータ「０」，
「１」を組み合わせて端子に入力する。
から設定する２つの端子である。端子５、６はＲＡＭ２
０の周辺に設けている。信号Ｓ１，Ｓ２は書込みパルス
幅を測定するときに、４種類のパルス幅のサンプル信号
ＷＥ１，ＷＥ２，ＷＥ３，ＷＥ４の１つを選択する信号
となる。信号Ｓ１，Ｓ２は２ビットのデータ「０」，
「１」を組み合わせて端子に入力する。
【００４１】３０はテストモード信号ＴＭW を反転する
インバータである。３１はパルス選択信号Ｓ１を反転す
るインバータである。３２はパルス選択信号Ｓ２を反転
するインバータである。３３は反転テストモード信号Ｔ
ＭW 、ライトイネーブル信号ＷＥ、パルス選択信号Ｓ１
及びＳ２の否定論理和を採ったサンプル信号ＷＥａを出
力する４入力ＮＯＲ回路である。ここで、サンプル信号
ＷＥａのパルス幅はａである。
インバータである。３１はパルス選択信号Ｓ１を反転す
るインバータである。３２はパルス選択信号Ｓ２を反転
するインバータである。３３は反転テストモード信号Ｔ
ＭW 、ライトイネーブル信号ＷＥ、パルス選択信号Ｓ１
及びＳ２の否定論理和を採ったサンプル信号ＷＥａを出
力する４入力ＮＯＲ回路である。ここで、サンプル信号
ＷＥａのパルス幅はａである。
【００４２】３４は反転テストモード信号ＴＭW 、ライ
トイネーブル信号ＷＥ、パルス選択信号Ｓ１及び反転パ
ルス選択信号Ｓ２の論理和を採った信号を出力する４入
力ＯＲ回路である。３５は反転テストモード信号Ｔ
ＭW 、ライトイネーブル信号ＷＥ、反転パルス選択信号
Ｓ１及びパルス選択信号Ｓ２の論理和を採った信号を出
力する４入力ＯＲ回路である。３６は反転テストモード
信号ＴＭW 、ライトイネーブル信号ＷＥ、反転パルス選
択信号Ｓ１及びＳ２の論理和を採った信号を出力する４
入力ＯＲ回路である。
トイネーブル信号ＷＥ、パルス選択信号Ｓ１及び反転パ
ルス選択信号Ｓ２の論理和を採った信号を出力する４入
力ＯＲ回路である。３５は反転テストモード信号Ｔ
ＭW 、ライトイネーブル信号ＷＥ、反転パルス選択信号
Ｓ１及びパルス選択信号Ｓ２の論理和を採った信号を出
力する４入力ＯＲ回路である。３６は反転テストモード
信号ＴＭW 、ライトイネーブル信号ＷＥ、反転パルス選
択信号Ｓ１及びＳ２の論理和を採った信号を出力する４
入力ＯＲ回路である。
【００４３】３７は４入力ＯＲ回路３４の出力信号を遅
延してサンプル信号ＷＥｂを出力するインバータであ
る。サンプル信号ＷＥｂのパルス幅はｂである。３８，
３９は４入力ＯＲ回路３５の出力信号を遅延してサンプ
ル信号ＷＥｃを出力するインバータを各々示している。
サンプル信号ＷＥｃのパルス幅はｃである。４０，４
１，４２は４入力ＯＲ回路３６の出力信号を遅延してサ
ンプル信号ＷＥｄを出力するインバータを各々示してい
る。サンプル信号ＷＥｄのパルス幅はｄである。４つの
サンプル信号ＷＥａ〜ＷＥｄのパルス幅の大小関係はａ
＜ｂ＜ｃ＜ｄに設定している。
延してサンプル信号ＷＥｂを出力するインバータであ
る。サンプル信号ＷＥｂのパルス幅はｂである。３８，
３９は４入力ＯＲ回路３５の出力信号を遅延してサンプ
ル信号ＷＥｃを出力するインバータを各々示している。
サンプル信号ＷＥｃのパルス幅はｃである。４０，４
１，４２は４入力ＯＲ回路３６の出力信号を遅延してサ
ンプル信号ＷＥｄを出力するインバータを各々示してい
る。サンプル信号ＷＥｄのパルス幅はｄである。４つの
サンプル信号ＷＥａ〜ＷＥｄのパルス幅の大小関係はａ
＜ｂ＜ｃ＜ｄに設定している。
【００４４】４３はライトイネーブル信号ＷＥ、サンプ
ル信号ＷＥａ、ＷＥｂ、ＷＥｃ、ＷＥｄの論理和を採っ
て、４つの中の１つのサンプル信号ＷＥｘを出力する５
入力ＯＲ回路である。５入力ＯＲ回路４３の出力はＩ／
Ｏバッファ１７にライトイネーブル信号の候補として入
力される。次に、ＷＰＧ回路の機能を説明する。ＲＡＭ
２０の書込みパルス幅を測定しない通常動作時には、図
７に示すように、テストモード信号ＴＭW が「Ｌ」レベ
ルになる。従って、ＷＰＧ回路２９はオフする。この結
果、パルス選択信号Ｓ１及びＳ２の論理に係わらず、外
部から入力されたパルス幅のライトイネーブル信号ＷＥ
がそのままＲＡＭ２０のＩ／Ｏバッファ１７に出力され
る。
ル信号ＷＥａ、ＷＥｂ、ＷＥｃ、ＷＥｄの論理和を採っ
て、４つの中の１つのサンプル信号ＷＥｘを出力する５
入力ＯＲ回路である。５入力ＯＲ回路４３の出力はＩ／
Ｏバッファ１７にライトイネーブル信号の候補として入
力される。次に、ＷＰＧ回路の機能を説明する。ＲＡＭ
２０の書込みパルス幅を測定しない通常動作時には、図
７に示すように、テストモード信号ＴＭW が「Ｌ」レベ
ルになる。従って、ＷＰＧ回路２９はオフする。この結
果、パルス選択信号Ｓ１及びＳ２の論理に係わらず、外
部から入力されたパルス幅のライトイネーブル信号ＷＥ
がそのままＲＡＭ２０のＩ／Ｏバッファ１７に出力され
る。
【００４５】また、ＲＡＭ２０の書込みパルス幅を測定
する試験動作時には、図８に示すようにテストモード信
号ＴＭW が「Ｈ」レベルになる。従って、ＷＰＧ回路２
９はオンする。この結果、パルス選択信号Ｓ１及びＳ２
が「０，０」のときには、５入力ＯＲ回路４３からＩ／
Ｏバッファ１７へライトイネーブル信号の候補としてパ
ルス幅ａのサンプル信号ＷＥａが出力される。
する試験動作時には、図８に示すようにテストモード信
号ＴＭW が「Ｈ」レベルになる。従って、ＷＰＧ回路２
９はオンする。この結果、パルス選択信号Ｓ１及びＳ２
が「０，０」のときには、５入力ＯＲ回路４３からＩ／
Ｏバッファ１７へライトイネーブル信号の候補としてパ
ルス幅ａのサンプル信号ＷＥａが出力される。
【００４６】更に、パルス選択信号Ｓ１及びＳ２が
「０，１」のときには、５入力ＯＲ回路４３からＩ／Ｏ
バッファ１７へライトイネーブル信号の候補としてパル
ス幅ｂのサンプル信号ＷＥｂが出力される。更に、パル
ス選択信号Ｓ１及びＳ２が「１，０」のときには、５入
力ＯＲ回路４３からＩ／Ｏバッファ１７へライトイネー
ブル信号の候補としてパルス幅ｃのサンプル信号ＷＥｃ
が出力される。同様に、パルス選択信号Ｓ１及びＳ２が
「１，１」のときには、５入力ＯＲ回路４３からＩ／Ｏ
バッファ１７へライトイネーブル信号の候補としてパル
ス幅ｄのサンプル信号ＷＥｄが出力される。
「０，１」のときには、５入力ＯＲ回路４３からＩ／Ｏ
バッファ１７へライトイネーブル信号の候補としてパル
ス幅ｂのサンプル信号ＷＥｂが出力される。更に、パル
ス選択信号Ｓ１及びＳ２が「１，０」のときには、５入
力ＯＲ回路４３からＩ／Ｏバッファ１７へライトイネー
ブル信号の候補としてパルス幅ｃのサンプル信号ＷＥｃ
が出力される。同様に、パルス選択信号Ｓ１及びＳ２が
「１，１」のときには、５入力ＯＲ回路４３からＩ／Ｏ
バッファ１７へライトイネーブル信号の候補としてパル
ス幅ｄのサンプル信号ＷＥｄが出力される。
【００４７】次に、ＲＡＭ２０を有する半導体集積回路
の試験方法について、図９を参照しながら、ライトイネ
ーブル信号のパルス幅を測定する方法を説明する。予
め、図６に示したようなＷＰＧ回路２９によって、図８
に示したような４種類のパルス幅ａ〜ｄのサンプル信号
ＷＥａ〜ＷＥｄが出力できるようにする。また、図９に
示すように、テストモード信号ＴＭR は「Ｌ」レベルに
したままで、テストモード信号ＴＭW を「Ｈ」レベルに
し、チップセレクト信号ＣＳを「Ｌ」レベルにする。そ
して、ＲＡＭ２０をデータを書き込むために、アドレス
ＡＤX ＝０、ＡＤY ＝０を指定する。この際に、パルス
選択信号Ｓ１及びＳ２に「０，０」を入力して、ＷＰＧ
回路２９からＩ／Ｏバッファ１７にパルス幅ａのサンプ
ル信号ＷＥａを入力する。本発明の実施の形態では、狭
いパルス幅のサンプル信号から徐々に広いパルス幅のサ
ンプル信号へ設定するようにしている。
の試験方法について、図９を参照しながら、ライトイネ
ーブル信号のパルス幅を測定する方法を説明する。予
め、図６に示したようなＷＰＧ回路２９によって、図８
に示したような４種類のパルス幅ａ〜ｄのサンプル信号
ＷＥａ〜ＷＥｄが出力できるようにする。また、図９に
示すように、テストモード信号ＴＭR は「Ｌ」レベルに
したままで、テストモード信号ＴＭW を「Ｈ」レベルに
し、チップセレクト信号ＣＳを「Ｌ」レベルにする。そ
して、ＲＡＭ２０をデータを書き込むために、アドレス
ＡＤX ＝０、ＡＤY ＝０を指定する。この際に、パルス
選択信号Ｓ１及びＳ２に「０，０」を入力して、ＷＰＧ
回路２９からＩ／Ｏバッファ１７にパルス幅ａのサンプ
ル信号ＷＥａを入力する。本発明の実施の形態では、狭
いパルス幅のサンプル信号から徐々に広いパルス幅のサ
ンプル信号へ設定するようにしている。
【００４８】これにより、ライトイネーブル信号ＷＥｘ
によってデータＤIN＝１がメモリセルに書き込まれるよ
うになるが、選択した信号ＷＥａのパルス幅ａが狭いと
データＤINがメモリセルに書き込むことができない。な
お、データＤIN＝１がメモリセルに書き込まれ否かは、
第１の実施の形態で説明したように、テストモード信号
ＴＭR を「Ｈ」レベルにして、出力データをアドレス入
力に帰還し、ＲＡＭ２０が発振するか否により確認す
る。
によってデータＤIN＝１がメモリセルに書き込まれるよ
うになるが、選択した信号ＷＥａのパルス幅ａが狭いと
データＤINがメモリセルに書き込むことができない。な
お、データＤIN＝１がメモリセルに書き込まれ否かは、
第１の実施の形態で説明したように、テストモード信号
ＴＭR を「Ｈ」レベルにして、出力データをアドレス入
力に帰還し、ＲＡＭ２０が発振するか否により確認す
る。
【００４９】したがって、サンプル信号ＷＥａで発振し
ないときには、テストモード信号ＴＭR を「Ｌ」レベル
に戻す。そして、ａよりパルス幅の広いサンプル信号Ｗ
Ｅｂを選択するために、パルス選択信号Ｓ１及びＳ２に
「０，１」を入力する。また、アドレスＡＤX ＝１、Ａ
ＤY ＝１を指定してデータＤIN＝０をメモリセルに書き
込むようにする。
ないときには、テストモード信号ＴＭR を「Ｌ」レベル
に戻す。そして、ａよりパルス幅の広いサンプル信号Ｗ
Ｅｂを選択するために、パルス選択信号Ｓ１及びＳ２に
「０，１」を入力する。また、アドレスＡＤX ＝１、Ａ
ＤY ＝１を指定してデータＤIN＝０をメモリセルに書き
込むようにする。
【００５０】すると、ＷＰＧ回路２９からＩ／Ｏバッフ
ァ１７にパルス幅ｂのサンプル信号ＷＥｂが入力され
る。その後、テストモード信号ＴＭR を「Ｈ」レベルに
して、ＲＡＭ２０が発振するか否により確認する。これ
により、ＲＡＭ２０が発振する場合には、パルス幅ｂの
サンプル信号ＷＥｂによってデータＤINが書き込めたこ
とになる。このサンプル信号ＷＥｂのパルス幅ｂ以下で
はデータ書込みができないことがわかり、ＲＡＭ２０の
主要パラメータである書込みパルス幅を把握することが
できる。
ァ１７にパルス幅ｂのサンプル信号ＷＥｂが入力され
る。その後、テストモード信号ＴＭR を「Ｈ」レベルに
して、ＲＡＭ２０が発振するか否により確認する。これ
により、ＲＡＭ２０が発振する場合には、パルス幅ｂの
サンプル信号ＷＥｂによってデータＤINが書き込めたこ
とになる。このサンプル信号ＷＥｂのパルス幅ｂ以下で
はデータ書込みができないことがわかり、ＲＡＭ２０の
主要パラメータである書込みパルス幅を把握することが
できる。
【００５１】このようにして、本発明の第２の実施の形
態に係る半導体集積回路では、テストモード信号ＴＭW
及びパルス選択信号Ｓ１，Ｓ２を入力すると、４種類の
パルス幅ａ〜ｄのサンプル信号ＷＥａ〜ＷＥｄの１つが
ライトイネーブル信号ＷＥｘとしてＷＰＧ回路２９から
ＲＡＭ２０のＩ／Ｏバッファ１７に出力されるので、Ｒ
ＡＭ２０の発振状態を確認することによって、メモリの
主要パラメータであるライトイネーブル信号ＷＥのパル
ス幅をサンプル信号ＷＥｘのパルス幅から求めることが
できる。
態に係る半導体集積回路では、テストモード信号ＴＭW
及びパルス選択信号Ｓ１，Ｓ２を入力すると、４種類の
パルス幅ａ〜ｄのサンプル信号ＷＥａ〜ＷＥｄの１つが
ライトイネーブル信号ＷＥｘとしてＷＰＧ回路２９から
ＲＡＭ２０のＩ／Ｏバッファ１７に出力されるので、Ｒ
ＡＭ２０の発振状態を確認することによって、メモリの
主要パラメータであるライトイネーブル信号ＷＥのパル
ス幅をサンプル信号ＷＥｘのパルス幅から求めることが
できる。
【００５２】なお、ＲＡＭ２０が発振しなければ、デー
タＤINがメモリセルに書き込まれていないので、パルス
選択信号Ｓ１，Ｓ２を入力し直して他のパルス幅のサン
プル信号を選択し、残りのパルス幅のサンプル信号の１
つをライトイネーブル信号ＷＥとしてＷＰＧ回路２９か
らＲＡＭ２０のＩ／Ｏバッファ１７に出力する。そし
て、ＲＡＭ２０を書込み状態にする。この結果、ＲＡＭ
２０が発振すれば、このサンプル信号のパルス幅を検出
することにより、ライトイネーブル信号ＷＥのパルス幅
を求めることができる。
タＤINがメモリセルに書き込まれていないので、パルス
選択信号Ｓ１，Ｓ２を入力し直して他のパルス幅のサン
プル信号を選択し、残りのパルス幅のサンプル信号の１
つをライトイネーブル信号ＷＥとしてＷＰＧ回路２９か
らＲＡＭ２０のＩ／Ｏバッファ１７に出力する。そし
て、ＲＡＭ２０を書込み状態にする。この結果、ＲＡＭ
２０が発振すれば、このサンプル信号のパルス幅を検出
することにより、ライトイネーブル信号ＷＥのパルス幅
を求めることができる。
【００５３】このようにすると、従来例のような、アド
レスを指定した時点からデータが出力されるまで、ライ
トイネーブル信号ＷＥのパルス幅を徐々に広げるための
テストパターンが要らないし、各アドレス毎に複雑なテ
ストパターンを発生しなくても済み、メモリテスタの負
担が軽減できる。これにより、ＲＡＭ２０のデータ読出
し速度が高くなった場合であっても、複雑なテストパタ
ーンや高い精度の試験装置に依存することなく、ＲＡＭ
２０の書込みパルス幅が簡易に測定できる。
レスを指定した時点からデータが出力されるまで、ライ
トイネーブル信号ＷＥのパルス幅を徐々に広げるための
テストパターンが要らないし、各アドレス毎に複雑なテ
ストパターンを発生しなくても済み、メモリテスタの負
担が軽減できる。これにより、ＲＡＭ２０のデータ読出
し速度が高くなった場合であっても、複雑なテストパタ
ーンや高い精度の試験装置に依存することなく、ＲＡＭ
２０の書込みパルス幅が簡易に測定できる。
【００５４】
【発明の効果】以上説明したように、本発明の半導体集
積回路では、帰還回路がメモリ回路の出力をアドレス入
力に帰還するので、メモリ回路が発振する。このため、
読出しデータの発振周波数を測定することにより、この
発振周波数の２分の１周期によってアクセスタイムが測
定できる。
積回路では、帰還回路がメモリ回路の出力をアドレス入
力に帰還するので、メモリ回路が発振する。このため、
読出しデータの発振周波数を測定することにより、この
発振周波数の２分の１周期によってアクセスタイムが測
定できる。
【００５５】本発明の他の半導体集積回路では、テスト
モード信号及びパルス選択信号を入力すると、何種類か
のパルス幅のサンプル信号の１つが書込み許可信号とし
て信号出力回路からメモリ回路に出力されるので、メモ
リ回路の発振状態を確認することによって、書込み許可
信号のパルス幅をサンプル信号のパルス幅から求めるこ
とができる。
モード信号及びパルス選択信号を入力すると、何種類か
のパルス幅のサンプル信号の１つが書込み許可信号とし
て信号出力回路からメモリ回路に出力されるので、メモ
リ回路の発振状態を確認することによって、書込み許可
信号のパルス幅をサンプル信号のパルス幅から求めるこ
とができる。
【００５６】これにより、簡易試験が可能なメモリ内蔵
型の半導体集積回路の提供に寄与するところが大きい。
型の半導体集積回路の提供に寄与するところが大きい。
【図１】本発明の第１の実施の形態に係る半導体集積回
路の構成図である。
路の構成図である。
【図２】本発明の各実施の形態に係る帰還回路の説明図
及び出力データの波形図である。
及び出力データの波形図である。
【図３】本発明の第１の実施の形態に係るメモリマクロ
の動作補足図である。
の動作補足図である。
【図４】本発明の第１の実施の形態に係るメモリ試験時
の動作波形図である。
の動作波形図である。
【図５】本発明の第２の実施の形態に係る半導体集積回
路の構成図である。
路の構成図である。
【図６】本発明の第２の実施の形態に係るパルス発生回
路の構成図である。
路の構成図である。
【図７】本発明の第２の実施の形態に係るパルス発生回
路の動作波形図（その１）である。
路の動作波形図（その１）である。
【図８】本発明の第２の実施の形態に係るパルス発生回
路の動作波形図（その２）である。
路の動作波形図（その２）である。
【図９】本発明の第２の実施の形態に係るメモリ試験時
の動作波形図である。
の動作波形図である。
【図10】従来例に係るメモリ回路の試験方法の説明図で
ある。
ある。
１…メモリ回路、２…メモリテスタ、１１…帰還回路、
１２…アドレスバッファ、１３…Ｘデコーダ、１４…メ
モリセル群、１５…Ｙデコーダ、１６…センスアンプ、
１７…Ｉ／Ｏバッファ、１８，２８…タイミング発生回
路、101 …二入力ＡＮＤ回路、102, 103 …二入力ＯＲ
回路、14Ａ〜14Ｄ…メモリセル、200 …周波数測定器、
２９…パルス発生器、３０〜３２，３７〜４２…インバ
ータ、３３…４入力ＮＯＲ回路、３４〜３６…４入力Ｏ
Ｒ回路、４３…５入力ＯＲ回路、５１〜５４…端子。
１２…アドレスバッファ、１３…Ｘデコーダ、１４…メ
モリセル群、１５…Ｙデコーダ、１６…センスアンプ、
１７…Ｉ／Ｏバッファ、１８，２８…タイミング発生回
路、101 …二入力ＡＮＤ回路、102, 103 …二入力ＯＲ
回路、14Ａ〜14Ｄ…メモリセル、200 …周波数測定器、
２９…パルス発生器、３０〜３２，３７〜４２…インバ
ータ、３３…４入力ＮＯＲ回路、３４〜３６…４入力Ｏ
Ｒ回路、４３…５入力ＯＲ回路、５１〜５４…端子。
Claims (6)
- 【請求項１】 データを記憶する複数のメモリセルを備
えたメモリ回路と、 前記メモリ回路の出力をアドレス入力に帰還して該メモ
リ回路を発振させる帰還回路を備えていることを特徴と
する半導体集積回路。 - 【請求項２】 前記帰還回路は、テストモード信号と前
記メモリ回路の出力信号から生成した帰還信号を出力す
る第１の論理回路と、 前記第１の論理回路の帰還信号と外部アドレスから生成
した内部アドレスを前記メモリ回路に出力する第２の論
理回路から成ることを特徴とする請求項１記載の半導体
集積回路。 - 【請求項３】 テストモード信号及びパルス選択信号を
入力し、何種類かのパルス幅のサンプル信号の１つを書
込み許可信号として前記メモリ回路に出力する信号出力
回路を設けていることを特徴とする請求項１記載の半導
体集積回路。 - 【請求項４】 メモリ回路を有する半導体集積回路の試
験方法において、 予め、メモリ回路のアドレス入力に「０，０」を指定し
て第１のメモリセルにデータ「１」を書き込み、かつ、
前記メモリ回路のアドレス入力に「１，１」を指定して
第２のメモリセルにデータ「０」を書き込み、 前記第１のメモリセルのデータ「１」及び前記第２のメ
モリセルのデータ「０」を交互に読み出し、前記第１の
メモリセルのデータ「１」及び前記第２のメモリセルの
データ「０」を前記メモリ回路のアドレス入力に帰還す
ることにより、該メモリ回路を発振させ、前記メモリ回
路の発振周波数からアクセスタイムを算出することを特
徴とする半導体集積回路の試験方法。 - 【請求項５】 前記メモリ回路の発振周波数の２分の１
周期によって、アクセスタイムを測定することを特徴と
する請求項４記載の半導体集積回路の試験方法。 - 【請求項６】 予め、何種類かのパルス幅のサンプル信
号を生成し、 前記任意のパルス幅のサンプル信号を書込み許可信号と
してメモリ回路に入力すると共に、前記メモリ回路にア
ドレスを入力して該メモリ回路をデータ書込み状態に
し、 前記メモリ回路が発振しなければ、他のパルス幅のサン
プル信号を入力して前記メモリ回路を書込み状態にする
ことにより、前記メモリ回路が発振したときのサンプル
信号のパルス幅から書込み許可信号のパルス幅を求める
ことを特徴とする請求項４記載の半導体集積回路の試験
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24746195A JP3761612B2 (ja) | 1995-09-26 | 1995-09-26 | 半導体集積回路及びその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24746195A JP3761612B2 (ja) | 1995-09-26 | 1995-09-26 | 半導体集積回路及びその試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0991995A true JPH0991995A (ja) | 1997-04-04 |
| JP3761612B2 JP3761612B2 (ja) | 2006-03-29 |
Family
ID=17163798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24746195A Expired - Lifetime JP3761612B2 (ja) | 1995-09-26 | 1995-09-26 | 半導体集積回路及びその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3761612B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6115783A (en) * | 1996-08-15 | 2000-09-05 | Nec Corporation | Integrated circuit |
| WO2005008677A1 (ja) * | 2003-07-22 | 2005-01-27 | Fujitsu Limited | 内蔵されるメモリマクロのac特性を測定するテスト回路を有する集積回路装置 |
| FR2901362A1 (fr) * | 2006-05-19 | 2007-11-23 | St Microelectronics Sa | Circuit de qualification et de caracterisation d'une memoire embarquee dans un produit semi-conducteur |
| KR100797878B1 (ko) * | 2006-01-13 | 2008-01-24 | 후지쯔 가부시끼가이샤 | 내장되는 메모리 매크로의 ａｃ 특성을 측정하는 테스트회로를 포함하는 집적 회로 장치 |
-
1995
- 1995-09-26 JP JP24746195A patent/JP3761612B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6115783A (en) * | 1996-08-15 | 2000-09-05 | Nec Corporation | Integrated circuit |
| US6321291B1 (en) | 1996-08-15 | 2001-11-20 | Nec Corporation | Method of measuring the speed of a memory unit in an integrated circuit |
| WO2005008677A1 (ja) * | 2003-07-22 | 2005-01-27 | Fujitsu Limited | 内蔵されるメモリマクロのac特性を測定するテスト回路を有する集積回路装置 |
| US7421364B2 (en) | 2003-07-22 | 2008-09-02 | Fujitsu Limited | Integrated circuit device having a test circuit to measure AC characteristics of internal memory macro |
| KR100797878B1 (ko) * | 2006-01-13 | 2008-01-24 | 후지쯔 가부시끼가이샤 | 내장되는 메모리 매크로의 ａｃ 특성을 측정하는 테스트회로를 포함하는 집적 회로 장치 |
| FR2901362A1 (fr) * | 2006-05-19 | 2007-11-23 | St Microelectronics Sa | Circuit de qualification et de caracterisation d'une memoire embarquee dans un produit semi-conducteur |
| US7545691B2 (en) | 2006-05-19 | 2009-06-09 | Stmicroelectronics Sa | Measuring circuit for qualifying a memory located on a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3761612B2 (ja) | 2006-03-29 |
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