JP4388491B2 - オンチップテスト回路及び半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置に関し、より具体的には、半導体集積回路装置内の内部遅延時間を測定して当該測定結果を外部に出力可能なオンチップテスト回路またはビルトイン・セルフテスト回路に関する。

近年、半導体集積回路装置の１つである半導体記憶装置において、半導体記憶装置に外部からアドレス信号が入力されてから、内部のメモリ回路が入力されたアドレス信号に対応する記憶データをデータ出力信号として半導体記憶装置の外部に出力するまでの遅延時間、つまりアドレスアクセスタイムが益々高速化されている。従来、当該アクセスタイムを測定するには、半導体記憶装置の外部にアクセスタイム測定用のメモリテスタを接続し、メモリテスタが半導体記憶装置に対応するアドレスパターンを生成し、半導体記憶装置のアドレス入力端子に当該アドレスパターンのアドレス信号を入力し、当該アドレス信号の入力からデータ出力信号が半導体記憶装置から出力されるまでの時間が、所望の時間内、つまりアクセスタイム仕様値内であるか否かを判別していた。

図１３に、半導体記憶装置にメモリテスタが接続されている状態のブロック図を示す。図１３は、半導体記憶装置の測定対象の内部回路を含めたメモリテスタとの関係を示す。図１３に示す例では、例えば、内部回路に含まれるメモリアレイのメモリ容量が１６Ｍビットで出力バス幅が１６ビットの場合では、２０本のアドレス信号と１６本のデータ信号、更に、チップイネーブル信号及び出力許可信号等を含む制御信号、電源等が、メモリテスタと半導体記憶装置間に接続され、３０本以上の信号線の接続が必要となる。

図１４に、メモリテスタが半導体記憶装置へ入力するアドレス信号と、半導体記憶装置がメモリテスタへ出力するデータ信号のタイミング図を示す。図１４に示すように、アドレス信号が半導体記憶装置に入力されて、半導体記憶装置からデータ信号が出力されるまでの最長時間がアクセスタイムの実力値であり、アクセスタイムの実力値がアクセスタイムの仕様値以下であることを、メモリテスタで検査する。図１４に例示するタイミングの場合は、アクセスタイムの実力値がアクセスタイムの仕様値以下であるので、正常動作品と判定される。アクセスタイムの仕様値よりアクセスタイムの実力値が遅い半導体記憶装置の場合、不良動作品となる。

また、高機能半導体記憶装置として、外部から入力されるクロック信号に同期してデータ出力信号が高速に出力される同期式半導体記憶装置が存在する。図１５に、クロック信号と、データ出力信号の関係を示す。図１５は、クロック信号の１周期内に出力データが確定している正常動作チップのタイミングである。このクロック信号に同期して出力されるデータ出力信号は、一般的にアドレスアクセスタイムより短く、同期式半導体記憶装置は、通常の半導体記憶装置より更に高速に動作する。

ここで、半導体記憶装置のアクセスタイムの実力値がアクセスタイムの仕様値以下であるか否かの判別のための測定には、メモリテスタ側において、アドレス信号の入力制御、及び、データ出力信号の判定が必要となる。更に、アクセスタイムの仕様値が短い高速仕様の半導体記憶装置の場合は、アドレス信号の入力制御、及び、データ出力信号の判定に高速性が要求され、高価なメモリテスタが必要となる。

また、上述の同期式半導体記憶装置のアクセスタイムの測定には、更に高速なメモリテスタが必要となる。かかる高速メモリテスタは高価なメモリテスタであり、高価なメモリテスタの導入コスト及び維持コストは、半導体記憶装置の製造コストを高騰させる要因となる。また、近年、半導体記憶装置は大容量化し、アドレス信号及びデータ出力信号の本数も多くなる。この結果、これら多くの信号線を制御するためメモリテスタは、更に高価になる。

これらの課題解決のため、下記の特許文献１及び特許文献２等において、半導体集積回路装置内に所謂ビルトイン・セルフテスト回路と呼ばれるオンチップテスト回路を内蔵し、当該テスト回路が内部でアドレス信号の生成やアクセスタイム測定等の複雑なテストをを行い、その合否を判定するテスト方法が提案されている。

特開平４−８２１００号公報 特開２００１−２６６５９５号公報

特許文献１に開示されているテスト方法では、テスト回路が遅延回路を備え、テスト用のアドレス信号生成のタイミングを規定するクロックと、アクセスタイム測定のタイミングを規定するクロックの間に位相差を設け、その２つのクロックを外部に出力して当該位相差を測定する構成、或いは、当該位相差に基づいて発振するリングオシレータを備え、当該リングオシレータを活性化して発振クロックを外部に出力して当該位相差を測定する構成が提案されている。しかしながら、当該位相差が即ちアクセスタイムの仕様値に相当することから、高速の半導体記憶装置のテストには、アクセスタイムの仕様値を測定可能な性能のテスタ、つまり高価なテスタがやはり必要となる。また、２つのクロックの位相差に基づいて発振するリングオシレータを構成する場合、上記の遅延回路の遅延時間を調整して得られる当該位相差がクロックの立上りタイミング間と立下りタイミング間で必ずしも等しくならないと考えられるため、リングオシレータの発振周波数を外部で測定しても当該位相差を正確に測定できないという問題がある。更に、アクセスタイム測定時はリングオシレータの発振が停止しているため、アクセスタイム測定時に測定タイミングを調整できないという問題もある。

特許文献２に開示されているテスト方法では、半導体集積回路装置内に、アドレス発生部と、書込データ発生回路と、期待値発生回路と、書込/読出制御回路と、比較器から構成されるＢＩＳＴ（ビルトイン・セルフテスト）回路に加えて、スピード判定回路を備え、特許文献１で必要となるアクセスタイムの仕様値に相当するクロックの位相差を外部で測定する手間を省略できる。スピード判定回路は、遅延回路を備え、その遅延回路で発生する遅延時間をアクセスタイムの仕様値に設定しておくことで、スピード判定を自動的に実行するものである。しかしながら、当該遅延回路の遅延時間がばらついた場合、アクセスタイムの実力値に応じたアクセスタイムの仕様値の正確なテストの実現が困難となる。

本発明は上記問題点に鑑みてなされたものであり、その目的は、半導体記憶装置のアクセスタイム等の半導体集積回路装置内の内部遅延時間を測定して当該測定結果を外部に出力可能で、外部テスタに対し高性能なテスト機能を要求しないオンチップテスト回路を提供する点にある。

上記目的を達成するための本発明に係るオンチップテスト回路は、半導体集積回路装置内の内部遅延時間を測定して当該測定結果を外部に出力可能なオンチップテスト回路であって、前記半導体集積回路装置の被測定回路部とは別のテスト用電源電圧で動作し、前記テスト用電源電圧の電圧値により発生する基準クロックの発振周期を調整可能な基準クロック発生回路と、前記基準クロック発生回路が発生する基準クロックの周期以上の定数倍周期で発振する参照クロック信号を出力する参照クロック出力回路と、前記基準クロックに同期して前記被測定回路部が動作するテストモード時において、前記被測定回路部から出力される所定の内部遅延信号を、前記基準クロックで規定される判定タイミングで所定の信号レベルと比較し、その比較結果を外部へ出力可能に保持するタイミング判定回路と、を備えてなることを特徴とする。更に、本発明に係るオンチップテスト回路は、前記参照クロック出力回路が前記基準クロックを分周する分周回路を備えていることが好ましい。

上記特徴のオンチップテスト回路によれば、タイミング判定回路が出力する比較結果により内部遅延信号の出力タイミングと基準クロックで規定される判定タイミングの前後関係が判定でき、該判定タイミングは基準クロックの発振周期で決定されるため、基準クロックの発振周期の定数倍周期で外部に出力される参照クロック信号の周期を測定することで、如何なる判定タイミングに対して内部遅延信号の出力タイミングが遅いのか或いは早いのかを知ることができる。また、判定タイミングは基準クロックの発振周期で決定されるため、基準クロックの発振周期を外部から供給するテスト用電源電圧で調整可能で、しかも、基準クロックの発振周期は、それより長周期の参照クロック信号の周期を外部で測定することで判定可能であるので、外部テスタの時間測定能力に合わせて参照クロック信号の周期の倍率を決定することで、測定対象の内部遅延信号の遅延時間に関係なく、低価格のテスタの使用が可能となる。ここで、内部遅延信号の遅延時間としては、半導体記憶装置におけるアクセスタイム、内部回路動作を規定する同期用のパルス信号のパルス幅等が想定される。

更に好ましくは、本発明に係るオンチップテスト回路は、前記テストモード時において、前記基準クロックが前記被測定回路部に設けられた遅延回路に第１の信号切替回路を介して入力され、前記遅延回路の出力信号が第２の信号切替回路を介して前記タイミング判定回路に入力され、前記タイミング判定回路が前記遅延回路の出力信号と前記基準クロックに基づいて生成するパルス信号が、前記遅延回路の遅延時間が前記基準クロックの周期に対して所定の関係になった場合は生成されない。更に、前記基準クロックの高レベル期間と低レベル期間が相等しく、前記遅延回路の遅延時間が前記基準クロックの半周期以上になった場合は、前記パルス信号が生成されないことが好ましい。

当該オンチップテスト回路によれば、テストモード時において、各信号切替回路をオンチップテスト回路側に切り替えて、遅延回路の入力に基準クロックが接続され、遅延回路の出力信号が基準クロックの遅延信号として生成される。従って、パルス信号のパルス幅と遅延回路の遅延時間を基準クロックの周期に対して一定の関係に規定できる。パルス信号が発生しない臨界状態での基準クロックの周期から遅延回路の遅延時間を知ることができる。これにより、基準クロックの発振周期を外部から供給するテスト用電源電圧で調整して、パルス信号が発生しない臨界状態に設定して、参照クロック信号の周期を外部で測定することで、遅延回路の遅延時間を測定することができる。特に、前記基準クロックの高レベル期間と低レベル期間が相等しく、前記遅延回路の遅延時間が前記基準クロックの半周期以上になった場合は、前記パルス信号が生成されないように構成することで、当該遅延時間を基準クロックの半周期として測定できる。

更に好ましくは、本発明に係るオンチップテスト回路は、前記基準クロックに同期して信号レベルが変化するテスト用アドレス信号を前記被測定回路部に対して発生するアドレス信号生成回路と、前記基準クロックに同期して出力レベルが変化する期待値信号を発生する期待値信号生成回路を備え、前記所定の内部遅延信号が、前記被測定回路部に設けられた複数のメモリセルからなるメモリアレイの内の前記テスト用アドレス信号によって選択された少なくとも１つの前記メモリセルから読み出されるデータ出力信号であり、前記タイミング判定回路が、前記データ出力信号の信号レベルを前記判定タイミングで読み込み、前記期待値信号の信号レベルと比較する。更に、前記基準クロックの高レベル期間と低レベル期間が相等しく、前記アドレス信号生成回路が、前記基準クロックの立上りまたは立下りタイミングの一方に同期してテスト用アドレス信号を出力し、前記タイミング判定回路が、前記基準クロックの立上りまたは立下りタイミングの他方に同期して、前記データ出力信号の信号レベルを読み込むことが好ましい。

当該オンチップテスト回路によれば、テストモード時において、テスト用アドレス信号によって選択されたメモリセルから読み出されるデータ出力信号を基準クロックで規定される判定タイミングで読み込み、期待値信号生成回路が発生する期待値信号と比較することから、半導体集積回路装置内のメモリアレイを含むメモリ回路のアドレスアクセスタイムを測定することが可能となる。従って、外部テスタ側でのアドレス信号の生成及び制御、データ出力信号の期待値との比較判定を不要とする。また、判定タイミングは基準クロックの発振周期で決定されるため、基準クロックの発振周期を外部から供給するテスト用電源電圧で調整可能で、しかも、基準クロックの発振周期は、それより長周期の参照クロック信号の周期を外部で測定することで判定可能であるので、外部テスタの時間測定能力に合わせて参照クロック信号の周期の倍率を決定することで、アクセスタイムの仕様値に関係なく、低価格のテスタの使用が可能となる。また、外部テスタは少数の電源線、信号線のみを半導体集積回路装置に入力し、アクセスタイムの判定結果のみを半導体集積回路装置側から受け取ることでアクセスタイムのテストを実施可能となるため、安価なテスタでの測定が可能となる。更に、測定に必要な信号線が少ないため、同時に多数個のテストも可能となる。この場合、ある一定メモリ容量のメモリ回路のテストを実施する場合、テスタの台数を増加させず、テスト時間の短縮が可能となる。何れの場合もメモリテストに掛かるコスト低減に寄与する。

特に、前記基準クロックの高レベル期間と低レベル期間が相等しく、前記アドレス信号生成回路が、前記基準クロックの立上りまたは立下りタイミングの一方に同期してテスト用アドレス信号を出力し、前記タイミング判定回路が、前記基準クロックの立上りまたは立下りタイミングの他方に同期して、前記データ出力信号の信号レベルを読み込むように構成することで、アクセスタイムの実力値または仕様値を基準クロックの半周期として測定できる。

更に好ましくは、本発明に係るオンチップテスト回路は、前記期待値信号生成回路が、前記テスト用アドレス信号の一部をアドレス入力とする前記被測定回路部のメモリアレイよりメモリ容量の小さい期待値発生用メモリアレイを含むメモリ回路を備え、前記データ出力信号より早いタイミングで、前記期待値発生用メモリアレイの内の前記テスト用アドレス信号の一部によって選択された少なくとも１つのメモリセルから記憶データを読み出し前記期待値信号として出力するように構成される。

当該オンチップテスト回路によれば、期待値発生用メモリアレイのデータを書き換えるだけで、任意の期待値データパターンを作成できるため、期待値データパターンの変更が容易であるとともに、複数の期待値データパターンによるアクセスタイムの測定が可能となる。

本発明に係る半導体集積回路装置は、上記特徴のオンチップテスト回路と前記被測定回路部を同一基板上に形成してなることを特徴とする。

更に、本発明に係る半導体記憶装置は、上記アドレス信号生成回路と期待値信号生成回路を備えたオンチップテスト回路と前記被測定回路部を同一基板上に形成してなることを特徴とする。更に、本発明に係る半導体記憶装置は、前記被測定回路部に設けられた前記メモリアレイ内の前記メモリセルが浮遊ゲート構造のフラッシュメモリセルであることを特徴とする。

以下、本発明に係るオンチップテスト回路と当該オンチップテスト回路を備える半導体集積回路装置の１つである半導体記憶装置（以下、適宜「本発明回路」及び「本発明装置」と略称する）の実施形態を図面に基づいて説明する。

〈第１実施形態〉
図１は、本発明回路１０と被測定回路部２０を同一基板上に形成してなる本発明装置１の概略構成を示すブロック図である。本発明回路１０は、被測定回路部２０で示されるメモリ回路のデータ読み出し動作に係るアクセスタイムの実力値は仕様値を満足するか否かを測定可能なテスト回路である。

図１に示すように、本実施形態では、被測定回路部２０は、アドレスバッファ回路２１、アドレスデコーダ回路２２、メモリアレイ２３、読み出し回路２４、データ出力バッファ回路２５を備えて構成される。本発明装置１のメモリ回路は、上記以外にも、メモリアレイ２３へのデータ書き込み回路やメモリ動作の制御を行う制御回路等が含まれるが、本発明回路１０によるテスト対象であるデータ読み出し動作に係るアクセスタイムとは直接関係無いので図示していない。通常の読み出し動作モードでは、本発明回路１０は活性化されずに、アドレスバッファ回路２１には、外部からアドレス信号Ａｉ（ｉ＝０〜ｋ、ｋ＋１はアドレス信号の本数）が入力し、データ出力バッファ回路２５からは、データ出力信号Ｄｊ（ｊ＝０〜ｍ、ｍ＋１はデータ出力信号の本数）が外部に出力される。メモリアレイ２３は、１または複数ビットのデータを記憶可能なメモリセルをマトリックス状に複数配列してなり、本実施形態では、メモリセルとして浮遊ゲート構造のフラッシュメモリセルを想定する。即ち、本実施形態では、本発明装置１は不揮発性半導体記憶装置であるが、本発明装置１は不揮発性半導体記憶装置に限定されるものではなく、メモリセルもフラッシュメモリセルに限定されるものではない。

図１に示すように、本発明回路１０は、基準クロック発生回路１１、参照クロック出力回路１２、アドレス信号生成回路１３、期待値信号生成回路１４、及び、タイミング判定回路１５を備えて構成される。本発明回路１０は、外部のメモリテスタ２と、後述する信号Ｓ１〜Ｓ５及びテスト用電源電圧Ｖｃｔを介して相互に接続されている。従って、被測定回路部２０とメモリテスタ２間には、アドレスアクセスタイムの測定に関するテスト用信号の接続は存在せず、被測定回路部２０の当該テストが一旦開始すると、メモリテスタ２とは切り離されて本発明回路１０によってテスト終了までの制御が実行される。

図２は、メモリテスタ２からアドレス信号生成回路１３と期待値信号生成回路１４に入力されるテスト開始信号Ｓ３、基準クロック発生回路１１が発生する基準クロックＣＬＫ、アドレス信号生成回路１３が生成するテスト用アドレス信号ＡＴｉ（ｉ＝０〜ｋ、ｋ＋１はアドレス信号の本数）、被測定回路部２０のデータ出力バッファ回路２５からタイミング判定回路１５に出力されるテスト用データ出力信号ＤＴｊ（ｊ＝０〜ｍ、ｍ＋１はデータ出力信号の本数）、及び、期待値信号生成回路１４からタイミング判定回路１５に出力される期待値信号Ｅｊ（ｊ＝０〜ｍ、ｍ＋１はデータ出力信号の本数）の各電圧波形を示すタイミング図であり、以下の説明で適宜参照される。

基準クロック発生回路１１は、図３に示すように、被測定回路部２０とは別のテスト用電源電圧Ｖｃｔで動作するリングオシレータ１１０と、レベルシフト回路１１１，１１２と、Ｄフリップフロップからなるデータラッチ回路１１３を備えて構成される。リングオシレータ１１０の発振周期Ｔ０（発振周波数ｆ０＝１／Ｔ０）は、テスト用電源電圧Ｖｃｔの電圧値によりメモリテスタ２側から調整可能で、リングオシレータ１１０の１周期Ｔ０毎に、データラッチ回路１１３の出力レベルが反転し、高レベル期間と低レベル期間が、リングオシレータ１１０の１周期Ｔ０に等しい基準クロックＣＬＫが、データラッチ回路１１３から出力される。レベルシフト回路１１１には、オシレータ起動信号Ｓ１が入力され、レベルシフト回路１１１でレベル変換され、リングオシレータ１１０中のＮＯＲゲートに入力される。従って、オシレータ起動信号Ｓ１を低レベルにしてテスト用電源電圧Ｖｃｔの電圧値を調整することにより、基準クロックＣＬＫの発振周期Ｔ（＝２×Ｔ０）を設定可能な構成となっている。

参照クロック出力回路１２は、分周回路からなり、基準クロック発生回路１１が発生する基準クロックＣＬＫを入力とし、基準クロックＣＬＫの周期Ｔに対し２以上の整数倍の周期Ｔｘで発振する参照クロック信号Ｓ２に変換して出力する。

アドレス信号生成回路１３は、テスト開始信号Ｓ３の入力後（高レベルへの遷移後）、基準クロックＣＬＫに同期してテスト用アドレス信号ＡＴｉ（ｉ＝０〜ｋ、ｋ＋１はアドレス信号の本数）を発生し、被測定回路部２０のアドレスバッファ回路２１に供給する。図２に示すように、テスト用アドレス信号ＡＴｉの信号レベルは、基準クロックＣＬＫの立上りタイミングで変化する。アドレス信号生成回路１３は、例えば、図４に示すように、アドレス信号の本数（ｋ＋１）に１を加算した個数のフリップフロップ１３０を備えた同期カウンタ回路で構成され、下位側の（ｋ＋１）個のフリップフロップ１３０の各出力からテスト用アドレス信号ＡＴｉが下位ビットから順番に出力される。また、テスト用アドレス信号ＡＴｉが全てカウントアップされて元に戻ると、最上位のフリップフロップ１３０の出力からテスト完了信号Ｓ４を出力する。テスト完了信号Ｓ４の信号レベルが低レベルから高レベルに遷移して、アクセスタイムの測定が全アドレスに対して終了したことを示す。

テスト用アドレス信号ＡＴｉの本数は、通常の読み出し動作モードで外部からアドレスバッファ回路２１に入力されるアドレス信号と同じである。尚、アドレスバッファ回路２１は、テストモード時においては、外部アドレス信号をフローティング状態として信号入力を受け付けず、テスト用アドレス信号ＡＴｉの入力を受け付ける。

期待値信号生成回路１４は、テスト開始信号Ｓ３の入力後（高レベルへの遷移後）、テスト用アドレス信号ＡＴｉで選択されるメモリセルに記憶されているデータに対応する期待値信号Ｅｊ（ｊ＝０〜ｍ、ｍ＋１はデータ出力信号の本数）を発生する。図２に示すように、期待値信号Ｅｊの信号レベルは、基準クロックＣＬＫに同期して、その立上りタイミングで変化する。本実施形態では、期待値信号生成回路１４は、例えばカウンタ回路等で構成され、所定のデータパターンを規則的に繰り返して発生する。

タイミング判定回路１５は、図２に示すように、被測定回路部２０のデータ出力バッファ回路２５からデータ出力信号Ｄｊと同じタイミングで出力されるテスト用データ出力信号ＤＴｊ（ｊ＝０〜ｍ、ｍ＋１はデータ出力信号の本数）の信号レベルを基準クロックＣＬＫの立下りタイミングで規定される判定タイミングＴ１で読み込み、期待値信号Ｅｊの信号レベルと比較可能に構成されている。テスト用データ出力信号ＤＴｊは、データ出力バッファ回路２５から外部に出力されるデータ出力信号Ｄｊと同等であり、データ出力信号Ｄｊを直接使用しても構わない。タイミング判定回路１５は、具体的には、図５に示すように、３つのＤフリップフロップ１５１，１５２，１５３と排他的論理和（ＥＸＯＲ）回路１５４で構成される比較回路１５０をテスト用データ出力信号ＤＴｊのビット毎に備え、比較回路１５０の各出力が論理和（ＯＲ）回路１５５に入力し、ＯＲ回路１５５から比較結果信号Ｓ５が出力される。テスト用データ出力信号ＤＴｊはビット毎にＤフリップフロップ１５１に入力し、基準クロックＣＬＫの立下りタイミングで読み込まれる。期待値信号Ｅｊもビット毎にＤフリップフロップ１５２に入力し、基準クロックＣＬＫの立下りタイミングで読み込まれる。Ｄフリップフロップ１５１とＤフリップフロップ１５２の出力は各別にＥＸＯＲ回路１５４に入力され、両信号の信号レベルが異なるとＥＸＯＲ回路１５４の出力レベルは高レベル「１」となる。ＥＸＯＲ回路１５４の出力レベルはＤフリップフロップ１５３のクロック入力に入力され、両信号の信号レベルが異なるとデータ「１」がＤフリップフロップ１５３にラッチされる。各比較回路１５０のＤフリップフロップ１５３の出力がＯＲ回路１５５に入力する。テスト用データ出力信号ＤＴｊの少なくとも１ビットが、テスト用アドレス信号ＡＴｉの何れかの組み合わせにおいて１回でも、対応する期待値信号Ｅｊと信号レベルが不一致の場合は、ＯＲ回路１５５の少なくとも１入力が高レベル「１」となり、出力レベルが高レベル「１」となる。

以下、本発明回路１０を用いた被測定回路部２０のアドレスアクセスタイムの測定方法について説明する。

先ず、被測定回路部２０のアドレスバッファ回路２１へのアドレス信号Ａｉの入力を停止しフローティング状態とするとともに、データ出力バッファ回路２５のデータ出力端子をフローティング状態とする。次に、メモリテスタ２からオシレータ起動信号Ｓ１を低レベルにして基準クロック発生回路１１を活性化し、メモリテスタ２からテスト用電源電圧Ｖｃｔの初期電圧（例えば、３Ｖ）を基準クロック発生回路１１に供給して、リングオシレータ１１０の発振を開始する。参照クロック出力回路１２からは、基準クロックＣＬＫの周期Ｔのｎ倍（ｎは２以上の整数）の周期Ｔｘ（＝ｎ×Ｔ）の参照クロック信号Ｓ２が出力されるので、メモリテスタ２は、参照クロック信号Ｓ２の周期Ｔｘがアドレスアクセスタイムの仕様値ｔＡＡの２ｎ倍と等しくなるように、テスト用電源電圧Ｖｃｔの電圧値を調整する。つまり、基準クロックＣＬＫの周期Ｔがアドレスアクセスタイムの仕様値ｔＡＡの２倍に設定される。この場合、上記判定タイミングＴ１は、基準クロックＣＬＫの半周期（Ｔ／２）に等しいため、アドレスアクセスタイムの仕様値ｔＡＡに設定される。尚、基準クロックＣＬＫの周期Ｔは、テスト用電源電圧Ｖｃｔの電圧値により調整されるため、無段階に連続的に調整可能である。

次に、テスト開始信号Ｓ３を活性化して（高レベルへ遷移）、アドレス信号生成回路１３と期待値信号生成回路１４を活性化する。図２に示すように、テスト用アドレス信号ＡＴｉは、基準クロックＣＬＫの立上りタイミングにおいて周期Ｔでアドレスをカウントアップする。また、期待値信号Ｅｊは、同じく基準クロックＣＬＫの立上りタイミングにおいて周期Ｔで、テスト用アドレス信号ＡＴｉのアドレスに対応する期待値データの信号レベルに変化する。これにより、被測定回路部２０ではアドレスアクセスによる読み出し動作が開始される。

被測定回路部２０は、各周期においてテスト用アドレス信号ＡＴｉの入力を受け付け、テスト用アドレス信号ＡＴｉにより選択されるメモリアレイ２３中の選択メモリセルのデータが読み出し回路２４により読み出されて、データ出力バッファ回路２５からテスト用データ出力信号ＤＴｊが出力される。図２に示すように、テスト用データ出力信号ＤＴｊがテスト用アドレス信号ＡＴｉの入力から遅延時間Ｔ２後までに出力される。ここで、遅延時間Ｔ２は、全アドレスに対するアドレスアクセスタイムの実力値の内の最長値となる。

タイミング判定回路１５は、判定タイミングＴ１（＝アドレスアクセスタイムの仕様値ｔＡＡ）でテスト用データ出力信号ＤＴｊと期待値信号Ｅｊを読み込み、１周期毎に両信号をビット毎に比較して、何れかのビットに不一致が発生すると、当該ビットの比較回路１５０のＤフリップフロップ１５３が「１」にセットされる。

上記要領で、アドレス信号生成回路１３がテスト用アドレス信号ＡＴｉを最終アドレスまでカウントアップすると、全アドレスのメモリセルに対するアドレスアクセスタイムのテストが終了し、テスト完了信号Ｓ４がメモリテスタ２に出力される。

メモリテスタ２は、テスト完了信号Ｓ４によってアドレスアクセスタイムのテスト終了を認識し、タイミング判定回路１５のＯＲ回路１５５から出力される比較結果信号Ｓ５の信号レベルを判定する。比較結果信号Ｓ５が低レベル「０」の場合は、全アドレスにおいて出力データの全ビットのアドレスアクセスタイムの実力値が仕様値ｔＡＡを満足していたことを示す。また、比較結果信号Ｓ５が高レベル「１」の場合は、全アドレス中の何れかのアドレスにおいて出力データの何れかのビットのアドレスアクセスタイムの実力値が仕様値ｔＡＡを満足していないことを示す。尚、比較結果信号Ｓ５は、アドレスアクセスタイムの実力値が仕様値ｔＡＡを満足していない時点で高レベル「１」を出力するので、メモリテスタ２は、比較結果信号Ｓ５が高レベル「１」となった時点で、アドレスアクセスタイムのテストを強制的に終了させることができる。

〈第２実施形態〉
次に、本発明回路の第２実施形態について説明する。図６は、第２実施形態に係る本発明回路１６と被測定回路部２０を同一基板上に形成してなる本発明装置３の概略構成を示すブロック図である。本発明回路１６は、第１実施形態と同様に、被測定回路部２０で示されるメモリ回路のデータ読み出し動作に係るアクセスタイムの実力値は仕様値を満足するか否かを測定可能なテスト回路である。第１実施形態との相違点は、期待値信号生成回路１７がＲＡＭ（ランダムアクセスメモリ）回路で構成されている点である。

期待値信号生成回路１７のＲＡＭ回路は、通常のＲＡＭと同様に、例えばスタティック型メモリセルをマトリックス状に複数配列してなるＲＡＭアレイ、アドレスデコーダ回路、読み出し回路、及び、書き込み回路を備えて構成される。ＲＡＭアレイのメモリ容量は、被測定回路部２０のメモリアレイ２３より小さい。従って、ＲＡＭ回路には、アドレス信号生成回路１３で生成されるテスト用アドレス信号ＡＴｉの内の下位ビット側の一部が入力される。また、ＲＡＭ回路のアドレスアクセスタイムの実力値（ワースト値）は、被測定回路部２０のアドレスアクセスタイムのベスト値より短い必要があるため、ＲＡＭ回路のメモリセル及び周辺回路は、当該アドレスアクセスタイムの要求を満足するように設計されている。本実施形態では、ＲＡＭ回路のメモリセルとしてＳＲＡＭセルを使用する。ＲＡＭ回路の読み出し回路によって、ＲＡＭアレイの中からテスト用アドレス信号ＡＴｉの内の下位ビット側の一部によって選択されたＳＲＡＭセルの記憶データが読み出され、期待値信号Ｅｊとして出力される。

図７に、第１実施形態の図２と同種のタイミング図を示す。第１実施形態との相違点は、期待値信号Ｅｊの発生タイミングが、基準クロックＣＬＫの立上りタイミングからＲＡＭ回路のアドレスアクセスタイム経過後である点である。

期待値信号生成回路１７のＲＡＭ回路の書き込み回路は、ＲＡＭアレイに任意の期待値データパターンを書き込むために利用される。尚、図示しないが、ＲＡＭ回路の書き込みに用いられる入力データは、被測定回路部２０のデータ入力用のデータバスを利用可能である。

本実施形態では、期待値データパターンは、ＲＡＭアレイ内で任意に設定でき、ＲＡＭアレイに割り当てられたアドレス空間を越える部分は、当該期待値データパターンの繰り返しとなる。これに対し、第１実施形態では、期待値信号生成回路１４は、予めカウンタ回路等で固定された期待値データパターンしか発生できない。つまり、当該データパターンでのアドレスアクセスタイムしか測定できない。従って、本実施形態では、半導体記憶装置製造後に、期待値データパターンをＲＡＭアレイ内で任意に変更でき、複数通りのデータパターンでのアドレスアクセスタイムの測定が可能となる。

〈第３実施形態〉
次に、本発明回路の第３実施形態について説明する。図８は、第３実施形態に係る本発明回路３０と被測定回路部４０を同一基板上に形成してなる本発明装置４の概略構成を示すブロック図である。本発明回路３０は、被測定回路部４０で示されるアドレス遷移検知回路４１で生成されるアドレス遷移検知（ＡＴＤ）信号を基に、遅延回路４３の遅延時間ｔｄで規定されるパルス幅の内部同期信号Ｓｒの当該パルス幅を測定可能なテスト回路である。尚、内部同期信号Ｓｒは、本発明装置４内のメモリ回路（図示せず）の読み出し動作に用いられる。

図８に示すように、本実施形態では、被測定回路部４０は、メモリ回路の読み出し動作用の内部同期信号生成回路であり、アドレス遷移検知回路４１、入力切替回路４２、遅延回路４３、出力切替回路４４、及び、２入力否定論理積（ＮＡＮＤ）回路４５を備えて構成される。通常の内部同期信号生成回路５０は、図９に示すように、アドレス遷移検知回路４１、遅延回路４３、及び、２入力ＮＡＮＤ回路４５を備えて構成される。また、図１０に示すように、当該内部同期信号生成回路５０では、アドレス信号Ａｄｄの信号レベルが遷移すると、ＡＴＤ信号が生成される。本実施形態では、ＡＴＤ信号は、高レベルから低レベルに遷移して一定時間後に高レベルに復帰するパルス信号である。遅延回路４３は、ＡＴＤ信号の立下りに対してはＡＴＤ信号のパルス幅より短い遅延時間ｔｄ１で信号レベルを反転し、ＡＴＤ信号の立上りに対して遅延時間ｔｄ２で信号レベルを反転して、出力信号Ｓｄを出力する。従って、図１０に示すように、ＮＡＮＤ回路４５からは、ＡＴＤ信号の立上り直後に立下り、出力信号Ｓｄの立下り直後に立上るパルス幅が遅延時間ｔｄ２に等しい内部同期信号Ｓｒが出力される。この内部同期信号Ｓｒが本発明装置４内のメモリ回路（図示せず）の読み出し動作に用いられるが、どのように利用されるかは、本発明の本旨ではないので説明を省略する。

しかしながら、当該内部同期信号Ｓｒは、メモリ回路のアクセスタイムの実力値を左右する重要な信号であり、メモリ回路を安定動作、高速動作させるために、そのパルス幅の調整は重要である。一般的に、この内部同期信号Ｓｒのパルス幅は、半導体記憶装置のチップ製造後において調整可能に設計されていることが好ましい。このパルス幅調整時に、内部同期信号Ｓｒのパルス幅を測定すべく、遅延回路４３の立上り入力から立下り出力までの遅延時間ｔｄ２を本発明回路３０により測定する。

そこで、図８に示す被測定回路部４０は、図９に示す通常の内部同期信号生成回路５０に、遅延回路４３の遅延時間ｔｄを本発明回路３０により測定するための入力切替回路４２と出力切替回路４４が追加されている。

本実施形態の本発明回路３０は、基準クロック発生回路１１、参照クロック出力回路１２、及び、タイミング判定回路３１を備えて構成される。タイミング判定回路３１は、図８に示すように、インバータ３１０、否定論理和（ＮＯＲ）回路３１１、及び、Ｄフリップフロップ３１２を備えて構成される。Ｄフリップフロップ３１２には、メモリテスタ２からリセット信号Ｓ６が入力され、Ｄフリップフロップ３１２からは後述する比較結果信号Ｓ７がメモリテスタ２に出力される。基準クロック発生回路１１と参照クロック出力回路１２は、第１実施形態と同じ回路構成であり、重複する説明は省略する。

入力切替回路４２は、アドレス遷移検知回路４１で発生するＡＴＤ信号か基準クロック発生回路１１が発生する基準クロックＣＬＫの何れか一方を選択して遅延回路４３に入力する。通常の読み出しモード時には、ＡＴＤ信号が選択され、テストモード時には基準クロックＣＬＫが選択される。出力切替回路４４は、遅延回路４３の出力を、２入力ＮＡＮＤ回路４５とタイミング判定回路３１の何れか一方に選択的に入力する。本実施形態では、入力切替回路４２と遅延回路４３と出力切替回路４４を統合して遅延回路となる。

テストモード時には、図１１に示すように、基準クロックＣＬＫが入力切替回路４２に入力され、入力切替回路４２と遅延回路４３と出力切替回路４４を経由して、基準クロックＣＬＫの立下りから遅延時間ｔｄ１後に立上り、基準クロックＣＬＫの立上りから遅延時間ｔｄ２後に立下る遅延信号Ｓｄ’として、出力切替回路４４から出力され、ＮＯＲ回路３１１に入力される。ここで、図１１に示すように、基準クロックＣＬＫの半周期（Ｔ／２）が遅延時間ｔｄ２より長い場合は、基準クロックＣＬＫの高レベル期間と、遅延信号Ｓｄ’の低レベル期間に重複期間が存在するため、ＮＯＲ回路３１１からは正パルスのパルス信号Ｓｐが出力される。ＮＯＲ回路３１１の出力は、Ｄフリップフロップ３１２のクロック入力に接続され、ＮＯＲ回路３１１の正パルスに応答してデータ「１」が、ＮＯＲ回路３１１が正パルスを出力しない場合は、リセット状態のデータ「０」が、基準クロックＣＬＫの半周期（Ｔ／２）と遅延時間ｔｄ２の比較結果信号Ｓ７として出力される。つまり、比較結果信号Ｓ７が「１」から「０」に変化した時点での基準クロックＣＬＫの半周期（Ｔ／２）が遅延時間ｔｄ２、つまり、内部同期信号Ｓｒのパルス幅に等しくなる。図１１に示すタイミング図は、基準クロックＣＬＫの半周期（Ｔ／２）が遅延時間ｔｄ２に等しい場合は、図１２に示すように、ＮＯＲ回路３１１から出力されるパルス信号Ｓｐのパルス幅は０となる。尚、図１２中、説明の便宜上、パルス幅０のパルス信号Ｓｐは短い縦線で示してある。

以下、本発明回路３０を用いた被測定回路部４０の内部同期信号Ｓｒのパルス幅の測定方法について説明する。

先ず、被測定回路部４０の入力切替回路４２の入力を基準クロックＣＬＫに切り替え、出力切替回路４４の出力先をタイミング判定回路３１側に切り替える。次に、メモリテスタ２からオシレータ起動信号Ｓ１を低レベルにして基準クロック発生回路１１を活性化し、メモリテスタ２からテスト用電源電圧Ｖｃｔの初期電圧（例えば、３Ｖ）を基準クロック発生回路１１に供給して、リングオシレータ１１０の発振を開始する。参照クロック出力回路１２からは、基準クロックＣＬＫの周期Ｔのｎ倍（ｎは２以上の整数）の周期Ｔｘ（＝ｎ×Ｔ）の参照クロック信号Ｓ２が出力されるので、メモリテスタ２は、参照クロック信号Ｓ２の周期Ｔｘから、基準クロックＣＬＫの周期Ｔ（＝Ｔｘ／ｎ）が測定できる。

この状態で、被測定回路部４０の入力切替回路４２には基準クロックＣＬＫが入力され、遅延回路４３、出力切替回路４４を介してＮＯＲ回路３１１には、遅延信号Ｓｄ’が入力され、テスト用電源電圧Ｖｃｔの初期電圧において、基準クロックＣＬＫの半周期（Ｔ／２）が遅延時間ｔｄ２より長い場合は、ＮＯＲ回路３１１から基準クロックＣＬＫに同期して周期的にパルス信号Ｓｐが出力される。

次に、リセット信号Ｓ６を解除して、Ｄフリップフロップ３１２を活性化すると、パルス信号Ｓｐに応答してデータ「１」の比較結果信号Ｓ７がメモリテスタ２に出力される。

メモリテスタ２は、リセット信号Ｓ６を入力して、Ｄフリップフロップ３１２をリセットし、テスト用電源電圧Ｖｃｔの電圧値を僅かに上昇して、基準クロックＣＬＫの周期Ｔを短くした後、リセット信号Ｓ６を解除して、Ｄフリップフロップ３１２を活性化し、比較結果信号Ｓ７の信号レベルを判定する。メモリテスタ２は、比較結果信号Ｓ７がデータ「１」を出力している間は、テスト用電源電圧Ｖｃｔの電圧値を段階的に上昇して上記動作を、比較結果信号Ｓ７がデータ「１」を出力しなくなるまで繰り返す。比較結果信号Ｓ７がデータ「１」を出力しなくなった時点での、参照クロック信号Ｓ２の周期Ｔｘから、基準クロックＣＬＫの周期Ｔ（＝Ｔｘ／ｎ）を測定し、その２分の１（Ｔ／２）が、内部同期信号Ｓｒのパルス幅として測定される。

次に、本発明回路及び本発明装置の別実施形態について説明する。

上記各実施形態において、参照クロック出力回路１２は、分周回路により、基準クロックＣＬＫの周期Ｔに対し２以上の整数倍の周期Ｔｘで発振する参照クロック信号Ｓ２に変換して出力する構成としたが、測定対象である被測定回路部２０のアドレスアクセスタイムや被測定回路部４０の内部同期信号Ｓｒのパルス幅が、使用するメモリテスタ２で十分に時間測定可能な場合は、参照クロック出力回路１２は、分周回路を設けずに、基準クロックＣＬＫを直接メモリテスタ２に、または、同周期の参照クロック信号Ｓ２をメモリテスタ２に出力するようにしても構わない。

上記第１及び第２実施形態では、被測定回路部２０はメモリ回路自体であり、第３実施形態では、被測定回路部４０はメモリ回路の読み出し動作用の内部同期信号生成回路であったが、本発明回路の測定対象として、メモリ回路の被測定回路部２０と内部同期信号生成回路の両方を備えても構わない。この場合は、本発明回路は、第１または第２実施形態の本発明回路１０，１６と第３実施形態の本発明回路３０の両方を備える。

上記第３実施形態では、被測定回路部４０に出力切替回路４４を設けたが、必ずしも必要ではない。遅延回路４３の出力を直接にタイミング判定回路３１に入力するようにしても構わない。また、遅延回路４３と全く同等の回路構成のダミー遅延回路を設けて、当該
ダミー遅延回路の入力と基準クロックＣＬＫを接続し、ダミー遅延回路の出力をイミング判定回路３１に入力するようにしても構わない。

上記各実施形態において、本発明回路の測定対象となる内部遅延時間として、メモリ回路のアドレスアクセスタイムと、メモリ回路の読み出し動作用の内部同期信号のパルス幅を想定して説明したが、本発明回路の測定対象となる内部遅延時間は、これらに限定されるものではない。また、本発明装置も半導体記憶装置に限定されるものではない。

また、上記各実施形態において、基準クロック発生回路１１、参照クロック出力回路１２、アドレス信号生成回路１３、期待値信号生成回路１４、及び、タイミング判定回路１５、３１の回路構成につき具体的に説明したが、各回路の回路構成は、上記各実施形態で説明した構成に限定されるものではない。

本発明に係るオンチップテスト回路と当該オンチップテスト回路を備える半導体集積回路装置は、半導体集積回路装置に利用可能であり、特に、半導体集積回路装置内のメモリ回路のアドレスアクセスタイム等の内部遅延時間をオンチップで測定するビルトイン・セルフテスト技術として利用可能である。

本発明に係るオンチップテスト回路と半導体記憶装置の第１実施形態における回路構成を示すブロック図 本発明に係るオンチップテスト回路の第１実施形態における主要な信号のタイミング関係を示す図 本発明に係るオンチップテスト回路の第１実施形態における基準クロック発生回路の一回路構成例を示す回路図 本発明に係るオンチップテスト回路の第１実施形態におけるアドレス信号生成回路の一回路構成例を示す回路図 本発明に係るオンチップテスト回路の第１実施形態におけるタイミング判定回路の一回路構成例を示す回路図 本発明に係るオンチップテスト回路と半導体記憶装置の第２実施形態における回路構成を示すブロック図 本発明に係るオンチップテスト回路の第２実施形態における主要な信号のタイミング関係を示す図 本発明に係るオンチップテスト回路と半導体記憶装置の第３実施形態における回路構成を示すブロック図 図８に示す被測定回路部である内部同期信号生成回路の通常の回路構成を示す回路図 図９に示す内部同期信号生成回路の回路動作を説明するための主要な内部ノードのタイミング関係を示す図 本発明に係るオンチップテスト回路の第３実施形態におけるタイミング判定回路の回路動作を示すタイミング図 本発明に係るオンチップテスト回路の第３実施形態におけるタイミング判定回路の回路動作を示す他のタイミング図 従来のメモリテスタと半導体記憶装置の関係を示す図 半導体記憶装置のアドレス信号に対するデータ信号の関係を示すタイミング図 同期式半導体記憶装置のクロック信号とデータ出力信号の関係を示すタイミング図

符号の説明

１，３，４： 本発明に係る半導体記憶装置
２： メモリテスタ
１０： 本発明に係るオンチップテスト回路
１１： 基準クロック発生回路
１１０： リングオシレータ
１１１： レベルシフト回路
１１２： レベルシフト回路
１１３： データラッチ回路
１２： 参照クロック出力回路
１３： アドレス信号生成回路
１３０： フリップフロップ
１４： 期待値信号生成回路
１５： タイミング判定回路
１５０： 比較回路
１５１： Ｄフリップフロップ
１５２： Ｄフリップフロップ
１５３： Ｄフリップフロップ
１５４： 排他的論理和（ＥＸＯＲ）回路
１５５： 論理和（ＯＲ）回路
１６： 本発明に係るオンチップテスト回路
１７： 期待値信号生成回路（ＲＡＭ回路）
２０： 被測定回路部
２１： アドレスバッファ回路
２２： アドレスデコーダ回路
２３： メモリアレイ
２４： 読み出し回路
２５： データ出力バッファ回路
３０： 本発明に係るオンチップテスト回路
３１： タイミング判定回路
３１０： インバータ
３１１： 否定論理和（ＮＯＲ）回路
３１２： Ｄフリップフロップ
４０： 被測定回路部
４１： アドレス遷移検知回路
４２： 入力切替回路
４３： 遅延回路
４４： 出力切替回路
４５： ２入力否定論理積（ＮＡＮＤ）回路
５０： 通常の内部同期信号生成回路
Ａｉ： 外部アドレス信号
Ａｄｄ： アドレス信号
ＡＴｉ： テスト用アドレス信号
ＣＬＫ： 基準クロック
Ｄｊ： データ出力信号
ＤＴｊ： テスト用データ出力信号
Ｅｊ： 期待値信号
Ｓ１： オシレータ起動信号
Ｓ２： 参照クロック信号
Ｓ３： テスト開始信号
Ｓ４： テスト完了信号
Ｓ５： 比較結果信号
Ｓ６： リセット信号
Ｓ７： 比較結果信号
Ｓｄ： 出力信号
Ｓｄ’： 遅延信号
Ｓｐ： パルス信号
Ｓｒ： 内部同期信号
Ｖｃｔ： テスト用電源電圧

Claims (10)

1. 半導体集積回路装置内の内部遅延時間を測定して当該測定結果を外部に出力可能なオンチップテスト回路であって、
   前記半導体集積回路装置の被測定回路部とは別のテスト用電源電圧で動作し、前記テスト用電源電圧の電圧値により発生する基準クロックの発振周期を調整可能な基準クロック発生回路と、
   前記基準クロック発生回路が発生する基準クロックの周期以上の定数倍周期で発振する参照クロック信号を出力する参照クロック出力回路と、
   前記基準クロックに同期して前記被測定回路部が動作するテストモード時において、前記被測定回路部から出力される所定の内部遅延信号を、前記基準クロックで規定される判定タイミングで所定の信号レベルと比較し、その比較結果を外部へ出力可能に保持するタイミング判定回路と、
   を備えてなることを特徴とするオンチップテスト回路。
2. 前記参照クロック出力回路が前記基準クロックを分周する分周回路を備えていることを特徴とする請求項１に記載のオンチップテスト回路。
3. 前記テストモード時において、前記基準クロックが前記被測定回路部に設けられた遅延回路に第１の信号切替回路を介して入力され、前記遅延回路の出力信号が第２の信号切替回路を介して前記タイミング判定回路に入力され、
   前記タイミング判定回路が前記遅延回路の出力信号と前記基準クロックに基づいて生成するパルス信号が、前記遅延回路の遅延時間が前記基準クロックの周期に対して所定の関係になった場合は生成されないことを特徴とする請求項１または２に記載のオンチップテスト回路。
4. 前記基準クロックの高レベル期間と低レベル期間が相等しく、
   前記遅延回路の遅延時間が前記基準クロックの半周期以上になった場合は、前記パルス信号が生成されないことを特徴とする請求項３に記載のオンチップテスト回路。
5. 前記基準クロックに同期して信号レベルが変化するテスト用アドレス信号を前記被測定回路部に対して発生するアドレス信号生成回路と、
   前記基準クロックに同期して出力レベルが変化する期待値信号を発生する期待値信号生成回路を備え、
   前記所定の内部遅延信号が、前記被測定回路部に設けられた複数のメモリセルからなるメモリアレイの内の前記テスト用アドレス信号によって選択された少なくとも１つの前記メモリセルから読み出されるデータ出力信号であり、
   前記タイミング判定回路が、前記データ出力信号の信号レベルを前記判定タイミングで読み込み、前記期待値信号の信号レベルと比較することを特徴とする請求項１または２に記載のオンチップテスト回路。
6. 前記基準クロックの高レベル期間と低レベル期間が相等しく、
   前記アドレス信号生成回路が、前記基準クロックの立上りまたは立下りタイミングの一方に同期してテスト用アドレス信号を出力し、
   前記タイミング判定回路が、前記基準クロックの立上りまたは立下りタイミングの他方に同期して、前記データ出力信号の信号レベルを読み込むことを特徴とする請求項５に記載のオンチップテスト回路。
7. 前記期待値信号生成回路が、前記テスト用アドレス信号の一部をアドレス入力とする前記被測定回路部のメモリアレイよりメモリ容量の小さい期待値発生用メモリアレイを含むメモリ回路を備え、前記データ出力信号より早いタイミングで、前記期待値発生用メモリアレイの内の前記テスト用アドレス信号の一部によって選択された少なくとも１つのメモリセルから記憶データを読み出し前記期待値信号として出力することを特徴とする請求項５または６に記載のオンチップテスト回路。
8. 請求項１〜４の何れか１項に記載のオンチップテスト回路と前記被測定回路部を同一基板上に形成してなることを特徴とする半導体集積回路装置。
9. 請求項５〜７の何れか１項に記載のオンチップテスト回路と前記被測定回路部を同一基板上に形成してなることを特徴とする半導体記憶装置。
10. 前記被測定回路部に設けられた前記メモリアレイ内の前記メモリセルが浮遊ゲート構造のフラッシュメモリセルであることを特徴とする請求項９に記載の半導体記憶装置。