JPH117798A - メモリを具備する集積回路のストレステスト方法及びメモリ用のストレステスタを具備する集積回路 - Google Patents

メモリを具備する集積回路のストレステスト方法及びメモリ用のストレステスタを具備する集積回路

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JPH117798A
JPH117798A JP10143285A JP14328598A JPH117798A JP H117798 A JPH117798 A JP H117798A JP 10143285 A JP10143285 A JP 10143285A JP 14328598 A JP14328598 A JP 14328598A JP H117798 A JPH117798 A JP H117798A
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So Jason Siucheong
シウチョン ソ ジェイソン
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ST MICROELECTRON Inc
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Abstract

(57)【要約】 【課題】 テスト能力を向上させた集積回路及び集積回
路のテスト方法を提供する。 【解決手段】 本発明による集積回路は、基板及び該基
板上のメモリブロックを有している。メモリブロック
は、基板上の所定の区域内に複数個の行と複数個の列と
の形態に配列させた複数個のメモリセルを有しており、
複数個のメモリセルの各々へ接続しており且つ列を画定
する少なくとも一つのビット線、複数個のメモリセルの
各々へ接続しており且つ行を画定する少なくとも一つの
ワード線、複数個の列の中の少なくとも一つにおけるア
ドレスされたメモリセルの状態を検知するために少なく
とも一つのビット線へ接続しているセンスアンプ手段を
包含している。本集積回路は、更に、基板上に設けられ
ており且つメモリブロックが許容可能であるか又は拒否
するかの判別を行うためにメモリブロックの部分のみを
選択的にストレステストするためにメモリブロックへ接
続されている選択可能なストレステスタを包含してい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路の技術分
野に関するものであって、更に詳細には、チップのメモ
リ部分をテストする集積回路及び方法に関するものであ
る。
【０００２】
【従来の技術】集積回路は多くの電子適用例において広
く使用されている。典型的な集積回路は、同一の集積回
路ダイ上において一つ又はそれ以上のアクセス可能なメ
モリ部分と共に論理即ちプロセサ部分を有する場合があ
る。例えば、応用特定集積回路（「ＡＳＩＣ」）は、一
つ又はそれ以上のランダムアクセスメモリ（「ＲＡ
Ｍ」）ブロックを有する場合がある。このＲＡＭブロッ
クは、典型的に、行及び列の形態に配列したアレイ即ち
メモリセルを包含している。メモリアドレスの一部は、
アドレスした位置からデータを読取るか又はその位置に
データを書込むかの何れかのために、アクセス用に選択
した行及び列内のメモリセルのうちの一つ又はそれ以上
のセルを選択する。
【０００３】例えばＲＡＭなどのメモリ回路は、特に、
メモリ内のビットの各々に対しデータを書込み且つデー
タを読取る両方の動作を行う必要性のためばかりではな
く、ＲＡＭは、しばしば、パターン感度に起因して障害
が発生する場合があるので、テストを行うためのコスト
が顕著なものである。パターン感度障害は、一つのビッ
トがその格納しているデータ状態を維持する能力はその
中に格納されているデータ状態及びテスト中の特定のビ
ットに物理的に隣接しているビットに関する動作に依存
する場合があるために発生する。このことは、ＲＡＭに
対するテスト項目を、その密度（即ち、格納するために
使用可能なビット数）に直線的に依存するものとさせる
ばかりか、あるパターン感度テストの場合には、ビット
の数の平方（又は３／２の羃）に依存させるものとさせ
る。従って、ＲＡＭ装置の密度は、一般的には、世代毎
に４倍増加する。生産において各装置の各ビットをテス
トするために必要とされる時間は著しい割合で増加す
る。
【０００４】ＲＡＭブロックは他の回路部分と共に埋設
される場合があるので、メモリブロックに対する直接的
なアクセスもテストのために非常に困難なものとなる場
合がある。メモリ回路は、典型的に、メモリに対するテ
ストパターンをアドレスすることによって行われ、各テ
ストサイクルに対し複数個の期間のベクトルを必要と
し、且つ表面的に全てのビットへアクセスするために数
百万回のテストサイクルが必要とされる。
【０００５】例えばＲＡＭなどのメモリのテストのため
に必要とされる時間及び装置を減少させるために従来使
用されていた解決方法は、特別のテストモードを使用す
ることであり、その場合にメモリはその通常動作とは異
なる特別の動作状態とされる。この様なテストモードに
おいては、メモリの動作は通常動作とは極めて異なるも
のとなる場合がある。なぜならば、内部テストの通常の
動作は通常動作の拘束条件に露呈されることなしに行う
ことが可能だからである。
【０００６】特別なテストモードの一つの例は内部並列
即ちマルチビットテストモードである。従来の並列テス
トモードは単一のサイクルにおいて一つを超えるメモリ
位置へのアクセスを可能とし、複数個の位置に対して同
時的に共通のデータを書込み且つそれからの読取りを行
う。複数個の入力／出力端子を有するメモリの場合に
は、並列動作を行うために、入力／出力端子の各々に対
しこの様なモードで複数個のビットへアクセスすること
が可能である。この様な並列テストは、好適には、各サ
イクルにおいてアクセスされる複数個のビットが物理的
に互いに離隔されており、従って同時的にアクセスされ
るビット間においてパターン感度統合が発生する蓋然性
がほとんどないようにさせるようにして行われる。ある
従来の並列テスト動作は、異なる態様で行うことが可能
であるが、これらのテスト動作は、しばしば、極めて高
価な外部装置、例えば自動化したテスト装置を必要と
し、そのことは、しばしば、特定の動作に対してカスタ
ム化することを必要とする。これらの並列テスト動作
は、更に、テスト結果を得るために継続してかなりの時
間が係るものとなる場合がある。
【０００７】並列テスト動作の別の例は米国特許第５，
２６５，１００号（ＭｃＣｌｕｒｅｅｔ ａｌ．）に記
載されており、それは、改良したテストモードを有する
半導体メモリ及び複数個のメモリ位置の並列テスト方法
について記載している。この方法では、複数個のメモリ
位置を選択し、選択したメモリ位置の内容を比較し、且
つ選択したメモリ位置のうちの第一の位置の内容を比較
ステップ期間中に集積回路の出力バッファへ通信させて
いる。次いで、選択したメモリ位置の内容が全て互いに
一致するものではないことを表わす比較ステップの結果
に応答して第一メモリ位置の通信させた内容を提供する
ことが可能でないようにメモリ回路の出力バッファをデ
ィスエーブルさせる。しかしながら、この並列テスト動
作は、テスト結果を得るために未だにかなりの時間を必
要とする場合がある。集積回路のメモリをテストするこ
とは数百時間又は数千時間かかり続ける場合があり且つ
同一の小さな区域内における回路の集積度は継続して増
加するので、これら従来の方法及び装置は不適切なもの
となる。
【０００８】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、メモリをテストするのに必要な時間を著し
く減少させたメモリを具備する集積回路のストレステス
ト方法及び集積回路のメモリ用のストレステスタを具備
する集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明によれば、メモリ
をテストするのに必要な時間を著しく減少させた集積回
路及び集積回路のテスト方法が提供される。更に、本発
明に基づく集積回路の増分的な回路密度は効果的に比較
的不変のままである。例えば、本発明の集積回路及び方
法は、集積回路上の例えばＲＡＭなどのメモリの２カ月
乃至３カ月の長いＡＣストレステストを、単に２，３日
へ減少させることが可能である。この様な時間の減少は
製造業者に対し時間及び資源を効果的に節約している。
ＡＣ品質テストの短縮化は、更に、製造業者が顧客に対
してより迅速に製品を供給することを可能としている。
【００１０】より詳細には、本発明はテスト能力を向上
させた集積回路を提供している。本集積回路は、好適に
は、基板及び該基板上のメモリブロックを有している。
該メモリブロックは、好適には、基板上の画定した区域
内に複数個の行と複数個の列とを包含している。少なく
とも一つのビット線が複数個のメモリセルの各々へ接続
しており且つ列を画定している。少なくとも一つのワー
ド線が複数個のメモリセルの各々へ接続しており且つ行
を画定している。センスアンプ手段が複数個の列のうち
の少なくとも一つの列におけるアドレスされたメモリセ
ルの状態を検知するために少なくとも一つのビット線へ
接続している。選択可能なストレステスト手段が該基板
上に形成されており且つメモリブロックを許容するか即
ち受付けるか又は拒否するかの判別を行うために、メモ
リブロックの選択した部分のみについて選択的にストレ
ステストを行いその他の部分についてはストレステスト
を行わないためにメモリブロックへ接続している。
【００１１】本発明は、更に、メモリブロックを具備す
る集積回路をテストする方法を提供している。本方法
は、好適には、高周波数波形信号を発生し且つ該高周波
数波形信号に応答しメモリブロックを許容するか又は拒
否するかの判別を行うために、メモリブロックの二つの
列のみ及び二つの行のみ、即ち好適には隣接する行及び
隣接する列の間の境界に亘りテストパターンを発生する
ことを包含している。
【００１２】本発明に基づくメモリブロックを具備する
集積回路をテストする別の方法は、好適には、テストを
行うためにメモリブロックの、例えば、二つの隣接する
行のみ及び二つの隣接する列のみなどの一部のみを選択
し且つメモリブロックを許容するか又は拒否するかの判
別を行うためにメモリブロックの選択した部分のみに亘
ってストレステストパターンを発生することを包含して
いる。
【００１３】
【発明の実施の形態】本発明をその好適実施例を例示す
る添付の図面を参照して以下に詳細に説明する。しかし
ながら、本発明は多数の異なる形態で具体化することが
可能であり且つ本明細書において記載する例示的な実施
例のみに制限するものとして解釈されるべきものではな
い。むしろ、以下の図示例は本発明をよりよく理解する
ために提供されるものであるに過ぎない。
【００１４】先ず、図１−３は本発明に基づいてテスト
能力を向上させた集積回路１０を示している。集積回路
１０は、好適には、基板１１及び該基板上のメモリブロ
ック２０を有している。該メモリブロックは、好適に
は、基板１１上の所定の区域内において複数個の行Ｒと
複数個の列Ｃとの形態に配列した複数個のメモリセル２
５を有している。メモリブロック２０は、好適には、ラ
ンダムアクセスメモリ（「ＲＡＭ」）であり、且つ、更
に詳細には、同期型スタチックランダムアクセスメモリ
（「ＳＲＡＭ」）又は自己同期型ＲＡＭ（「ＳＴＲＡ
Ｍ」）として示してある。当業者にとって明らかなよう
に、本発明は例えばＤＲＡＭ，ＲＯＭ，ＰＲＯＭ，ＥＰ
ＲＯＭ，フラッシュメモリブロックを包含するその他の
タイプのメモリブロックに対しても適用可能であること
は明らかである。
【００１５】メモリブロック２０は、好適には、ＳＲＡ
Ｍであり、且つ好適には例えばＣＭＯＳ，ＮＭＯＳ，Ｐ
ＭＯＳなどの金属−酸化物−半導体（「ＭＯＳ」）ＳＲ
ＡＭであるので、メモリブロック２０のメモリセル２５
は、好適には、少なくとも４個のＭＯＳ電界効果トラン
ジスタ及び２個の負荷装置、例えば当業者に明らかなよ
うに抵抗又は付加的なトランジスタを有している。ＣＭ
ＯＳ ＳＲＡＭプロセスもスタンダードな論理プロセス
と適合性を有している。従って、ＳＲＡＭは、例えば応
用特定集積回路（「ＡＳＩＣ」）及び論理内に埋込まれ
ているＳＲＡＭアレイなどの多様な適用例に対し論理を
付加することは比較的容易である。当業者にとって明ら
かなように、本発明は、更に、メモリを製造する例えば
バイポーラ又はＢｉＣＭＯＳなどのその他のプロセスに
適用することも可能であり、例えば図１に示したような
種々のメモリ回路用の既存の構成に包含させるか又はそ
れに付加させることが可能である。
【００１６】例えば、図２に示したように、少なくとも
一つのビット線ＢＩＴが複数個のメモリセル２５の各々
へ接続しており且つ列Ｃを画定している。しかしなが
ら、各メモリセル２５は、好適には、一つのビット線Ｂ
ＩＴと一つの相補的ビット線Ｃ−ＢＩＴとを有してお
り、即ちビット線対を有している。少なくとも一つのワ
ード線ＷＯＲＤが複数個のメモリセル２５の各々へ接続
しており且つ行Ｒを画定している。当業者にとって理解
されるように、図２は、更に、入力動作及び出力動作期
間中にビット線及びワード線をアドレスし且つ駆動する
ためのトランジスタ及びゲート回路の幾つか及びメモリ
セル２５の構造を例示している。
【００１７】センスアンプ手段、例えば、好適には、セ
ンスアンプ２８によって与えられる手段が、少なくとも
一つの列Ｃにおけるアドレスされたメモリセル２５の状
態を検知するために少なくとも一つのビット線ＢＩＴへ
接続している（図２参照）。センスアンプ２８は、好適
には、差動センスアンプである。しかしながら、当業者
によって理解されるように、本発明の集積回路１０のセ
ンスアンプ２８は、簡単なインバータ、交差結合した増
幅器、カレントミラー増幅器、又はその他のタイプのセ
ンスアンプとすることも可能である。センスアンプ２８
の望ましい特性は、高速、高集積度、ビット線のピッチ
に適合する能力、広いタイミング余裕、高い安定性、及
びデータ保持の容易性である。
【００１８】集積回路１０のメモリブロック２０は、更
に、好適には、複数個のメモリセル２５の各々を選択的
にアドレスするためにメモリセル２５の行Ｒ及び列Ｃへ
接続しているアドレス手段を包含している。当業者によ
って理解されるように、該アドレス手段は、好適には、
アドレスレジスタ２３、アドレスレジスタ２３に応答す
る行デコーダ２１、データレジスタ２４、データレジス
タ２４に応答するデータ入力バッファ１９、データ入力
バッファ１９に応答する列デコーダ２２によって与えら
れている。データレジスタ２４及びデータ入力バッファ
１９は、好適には、メモリブロック２０のデータ入力手
段を形成している。書込みパルス発生器１８は、更に、
メモリセル２５に対して選択的にデータを書込むことを
可能とするためにデータ入力バッファ１９へ接続してい
る。書込みパルス発生器１８は、好適には、書込みパル
ス発生器１８を選択的に活性化させる書込みイネーブル
レジスタ１５へ接続している。
【００１９】更に、データ出力手段は、好適には、メモ
リブロック２０からデータを出力するために設けられて
いる。データ出力手段は、好適には、選択的にデータを
ラッチするためにセンスアンプ２８へ接続している出力
ラッチ２６を有すると共に、出力ラッチ２６へ接続され
ており且つメモリセル２５の状態を表わす出力又はメモ
リセル２５から読取ったデータを選択的に供給するため
に出力イネーブルレジスタ１７へ接続している複数個の
出力バッファ２７を包含している。アドレスレジスタ２
３、データレジスタ２４、書込みイネーブルレジスタ１
５、出力ラッチ２６は、好適には、クロック信号を供給
するためにクロック入力回路１６へ接続している。当業
者によって理解されるように、書込みイネーブルレジス
タ１５、書込みパルス発生器１８、出力イネーブルレジ
スタ１７、クロック入力１６は、標準動作期間中に、メ
モリブロック２０に対し制御信号を供給する。従って、
メモリブロック２０のこれらの要素はメモリブロック２
０に対するデータ入力及びそれからのデータ出力を制御
するためのデータ入力及び出力制御手段を構成すること
が可能である。当業者によって理解されるように、この
データ入力及び出力制御手段は、更に、例えばチップ選
択、レジスタ、バッファ、又はその他の回路などのその
他の入力及び出力機能を包含することも可能である。
【００２０】図１及び３において最もよく示されている
ように、選択可能なストレステスト手段３０、例えば、
好適には選択可能なストレステスタによって与えられる
ストレステスト手段３０が集積回路１０の基板１１上に
形成されており且つ例えば、メモリブロック２０を許容
するか又は拒否するかの判別を行うために集中させた所
定の時間期間の間その他の部分ではなくメモリブロック
２０の部分のみを選択的にストレステストを行うために
メモリブロック２０の、例えば、入力及び出力へ接続し
ている。選択可能なストレステスタ３０、より詳細に
は、メモリブロック２０の入力部分上の選択可能なスト
レステスタ３０はアドレスレジスタ２３のアドレス線、
データレジスタ２４のデータ線、制御線、即ち書込みイ
ネーブルレジスタ１５、クロック入力１６、出力イネー
ブルレジスタ１７へ接続している。メモリブロック２０
の出力部分に関しては、選択可能なストレステスタ３０
は、それからテストした出力を受取るために出力バッフ
ァ２７へ接続している。選択可能なストレステスタ３０
は、好適には、それが配送又は使用の目的のために許容
された後に、メモリブロック２０の通常の動作と干渉す
ることがないようにテストモードにおいてのみ動作可能
である。
【００２１】ビット線ＢＩＴ，Ｃ−ＢＩＴ、アドレス手
段、センスアンプ手段はメモリブロック２０全体に亘っ
て反復的なものであるから、メモリブロック２０の選択
した潜在的に弱い区域についてテストすることが必要で
あるに過ぎず、それによりテスト結果に基づいてメモリ
ブロック２０を許容するか又は拒否するかの判別を統計
的な予測に基づいて行う。これらの選択した区域は、好
適には、並置されている即ち並んでいる列及び／又は並
んでいる行の間における境界線に亘る弱い区域である。
換言すると、メモリブロック２０の構成の選択した弱い
区域が高周波数ＡＣストレステストをパス即ち合格する
と、メモリブロック２０のその他のより強い区域もパス
するものと予測することが可能である。一方、メモリブ
ロック２０の選択した弱い区域が高周波数ＡＣストレス
テストをパスしなかった場合、即ち不合格である場合に
は、そのメモリブロックは拒否されるべきである。集積
回路１０に関するこれらのテスト能力を包含するために
必要とされる付加的な回路は比較的小さく僅かなもので
あるので、本発明に基づく集積回路１０の回路の増分的
な密度は効果的に比較的不変のままに止まる。
【００２２】選択可能なストレステスト手段３０は、好
適には、高周波数波形を発生するための基板１１上の高
周波数波形発生手段３１及び高周波数波形発生手段３１
に応答し且つその他の部分ではなく前記メモリブロック
の選択した部分のみに亘りテストパターンを発生するた
めにメモリブロック２０へ接続している基板１１上の選
択可能なテストパターン発生手段３３を包含している。
当業者によって理解されるように、高周波数波形発生手
段３１は、好適には、リングオシレータによって与えら
れる。例えば、リングオシレータは、３個の論理インバ
ータ又は反転用ゲートとすることが可能であり、例え
ば、好適には、閉じたリング形態に接続したＣＭＯＳ又
はＮＭＯＳとすることが可能である。リングオシレータ
のインバータ又は反転用ゲートの数は、特定の適用例及
びリングオシレータ３２の所望の性能基準に依存して
５，７又はその他の奇数とすることが可能である。
【００２３】高周波数波形は、好適には、メモリブロッ
ク２０の選択した部分をＡＣストレステストを行うため
の従来の品質テストハードウエアの数メガヘルツ動作周
波数よりも著しく大きく、例えば約１００ＭＨｚ程度の
高速の周波数を有する波形である。該周波数は、メモリ
ブロック２０に関するストレスサイクルを高速化させる
ために選択することが可能であり、一方、その他の部分
ではなくメモリブロック２０の部分のみにストレステス
トを集中させることも従来の不適切に長い２０００時
間、例えば約３カ月の動作寿命ストレステストを更に改
善する。従って、波形発生手段３１は従来の品質テスト
ハードウエア回路の動作周波数よりも一層高い周波数を
有することが可能であり、更に、テスト時間を著しく減
少させるという目標を達成することも可能である。
【００２４】テストパターン発生手段３３は、メモリブ
ロック２０の二つの隣接する行Ｒのみ及び二つの隣接す
る列Ｃのみの間の境界に亘りテストパターンを選択的に
発生する。テストパターン発生手段３３は、好適には、
少なくとも一つのアドレスビットを発生するためのアド
レスビット発生手段３６、少なくとも一つのデータビッ
トを発生するためのデータビット発生手段３７、書込み
イネーブル信号を発生するための書込みイネーブル発生
手段３５、二つの列Ｃのみ及び二つの行Ｒのみの所定の
アドレスを選択するための選択手段３４を包含してい
る。該選択手段は、好適には、二つの並んだワードのみ
及び二つの並んだビットのみに適用するためにメモリブ
ロック２０の例えばアドレスレジスタ及びデータレジス
タからなるアドレス手段と共に、発生したアドレスビッ
ト及び発生したデータビットを多重化させるためのマル
チプレクス手段３８、及びメモリブロック２０の選択し
た部分をイネーブルさせるために例えばチップセレクト
（「ＣＳ」）などの少なくとも一つの出力イネーブル信
号を発生するための出力イネーブル信号発生手段３９を
有している。
【００２５】選択可能なストレステスト手段３０は、更
に、出力バッファ２７からの選択したアドレスをデコー
ドするためにメモリブロック２０の出力バッファ２７に
応答するアドレスデコード手段４１を有している。出力
データ比較手段４２は、好適には、アドレスデコード済
みデータを予測されている結果と比較するためにアドレ
スデコード手段に応答する。比較手段４２は、例えば、
チップレジスタ、シグナチャ比較器、クロックサイクル
シフト回路又は出力データを比較するために当業者にと
って公知のその他の手段とすることが可能である。
【００２６】図１−４に示したように、本発明は、更
に、メモリブロック２９を具備する集積回路１０をテス
トする方法を提供している。本発明に基づく方法は、好
適には、高周波数波形信号を発生し、且つ集積回路１０
のメモリブロック２０を許容するか又は拒否するかの判
別を行うために高周波数波形信号に応答して、好適には
隣接する行Ｒ及び隣接する列Ｃであるメモリブロック２
０の二つの行Ｒ及び二つの列Ｃのみの間の境界に亘りテ
ストパターンを発生することを包含している。このテス
トパターン発生ステップは、好適には、書込みイネーブ
ル信号を発生し、少なくとも一つのアドレスビットを発
生し、少なくとも一つのデータビットを発生し、メモリ
ブロックの二つの行Ｒのみ及び二つの列Ｃのみの所定の
アドレスを選択することを包含している。このテストパ
ターン発生ステップは、更に、好適には、メモリブロッ
ク２０の選択した部分のみをイネーブルさせる少なくと
も一つのイネーブル信号を発生し且つ高周波数テスト用
の選択したアドレスをデコードすることを包含してい
る。該テストパターン発生ステップは、更に、好適に
は、発生したアドレスビット及び発生したデータビット
を通常の論理で多重化させ、且つ多重化させたアドレス
ビット及びデータビットを二つの並置された即ち並んだ
ワード及び二つの並置されたビットのみに対して適用す
ることを包含している。
【００２７】本発明に基づくメモリブロック２０を具備
する集積回路１０をテストする別の方法は、好適には、
テストを行うために他の部分ではなくメモリブロック２
０の部分のみ、例えば二つの隣接する行Ｒのみ及び二つ
の隣接する列Ｃのみを選択し且つメモリブロック２０を
許容するか又は拒否するかを判別するためにメモリブロ
ック２０の選択した部分のみに亘りストレステストパタ
ーンを発生することを包含している。そのストレステス
トパターン発生ステップは、好適には、書込みイネーブ
ル信号を発生し、少なくとも一つのアドレスビットを発
生し、少なくとも一つのデータビットを発生し、メモリ
ブロック２０の二つの行Ｒのみ及び二つの列Ｃのみの所
定のアドレスを選択することを包含している。そのスト
レステストパターン発生ステップは、更に、好適には、
メモリブロック２０の選択した部分のみをイネーブルさ
せるための少なくとも一つのイネーブル信号を発生し且
つ高周波数テスト用の選択したアドレスをデコードする
ことを包含している。そのストレステストパターン発生
ステップは、更に、好適には、発生したアドレスビット
及び発生したデータビットを通常の論理で多重化させ、
且つその多重化させたアドレス及びデータビットを二つ
の並んだワード及び二つの並んだビットのみに適用させ
ることを包含している。
【００２８】図４は、図１−３に示してあり且つ本発明
に基づいて本明細書に記載したような集積回路１０の一
般的な動作を例示している。例示したように、テストす
ることが所望される行及び列を選択し（ステップ５１）
且つ高周波数波形を波形発生器３１によって発生する
（ステップ５２）。この発生された波形を、次いで、デ
ータビット発生器３６を開始させるためのパルスとして
使用してデータビット５３を発生するためのデータビッ
ト発生器３６及びアドレスビット５４を発生するための
アドレス発生器３７を開始させることが可能である。こ
のパルスは、更に、メモリブロック２０に対して書込み
イネーブル信号及び出力イネーブル信号を発生するため
に書込みイネーブル及び出力イネーブル信号発生器３５
を開始させるために使用することも可能である。
【００２９】アドレス及びデータビット及び高周波数波
形は、次いで、メモリブロックのアドレスレジスタ及び
データレジスタに対して、マルチプレクサ３８によって
マルチプレクス即ち多重化させることが可能である（ス
テップ５６）。次いで、そのアドレスはデータビットに
対してデコードされ（ステップ５７）、且つ高周波数Ａ
Ｃデータビット信号が選択された行及び列へ印加される
（ステップ５８）。対応する列のセンスアンプがデータ
ビットを検知し（ステップ５９）、且つそのデータは出
力バッファへ転送される。出力バッファが出力イネーブ
ル信号によってイネーブルされると、そのデータは出力
バッファから読取られる（ステップ６１）。次いで、読
取られたデータビットが予測された結果と比較される
（ステップ６２）。比較した結果が許容可能なものでな
い場合には（ステップ６３）、メモリブロック２０が拒
否される（ステップ６４）。一方、比較結果が許容可能
なものである場合には、メモリブロック２０はそのテス
トをパス即ち合格とし且つ許容可能なものとさせる（ス
テップ６５）。
【００３０】本発明の集積回路１０及び方法は、集積回
路１０上の例えばＲＡＭなどのメモリブロック２０の長
期に亘る（２−３カ月の）ＡＣストレステストを僅か
２，３日へ減少させている。この様な減少は、効果的に
時間を節約し且つ製造業者の資源を節約している。ＡＣ
品質テストの短縮化は、更に、製造業者が製品を顧客に
対してより迅速に配送することを可能とし、そのことは
製造業者に対し実質的な競争力及び市場での有益性を与
えている。
【００３１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 本発明に基づいてテスト能力を向上させた集
積回路を示した概略ブロック図。
【図２】 本発明に基づいてテスト能力を向上させた集
積回路のメモリブロックの一部を示した概略図。
【図３】 本発明に基づいてテスト能力を向上させた集
積回路の選択可能なストレステスタを示した概略ブロッ
ク図。
【図４】 本発明に基づく集積回路のメモリを選択的に
テストすることの可能な方法を示したフローチャート。
【符号の説明】
１０ 集積回路 １１ 基板 １５ 書込みイネーブルレジスタ １６ クロック入力 １７ 出力イネーブルレジスタ １８ 書込みパルス発生器 １９ データ入力バッファ ２０ メモリブロック ２１ 行デコーダ ２２ 列デコーダ ２３ アドレスデコーダ ２４ データレジスタ ２５ メモリセル ２６ 出力ラッチ ２７ 出力バッファ ２８ センスアンプ ３０ 選択可能なストレステスト手段 ３１ 高周波数波形発生手段 ３２ リングオシレータ ３３ 選択可能なテストパターン発生手段

Claims (38)

    【特許請求の範囲】
  1. 【請求項１】 テスト能力を向上させた集積回路におい
    て、 基板、 前記基板上のメモリブロックであって、前記基板上の所
    定の区域内に複数個の行及び複数個の列の形態で配列し
    た複数個のメモリセルと、前記複数個のメモリセルの各
    々へ接続しており且つその列を画定する少なくとも一つ
    のビット線と、前記複数個のメモリセルの各々へ接続し
    ており且つその行を画定する少なくとも一つのワード線
    と、前記少なくとも一つのビット線へ接続しており前記
    複数個のメモリセルへデータ入力を供給するデータ入力
    手段と、前記少なくとも一つのビット線へ接続しており
    前記複数個の列のうちの少なくとも一つにおけるアドレ
    スされたメモリセルの状態を検知するセンスアンプ手段
    と、前記センスアンプ手段に応答し前記メモリセルから
    のデータ出力を与えるデータ出力手段と、を有している
    メモリブロック、 前記基板上に設けられており且つ前記メモリブロックへ
    接続されておりメモリブロックを許容するか又は拒否す
    るかを判別するために前記メモリブロックの部分のみに
    ついて選択的にストレステストを行う選択可能なストレ
    ステスト手段、を有することを特徴とする集積回路。
  2. 【請求項２】 請求項１において、前記選択可能なスト
    レステスト手段が、前記基板上に設けられており高周波
    数波形を発生するための高周波数波形発生手段、及び前
    記基板上に設けられており前記高周波数発生手段に応答
    し且つ前記メモリブロックへ接続されていて前記メモリ
    ブロックの選択した部分のみにテストパターンを発生す
    る選択可能なテストパターン発生手段を有することを特
    徴とする集積回路。
  3. 【請求項３】 請求項２において、前記選択可能なスト
    レステスト手段が、更に、前記選択可能なテストパター
    ン発生手段に応答し高周波数テスト用の選択されたアド
    レスをデコードするアドレスデコード手段を有している
    ことを特徴とする集積回路。
  4. 【請求項４】 請求項２において、前記テストパターン
    発生手段が、前記メモリブロックの二つの隣接した行の
    み及び二つの隣接した列のみの境界に亘りテストパター
    ンを選択的に発生することを特徴とする集積回路。
  5. 【請求項５】 請求項２において、前記テストパターン
    発生手段が書込みイネーブル信号を発生するための書込
    みイネーブル発生手段、少なくとも一つのアドレスビッ
    トを発生するためのアドレスビット発生手段、少なくと
    も一つのデータビットを発生するためのデータビット発
    生手段、二つの列のみ及び二つの行のみの所定のアドレ
    スを選択するための選択手段を有することを特徴とする
    集積回路。
  6. 【請求項６】 請求項５において、前記選択手段が前記
    メモリブロックの選択した部分をイネーブルさせるため
    の少なくとも一つのイネーブル信号を発生するためのイ
    ネーブル信号発生手段を有していることを特徴とする集
    積回路。
  7. 【請求項７】 請求項５において、前記選択可能なスト
    レス発生手段が、更に、前記メモリブロックの前記アド
    レス手段に対し発生されたアドレスビット及び発生され
    たデータビットを多重化させるマルチプレクス手段を有
    しており、従って前記発生されたアドレスビット及び前
    記発生されたデータビットが二つの隣同士のワード及び
    二つの隣同士のビットに対して適用されることを特徴と
    する集積回路。
  8. 【請求項８】 請求項２において、前記高周波数波形が
    前記メモリブロックのＡＣストレステスト選択部分に対
    し少なくとも約１００ＭＨｚの波形を有していることを
    特徴とする集積回路。
  9. 【請求項９】 請求項２において、前記高周波数波形発
    生手段がリングオシレータを有していることを特徴とす
    る集積回路。
  10. 【請求項１０】 テスト能力を向上させた集積回路にお
    いて、 基板、 前記基板上に設けられており、前記基板上の所定の区域
    内において複数個の行及び複数個の列の形態で配列され
    ている複数個のメモリセル、前記複数個のメモリセルの
    各々へ接続しており且つ列を画定する少なくとも一つの
    ビット線、前記複数個のメモリセルの各々へ接続してお
    り且つその行を画定する少なくとも一つのワード線、前
    記少なくとも一つのビット線へ接続しており前記複数個
    の列のうちの少なくとも一つにおけるアドレスされたメ
    モリセルの状態を検知するセンスアンプ手段を有してい
    るメモリブロック、 前記基板上に設けられており且つ前記メモリブロックへ
    接続しており、メモリブロックを許容するか又は拒否す
    るかを判別するために前記メモリブロックの部分のみの
    境界に亘り選択的にストレステストを行う選択可能な高
    周波数ストレステスタ、を有することを特徴とする集積
    回路。
  11. 【請求項１１】 請求項１０において、前記選択可能な
    高周波数ストレステスタは、前記基板上に設けられてお
    り高周波数波形を発生する高周波数波形発生器、及び前
    記高周波数発生器に応答し且つ前記メモリブロックへ接
    続されており前記メモリブロックの選択された部分のみ
    に亘りテストパターンを発生する選択可能なテストパタ
    ーン発生器を有することを特徴とする集積回路。
  12. 【請求項１２】 請求項１１において、前記選択可能な
    高周波数ストレステスタは、更に、前記選択可能なテス
    トパターン発生器に応答し高周波数テスト用の選択した
    アドレスをデコードするためのアドレスデコーダを有し
    ていることを特徴とする集積回路。
  13. 【請求項１３】 請求項１２において、前記テストパタ
    ーン発生器が前記メモリブロックの二つの隣接する列の
    み及び二つの隣接する行のみの間の境界に亘りテストパ
    ターンを選択的に発生することを特徴とする集積回路。
  14. 【請求項１４】 請求項１３において、前記テストパタ
    ーン発生器が書込みイネーブル信号を発生するための書
    込みイネーブル発生手段、少なくとも一つのアドレスビ
    ットを発生するためのアドレスビット発生手段、少なく
    とも一つのデータビットを発生するためのデータビット
    発生手段、二つの列のみ及び二つの行のみの所定のアド
    レスを選択するための選択手段を有することを特徴とす
    る集積回路。
  15. 【請求項１５】 請求項１４において、前記選択手段
    が、前記メモリブロックの選択した部分をイネーブルさ
    せるために少なくとも一つのイネーブル信号を発生する
    イネーブル信号発生手段を有していることを特徴とする
    集積回路。
  16. 【請求項１６】 請求項１５において、前記選択可能な
    ストレステスタが、更に、前記メモリブロックの前記ア
    ドレス手段に対し前記発生したアドレスビット及び前記
    発生したデータビットを多重化させるマルチプレクス手
    段を有しており、従って前記発生したアドレスビット及
    び前記発生したデータビットが二つの隣合ったワード及
    び二つの隣合ったビットのみに対して適用されることを
    特徴とする集積回路。
  17. 【請求項１７】 請求項１６において、前記高周波数波
    形が、前記メモリブロックの選択した部分のＡＣストレ
    ステストのために少なくとも約１００ＭＨｚの波形を有
    していることを特徴とする集積回路。
  18. 【請求項１８】 請求項１７において、前記高周波数波
    形発生器がリングオシレータを有していることを特徴と
    する集積回路。
  19. 【請求項１９】 集積回路のメモリブロックの部分のみ
    を選択的にテストするための高周波数選択可能ストレス
    テスタにおいて、 高周波数波形を発生するための高周波数波形発生器、 前記高周波数波形発生器に応答し且つ集積回路のメモリ
    ブロックへ接続されるべく適合されている選択可能なテ
    ストパターン発生手段であって、メモリブロックを許容
    するか又は拒否するかを判別するためにメモリブロック
    の選択した部分のみに亘ってテストパターンを発生させ
    る選択可能なテストパターン発生手段、を有することを
    特徴とするストレステスタ。
  20. 【請求項２０】 請求項１９において、前記選択可能な
    ストレステスト手段が、更に前記選択可能なテストパタ
    ーン発生手段に応答して高周波数テスト用の選択したア
    ドレスをデコードするアドレスデコード手段を有してい
    ることを特徴とするストレステスタ。
  21. 【請求項２１】 請求項２０において、前記テストパタ
    ーン発生手段が前記メモリブロックの二つの隣接した行
    のみ及び二つの隣接した列のみの間の境界に亘りテスト
    パターンを選択的に発生させることを特徴とするストレ
    ステスタ。
  22. 【請求項２２】 請求項２１において、前記テストパタ
    ーン発生手段が書込みイネーブル信号を発生するための
    書込みイネーブル発生手段、少なくとも一つのアドレス
    ビットを発生するためのアドレスビット発生手段、少な
    くとも一つのデータビットを発生するためのデータビッ
    ト発生手段、二つの列のみ及び二つの行のみの所定のア
    ドレスを選択するための選択手段を有していることを特
    徴とするストレステスタ。
  23. 【請求項２３】 請求項２２において、前記選択手段が
    前記メモリブロックの選択した部分をイネーブルさせる
    ための少なくとも一つのイネーブル信号を発生するため
    のイネーブル信号発生手段を有していることを特徴とす
    るストレステスタ。
  24. 【請求項２４】 請求項２３において、前記選択可能な
    ストレステスト手段が、更に、前記メモリブロックの前
    記アドレス手段に対し前記発生したアドレスビットと前
    記発生したデータビットとを多重化させるためのマルチ
    プレクス手段を有しており、従って前記発生したアドレ
    スビット及び前記発生したデータビットが二つの並んだ
    ワード及び二つの並んだビットのみに適用されることを
    特徴とするストレステスタ。
  25. 【請求項２５】 請求項２４において、前記高周波数波
    形が前記メモリブロックの選択した部分をＡＣストレス
    テストするための少なくとも約１００ＭＨｚの波形を有
    していることを特徴とするストレステスタ。
  26. 【請求項２６】 請求項２５において、前記高周波数波
    形発生手段がリングオシレータを有していることを特徴
    とするストレステスタ。
  27. 【請求項２７】 メモリブロックを具備する集積回路の
    テスト方法において、 高周波数波形信号を発生し、 メモリブロックを許容するか又は拒否するかの判別を行
    うために前記高周波数波形信号に応答して前記メモリブ
    ロックの二つの列のみ及び二つの行のみの間の境界に亘
    るテストパターンを発生する、上記各ステップを有する
    ことを特徴とする方法。
  28. 【請求項２８】 請求項２７において、前記テストパタ
    ーン発生ステップが、書込みイネーブル信号を発生し、
    少なくとも一つのアドレスビットを発生し、少なくとも
    一つのデータビットを発生し、メモリブロックの二つの
    列のみ及び二つの行のみの所定のアドレスを選択する、
    ことを特徴とする方法。
  29. 【請求項２９】 請求項２８において、前記テストパタ
    ーン発生ステップが、更に、高周波数テスト用の選択し
    たアドレスをデコードすることを特徴とする方法。
  30. 【請求項３０】 請求項２９において、前記選択するス
    テップが、前記メモリブロックの選択した部分のみをイ
    ネーブルさせる少なくとも一つのイネーブル信号を発生
    することを特徴とする方法。
  31. 【請求項３１】 請求項３０において、前記テストパタ
    ーン発生ステップが、前記メモリブロックの二つの隣接
    した行のみ及び二つの隣接した列のみに亘るテストパタ
    ーンを選択的に発生することを特徴とする方法。
  32. 【請求項３２】 請求項３１において、前記テストパタ
    ーン発生ステップが、更に、前記発生したアドレスビッ
    ト及び前記発生したデータビットを通常の論理で多重化
    させ且つその多重化させたアドレスビット及びデータビ
    ットを二つの並んだワード及び二つの並んだビットのみ
    に適用させることを特徴とする方法。
  33. 【請求項３３】 メモリブロックを具備する集積回路の
    テスト方法において、 前記メモリブロックのテストを行う部分のみを選択し、 メモリブロックを許容するか又は拒否するかの判別を行
    うために前記メモリブロックの選択した部分に亘っての
    みストレステストパターンを発生する、上記各ステップ
    を有することを特徴とする方法。
  34. 【請求項３４】 請求項３３において、前記ストレステ
    ストパターン発生ステップが、書込みイネーブル信号を
    発生し、少なくとも一つのアドレスビットを発生し、少
    なくとも一つのデータビットを発生し、メモリブロック
    の二つの列のみ及び二つの行のみの所定のアドレスを選
    択することを特徴とする方法。
  35. 【請求項３５】 請求項３４において、前記ストレステ
    ストパターン発生ステップが、更に、高周波数テスト用
    の選択したアドレスをデコードすることを特徴とする方
    法。
  36. 【請求項３６】 請求項３５において、前記選択するス
    テップが、前記メモリブロックの選択した部分のみをイ
    ネーブルさせるための少なくとも一つのイネーブル信号
    を発生することを特徴とする方法。
  37. 【請求項３７】 請求項３６において、前記ストレステ
    ストパターン発生ステップが、前記メモリブロックの二
    つの隣接した行のみ及び二つの隣接した列のみの間の境
    界に亘りテストパターンを選択的に発生することを特徴
    とする方法。
  38. 【請求項３８】 請求項３７において、前記ストレステ
    ストパターン発生ステップが、更に、前記発生したアド
    レスビット及び前記発生したデータビットを通常の論理
    で多重化させ且つその多重化させたアドレスビット及び
    データビットを二つの並んだワード及び二つの並んだビ
    ットのみに適用させることを特徴とする方法。
JP10143285A 1997-05-23 1998-05-25 メモリを具備する集積回路のストレステスト方法及びメモリ用のストレステスタを具備する集積回路 Pending JPH117798A (ja)

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