JPH0620465A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0620465A JPH0620465A JP3221863A JP22186391A JPH0620465A JP H0620465 A JPH0620465 A JP H0620465A JP 3221863 A JP3221863 A JP 3221863A JP 22186391 A JP22186391 A JP 22186391A JP H0620465 A JPH0620465 A JP H0620465A
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- G11C2029/5004—Voltage
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】 （修正有）
【構成】 列線上の増幅手段は、電位を検出するための
検出ノード、検出された電位を増幅しラッチするラッチ
ノード、及びラッチノードと検出ノードとを分離するた
めの分離手段を有し、メモリセルアレイの行及び列選択
後ラッチノードと検出ノードとを接続するように分離手
段の導通／非導通を制御する。また、テストモード指示
信号に応答して、メモリセルアレイの内部データ伝達線
に関連する列のすべてを内部データ伝達線へ接続する列
接続手段、内部データ伝達線を所定電位にプリチャージ
するためのプリチャージ手段を有し、テストモード指示
信号及び内部データ伝達線上の電位に応答して、接続さ
れた列に不良メモリセルが含まれるか否かを判別する。 【効果】高速でデータの読出が可能であり、最大１行の
メモリセルのテストを同時に実行することのできるため
テスト時間が短縮される。
検出ノード、検出された電位を増幅しラッチするラッチ
ノード、及びラッチノードと検出ノードとを分離するた
めの分離手段を有し、メモリセルアレイの行及び列選択
後ラッチノードと検出ノードとを接続するように分離手
段の導通／非導通を制御する。また、テストモード指示
信号に応答して、メモリセルアレイの内部データ伝達線
に関連する列のすべてを内部データ伝達線へ接続する列
接続手段、内部データ伝達線を所定電位にプリチャージ
するためのプリチャージ手段を有し、テストモード指示
信号及び内部データ伝達線上の電位に応答して、接続さ
れた列に不良メモリセルが含まれるか否かを判別する。 【効果】高速でデータの読出が可能であり、最大１行の
メモリセルのテストを同時に実行することのできるため
テスト時間が短縮される。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特にその高速化、高集積化およびテスト容易化を実
現するための構成に関する。
し、特にその高速化、高集積化およびテスト容易化を実
現するための構成に関する。
【０００２】
【従来の技術】図２７は従来の半導体記憶装置の全体の
構成を概略的に示すブロック図である。この図２７に示
す半導体記憶装置の構成は、たとえば１９９０シンポジ
ウム・オン・ＶＬＳＩ・サーキッツ、第１７頁および第
１８頁のナカゴメ等による「６４Ｍｂ ＤＲＡＭのため
の１．５Ｖ回路技術」と題された論文に示されている。
構成を概略的に示すブロック図である。この図２７に示
す半導体記憶装置の構成は、たとえば１９９０シンポジ
ウム・オン・ＶＬＳＩ・サーキッツ、第１７頁および第
１８頁のナカゴメ等による「６４Ｍｂ ＤＲＡＭのため
の１．５Ｖ回路技術」と題された論文に示されている。
【０００３】図２７を参照して、従来の半導体記憶装置
は、行および列からなるマトリクス状に配列されたメモ
リセルを含むメモリセルアレイ１９６と、内部行アドレ
ス信号にしたがってメモリセルアレイ１９６の対応の行
を選択する行デコーダ１９９と、内部列アドレス信号に
応答してメモリセルアレイ１９６の対応の列を選択する
ための列選択信号を発生する列デコーダ１９２を含む。
このメモリセルアレイ１９６は、たとえば２５６行２５
６列の行列状に配置されたダイナミック型メモリセルを
含む。
は、行および列からなるマトリクス状に配列されたメモ
リセルを含むメモリセルアレイ１９６と、内部行アドレ
ス信号にしたがってメモリセルアレイ１９６の対応の行
を選択する行デコーダ１９９と、内部列アドレス信号に
応答してメモリセルアレイ１９６の対応の列を選択する
ための列選択信号を発生する列デコーダ１９２を含む。
このメモリセルアレイ１９６は、たとえば２５６行２５
６列の行列状に配置されたダイナミック型メモリセルを
含む。
【０００４】従来の半導体記憶装置はさらに、列デコー
ダ１９２からの列選択信号に応答して、メモリセルアレ
イ１９６の対応の列を内部データ伝達線ＩＯ，／ＩＯへ
接続するための入出力ゲート１９３と、行デコーダ１９
９により選択された１行のメモリセルのデータを検知し
増幅するためのセンスアンプ回路１９４と、半導体記憶
装置のスタンバイ時にメモリセルアレイ１９６の各列を
所定電位（たとえば電源電位Ｖｃｃと接地電位Ｖｓｓの
１／２）にプリチャージするためのプリチャージ回路１
９５と、スタンバイ時に内部データ伝達線対ＩＯ，／Ｉ
Ｏを所定電位（たとえば“Ｈ”レベル）にプリチャージ
するためのＩＯ線プリチャージ回路１９７と、この内部
データ伝達線ＩＯ，／ＩＯに結合される入出力回路１９
８を含む。入出力回路１９８は、データ書込時において
は外部書込データＤｉｎに従って内部書込データを生成
し内部データ伝達線ＩＯ，／ＩＯへ伝達する。入出力回
路１９８はデータ読出時においては内部データ伝達線Ｉ
Ｏ，／ＩＯ上の内部読出データ（選択されたメモリセル
から伝達されたデータ）に応答して外部読出データＤｏ
ｕｔを生成する。
ダ１９２からの列選択信号に応答して、メモリセルアレ
イ１９６の対応の列を内部データ伝達線ＩＯ，／ＩＯへ
接続するための入出力ゲート１９３と、行デコーダ１９
９により選択された１行のメモリセルのデータを検知し
増幅するためのセンスアンプ回路１９４と、半導体記憶
装置のスタンバイ時にメモリセルアレイ１９６の各列を
所定電位（たとえば電源電位Ｖｃｃと接地電位Ｖｓｓの
１／２）にプリチャージするためのプリチャージ回路１
９５と、スタンバイ時に内部データ伝達線対ＩＯ，／Ｉ
Ｏを所定電位（たとえば“Ｈ”レベル）にプリチャージ
するためのＩＯ線プリチャージ回路１９７と、この内部
データ伝達線ＩＯ，／ＩＯに結合される入出力回路１９
８を含む。入出力回路１９８は、データ書込時において
は外部書込データＤｉｎに従って内部書込データを生成
し内部データ伝達線ＩＯ，／ＩＯへ伝達する。入出力回
路１９８はデータ読出時においては内部データ伝達線Ｉ
Ｏ，／ＩＯ上の内部読出データ（選択されたメモリセル
から伝達されたデータ）に応答して外部読出データＤｏ
ｕｔを生成する。
【０００５】図２７に示す半導体記憶装置の構成におい
て、行デコーダ１９９と列デコーダ１９２により指定さ
れた行および列の交点に位置するメモリセルが選択さ
れ、この選択されたメモリセルに対しデータの書込およ
び読出が行なわれる。
て、行デコーダ１９９と列デコーダ１９２により指定さ
れた行および列の交点に位置するメモリセルが選択さ
れ、この選択されたメモリセルに対しデータの書込およ
び読出が行なわれる。
【０００６】図２８は、図２７に示す半導体記憶装置の
要部の構成を示す図である。図２８においては、メモリ
セルアレイ１９６の１列に関連する回路部分が代表的に
示される。図２８を参照して、メモリセルアレイ１９６
は、列線としての１対のビット線ＢＬ，／ＢＬと、各々
に１行のメモリセルが接続される行線としてのワード線
ＷＬ１ないしＷＬ２５６を含む。１本のワード線と１対
のビット線のうちの一方のビット線との交点にメモリセ
ルが配置される。すなわち、ワード線ＷＬ１とビット線
ＢＬとの交点にメモリセルＭＣ１，１が配置され、ワー
ド線ＷＬ２と相補ビット線／ＢＬとの交点にメモリセル
ＭＣ１，２が配置される。ワード線ＷＬ２５６と相補ビ
ット線／ＢＬとの交点にメモリセルＭＣ１，２５６が配
置される。
要部の構成を示す図である。図２８においては、メモリ
セルアレイ１９６の１列に関連する回路部分が代表的に
示される。図２８を参照して、メモリセルアレイ１９６
は、列線としての１対のビット線ＢＬ，／ＢＬと、各々
に１行のメモリセルが接続される行線としてのワード線
ＷＬ１ないしＷＬ２５６を含む。１本のワード線と１対
のビット線のうちの一方のビット線との交点にメモリセ
ルが配置される。すなわち、ワード線ＷＬ１とビット線
ＢＬとの交点にメモリセルＭＣ１，１が配置され、ワー
ド線ＷＬ２と相補ビット線／ＢＬとの交点にメモリセル
ＭＣ１，２が配置される。ワード線ＷＬ２５６と相補ビ
ット線／ＢＬとの交点にメモリセルＭＣ１，２５６が配
置される。
【０００７】メモリセルＭＣ（以下メモリセルを総称的
に示す場合、符号ＭＣを用いる）は、１トランジスタ・
１キャパシタ型のダイナミック型メモリセルを備える。
１トランジスタ・１キャパシタ型ダイナミック型メモリ
セルにおいては、情報は電荷の形態でキャパシタ（２１
０，２１１，２１２）に記憶され、このキャパシタに記
憶された情報は、対応のワード線上の信号ＷＬ（ワード
線選択信号を総称的に示す）に応答して転送ゲート（２
０７，２０８，２０９）を介して対応のビット線（ＢＬ
または／またはＢＬ）へ伝達される。
に示す場合、符号ＭＣを用いる）は、１トランジスタ・
１キャパシタ型のダイナミック型メモリセルを備える。
１トランジスタ・１キャパシタ型ダイナミック型メモリ
セルにおいては、情報は電荷の形態でキャパシタ（２１
０，２１１，２１２）に記憶され、このキャパシタに記
憶された情報は、対応のワード線上の信号ＷＬ（ワード
線選択信号を総称的に示す）に応答して転送ゲート（２
０７，２０８，２０９）を介して対応のビット線（ＢＬ
または／またはＢＬ）へ伝達される。
【０００８】プリチャージ回路１９５は、プリチャージ
指示信号φＥに応答して各ビット線ＢＬ，／ＢＬを所定
のプリチャージ電位ＶＨにプリチャージするためのプリ
チャージトランジスタ２０４および２０５と、プリチャ
ージ指示信号φＥに応答してビット線ＢＬ，／ＢＬの電
位をイコライズするためのイコライズトランジスタ２０
６を含む。プリチャージトランジスタ２０４および２０
５はともにｎチャネルＭＯＳトランジスタにより構成さ
れる。トランジスタ２０４は、プリチャージ指示信号φ
Ｅに応答して相補ビット線／ＢＬへプリチャージ電位Ｖ
Ｈ（通常Ｖｃｃ／２；Ｖｃｃは動作電源電位）を伝達す
る。トランジスタ２０５はプリチャージ指示信号φＥに
応答してビット線ＢＬへプリチャージ電位ＶＨを伝達す
る。イコライズトランジスタ２０６は、プリチャージ指
示信号φＥに応答してビット線ＢＬと相補ビット線／Ｂ
Ｌとを短絡する。
指示信号φＥに応答して各ビット線ＢＬ，／ＢＬを所定
のプリチャージ電位ＶＨにプリチャージするためのプリ
チャージトランジスタ２０４および２０５と、プリチャ
ージ指示信号φＥに応答してビット線ＢＬ，／ＢＬの電
位をイコライズするためのイコライズトランジスタ２０
６を含む。プリチャージトランジスタ２０４および２０
５はともにｎチャネルＭＯＳトランジスタにより構成さ
れる。トランジスタ２０４は、プリチャージ指示信号φ
Ｅに応答して相補ビット線／ＢＬへプリチャージ電位Ｖ
Ｈ（通常Ｖｃｃ／２；Ｖｃｃは動作電源電位）を伝達す
る。トランジスタ２０５はプリチャージ指示信号φＥに
応答してビット線ＢＬへプリチャージ電位ＶＨを伝達す
る。イコライズトランジスタ２０６は、プリチャージ指
示信号φＥに応答してビット線ＢＬと相補ビット線／Ｂ
Ｌとを短絡する。
【０００９】センスアンプ回路１９４は、Ｎ型センスア
ンプ駆動信号φＮに応答してビット線対ＢＬ，／ＢＬの
低電位のビット線の電位を放電するＮ型センスアンプＮ
ＳＡと、Ｐ型センスアンプ駆動信号φＰに応答してビッ
ト線対ＢＬ，／ＢＬの高電位のビット線の電位を充電す
るためのＰ型センスアンプＰＳＡを含む。Ｎ型センスア
ンプＮＳＡは、１対の交差結合されたｎチャネルＭＯＳ
トランジスタ２０２および２０３を含む。ｎチャネルＭ
ＯＳトランジスタ２０２は、そのゲートがビット線ＢＬ
に接続され、その一方導通端子（ドレイン）が相補ビッ
ト線／ＢＬに接続され、その他方導通端子（ソース）に
Ｎ型センスアンプ駆動信号φＮを受ける。ｎチャネルＭ
ＯＳトランジスタ２０３はそのゲートが相補ビット線／
ＢＬに接続され、その一方導通端子（ドレイン）がビッ
ト線ＢＬに接続され、その他方導通端子（ソース）にＮ
型センスアンプ駆動信号φＮを受ける。
ンプ駆動信号φＮに応答してビット線対ＢＬ，／ＢＬの
低電位のビット線の電位を放電するＮ型センスアンプＮ
ＳＡと、Ｐ型センスアンプ駆動信号φＰに応答してビッ
ト線対ＢＬ，／ＢＬの高電位のビット線の電位を充電す
るためのＰ型センスアンプＰＳＡを含む。Ｎ型センスア
ンプＮＳＡは、１対の交差結合されたｎチャネルＭＯＳ
トランジスタ２０２および２０３を含む。ｎチャネルＭ
ＯＳトランジスタ２０２は、そのゲートがビット線ＢＬ
に接続され、その一方導通端子（ドレイン）が相補ビッ
ト線／ＢＬに接続され、その他方導通端子（ソース）に
Ｎ型センスアンプ駆動信号φＮを受ける。ｎチャネルＭ
ＯＳトランジスタ２０３はそのゲートが相補ビット線／
ＢＬに接続され、その一方導通端子（ドレイン）がビッ
ト線ＢＬに接続され、その他方導通端子（ソース）にＮ
型センスアンプ駆動信号φＮを受ける。
【００１０】Ｐ型センスアンプＰＳＡは、一対の交差結
合されたｐチャネルＭＯＳトランジスタ２１３および２
１４を含む。ｐチャネルＭＯＳトランジスタ２１３はそ
のゲートがビット線ＢＬに接続され、その一方導通端子
（ドレイン）が相補ビット線／ＢＬに接続され、その他
方導通端子（ソース）にＰ型センスアンプ駆動信号φＰ
を受ける。ｐチャネルＭＯＳトランジスタ２１４はその
ゲートが相補ビット線／ＢＬへ接続され、その一方導通
端子（ドレイン）はビット線ＢＬに接続され、その他方
導通端子（ソース）にＰ型センスアンプ駆動信号φＰを
受ける。
合されたｐチャネルＭＯＳトランジスタ２１３および２
１４を含む。ｐチャネルＭＯＳトランジスタ２１３はそ
のゲートがビット線ＢＬに接続され、その一方導通端子
（ドレイン）が相補ビット線／ＢＬに接続され、その他
方導通端子（ソース）にＰ型センスアンプ駆動信号φＰ
を受ける。ｐチャネルＭＯＳトランジスタ２１４はその
ゲートが相補ビット線／ＢＬへ接続され、その一方導通
端子（ドレイン）はビット線ＢＬに接続され、その他方
導通端子（ソース）にＰ型センスアンプ駆動信号φＰを
受ける。
【００１１】入出力ゲート１９３は、列デコーダ（図２
７参照）からの列選択信号Ｙ１に応答してビット線Ｂ
Ｌ，／ＢＬを内部データ伝達線ＩＯ，／ＩＯへそれぞれ
接続するための列選択ゲート２０１および２００を含
む。列選択ゲート２００および２０１は、ｎチャネルＭ
ＯＳトランジスタにより構成される。次に動作について
図２９に示す動作タイミング図を参照して説明する。
７参照）からの列選択信号Ｙ１に応答してビット線Ｂ
Ｌ，／ＢＬを内部データ伝達線ＩＯ，／ＩＯへそれぞれ
接続するための列選択ゲート２０１および２００を含
む。列選択ゲート２００および２０１は、ｎチャネルＭ
ＯＳトランジスタにより構成される。次に動作について
図２９に示す動作タイミング図を参照して説明する。
【００１２】まず、メモリセルＭＣ１，１が“Ｈ”のデ
ータを保持している場合のデータ読出動作について説明
する。
ータを保持している場合のデータ読出動作について説明
する。
【００１３】時刻ｔ０において、プリチャージ指示信号
φＥが“Ｌ”と立ち下がることにより、メモリサイクル
が開始される。このプリチャージ指示信号φＥの立ち下
がりに応答して、イコライズ回路１９５は不活性状態と
なり、ビット線ＢＬ，／ＢＬはプリチャージ電位ＶＨで
のフローティング状態となる。
φＥが“Ｌ”と立ち下がることにより、メモリサイクル
が開始される。このプリチャージ指示信号φＥの立ち下
がりに応答して、イコライズ回路１９５は不活性状態と
なり、ビット線ＢＬ，／ＢＬはプリチャージ電位ＶＨで
のフローティング状態となる。
【００１４】時刻ｔ１において行デコーダ１９９により
内部行アドレスがデコーダされ、対応のワード線ＷＬ１
の電位が“Ｈ”へ立ち上がる。これに応答して、メモリ
セルＭＣ１，１の転送ゲート２０８が導通し、メモリキ
ャパシタ２１１に保持されていた“Ｈ”のデータがビッ
ト線ＢＬへ伝達される。これにより、ビット線ＢＬの電
位が上昇する。相補ビット線／ＢＬとワード線ＷＬ１と
の交点にはメモリセルは存在しないため、相補ビット線
／ＢＬの電位はプリチャージ電位ＶＨのままである。
内部行アドレスがデコーダされ、対応のワード線ＷＬ１
の電位が“Ｈ”へ立ち上がる。これに応答して、メモリ
セルＭＣ１，１の転送ゲート２０８が導通し、メモリキ
ャパシタ２１１に保持されていた“Ｈ”のデータがビッ
ト線ＢＬへ伝達される。これにより、ビット線ＢＬの電
位が上昇する。相補ビット線／ＢＬとワード線ＷＬ１と
の交点にはメモリセルは存在しないため、相補ビット線
／ＢＬの電位はプリチャージ電位ＶＨのままである。
【００１５】時刻ｔ２において、Ｎ型センスアンプ駆動
信号φＮが中間電位Ｖｃｃ／２から“Ｌ”へ立ち下が
り、かつＰ型センスアンプ駆動信号φＰが中間電位Ｖｃ
ｃ／２から“Ｈ”へ立ち上がる。これにより、Ｎ型セン
スアンプＮＳＡおよびＰ型センスアンプＰＳＡが活性化
され、ビット線ＢＬと相補ビット線／ＢＬとの電位差が
差動的に増幅される。すなわち、ビット線ＢＬの電位が
“Ｈ”へ、相補ビット線／ＢＬの電位が“Ｌ”へ変化す
る。
信号φＮが中間電位Ｖｃｃ／２から“Ｌ”へ立ち下が
り、かつＰ型センスアンプ駆動信号φＰが中間電位Ｖｃ
ｃ／２から“Ｈ”へ立ち上がる。これにより、Ｎ型セン
スアンプＮＳＡおよびＰ型センスアンプＰＳＡが活性化
され、ビット線ＢＬと相補ビット線／ＢＬとの電位差が
差動的に増幅される。すなわち、ビット線ＢＬの電位が
“Ｈ”へ、相補ビット線／ＢＬの電位が“Ｌ”へ変化す
る。
【００１６】時刻ｔ３において、列デコーダ１９０から
内部列アドレスのデコード結果に従って列選択信号Ｙ１
が発生され、列選択ゲート２００および２０１が導通す
る。ビット線ＢＬおよび相補ビット線／ＢＬ上の電位は
内部データ伝達線ＩＯ，／ＩＯへ伝達される。これによ
り、所定の電位にプリチャージされていた内部データ伝
達線ＩＯ，／ＩＯの電位がビット線ＢＬ，／ＢＬの電位
に対応したものとなる。すなわち内部データ伝達線ＩＯ
の電位が“Ｈ”へ上昇し、かつ相補内部データ伝達線／
ＩＯの電位が少し下降する。
内部列アドレスのデコード結果に従って列選択信号Ｙ１
が発生され、列選択ゲート２００および２０１が導通す
る。ビット線ＢＬおよび相補ビット線／ＢＬ上の電位は
内部データ伝達線ＩＯ，／ＩＯへ伝達される。これによ
り、所定の電位にプリチャージされていた内部データ伝
達線ＩＯ，／ＩＯの電位がビット線ＢＬ，／ＢＬの電位
に対応したものとなる。すなわち内部データ伝達線ＩＯ
の電位が“Ｈ”へ上昇し、かつ相補内部データ伝達線／
ＩＯの電位が少し下降する。
【００１７】ここで、相補内部データ伝達線／ＩＯの電
位が“Ｌ”のレベルにまで低下しないのは、ＩＯ線プリ
チャージ回路１９７はプルアップ手段を備えており、こ
のプルアップ手段により電位低下が抑制されているため
である。また、ビット線ＢＬ，／ＢＬの電位が時刻ｔ３
において少し変化しているのは、ビット線ＢＬ，／ＢＬ
が所定のプリチャージ電位にプリチャージされた内部デ
ータ伝達線ＩＯ，／ＩＯに接続され、その電位変動を受
けるためである。
位が“Ｌ”のレベルにまで低下しないのは、ＩＯ線プリ
チャージ回路１９７はプルアップ手段を備えており、こ
のプルアップ手段により電位低下が抑制されているため
である。また、ビット線ＢＬ，／ＢＬの電位が時刻ｔ３
において少し変化しているのは、ビット線ＢＬ，／ＢＬ
が所定のプリチャージ電位にプリチャージされた内部デ
ータ伝達線ＩＯ，／ＩＯに接続され、その電位変動を受
けるためである。
【００１８】この内部データ伝達線ＩＯ，／ＩＯへ読出
されたデータは、図２７に示す入出力回路１９８に含ま
れる出力回路により検出される。この出力回路は、内部
データ伝達線ＩＯが内部データ伝達線／ＩＯよりも高電
位であることを検知し、“Ｈ”の外部出力データＤｏｕ
ｔを生成する。
されたデータは、図２７に示す入出力回路１９８に含ま
れる出力回路により検出される。この出力回路は、内部
データ伝達線ＩＯが内部データ伝達線／ＩＯよりも高電
位であることを検知し、“Ｈ”の外部出力データＤｏｕ
ｔを生成する。
【００１９】次に、このメモリセルＭＣ１，１に“Ｌ”
のデータを書込む動作について説明する。
のデータを書込む動作について説明する。
【００２０】時刻ｔ４まではデータ読出時と同様の動作
が行なわれる。時刻ｔ４において、入出力回路１９８は
“Ｌ”の書込データＤｉｎに応答して、内部データ伝達
線ＩＯの電位を“Ｌ”、相補内部データ伝達線／ＩＯの
電位を“Ｈ”に設定する。この内部データ伝達線ＩＯ，
／ＩＯ上のデータは列選択ゲート２０１および２００を
介してビット線ＢＬ，／ＢＬ上へ伝達される。入出力回
路１３８内の入力回路の駆動能力はセンスアンプＰＳＡ
およびＮＳＡのラッチ能力よりも大きく、ビット線Ｂ
Ｌ，／ＢＬの電位は書込データに対応した電位となる。
ビット線ＢＬ上の“Ｌ”のデータはメモリセルＭＣ１，
１の転送ゲート２０８を介してメモリセルキャパシタ２
１１へ伝達される。これにより、メモリセルＭＣ１，１
への“Ｌ”のデータ書込が完了する。
が行なわれる。時刻ｔ４において、入出力回路１９８は
“Ｌ”の書込データＤｉｎに応答して、内部データ伝達
線ＩＯの電位を“Ｌ”、相補内部データ伝達線／ＩＯの
電位を“Ｈ”に設定する。この内部データ伝達線ＩＯ，
／ＩＯ上のデータは列選択ゲート２０１および２００を
介してビット線ＢＬ，／ＢＬ上へ伝達される。入出力回
路１３８内の入力回路の駆動能力はセンスアンプＰＳＡ
およびＮＳＡのラッチ能力よりも大きく、ビット線Ｂ
Ｌ，／ＢＬの電位は書込データに対応した電位となる。
ビット線ＢＬ上の“Ｌ”のデータはメモリセルＭＣ１，
１の転送ゲート２０８を介してメモリセルキャパシタ２
１１へ伝達される。これにより、メモリセルＭＣ１，１
への“Ｌ”のデータ書込が完了する。
【００２１】時刻ｔ５において、プリチャージ指示信号
φＥを“Ｈ”としする。プリチャージ回路１９５が活性
化されビット線ＢＬ，／ＢＬの電位を所定のプリチャー
ジ電位ＶＨとして次のメモリサイクルに備える。ここで
プリチャージ指示信号φＥが“Ｈ”に立ち上がる時刻ｔ
５においてはすでにワード線ＷＬ１上のワード線選択信
号ＷＬ１および列選択信号Ｙ１は不活性状態の“Ｌ”に
立ち下がっており、またセンスアンプ駆動信号φＮおよ
びφＰもそれぞれ中間電位に復帰している。
φＥを“Ｈ”としする。プリチャージ回路１９５が活性
化されビット線ＢＬ，／ＢＬの電位を所定のプリチャー
ジ電位ＶＨとして次のメモリサイクルに備える。ここで
プリチャージ指示信号φＥが“Ｈ”に立ち上がる時刻ｔ
５においてはすでにワード線ＷＬ１上のワード線選択信
号ＷＬ１および列選択信号Ｙ１は不活性状態の“Ｌ”に
立ち下がっており、またセンスアンプ駆動信号φＮおよ
びφＰもそれぞれ中間電位に復帰している。
【００２２】図２７および図２８に示す半導体記憶装置
において、データ読出に要する時間を短縮するために
は、列選択信号Ｙ１をできるだけ速いタイミングで発生
する必要がある。センスアンプＮＳＡおよびＰＳＡが活
性化される時刻ｔ２よりも先に列選択信号Ｙ１を発生す
ることはできない。なぜならばビット線ＢＬ，／ＢＬに
生じた微小の電位差がこの内部データ伝達線ＩＯ，／Ｉ
Ｏへの接続によりさらに小さくなるため、センスアンプ
ＰＳＡおよびＮＳＡが正確な増幅動作を行なうことがで
きなくなるためである。
において、データ読出に要する時間を短縮するために
は、列選択信号Ｙ１をできるだけ速いタイミングで発生
する必要がある。センスアンプＮＳＡおよびＰＳＡが活
性化される時刻ｔ２よりも先に列選択信号Ｙ１を発生す
ることはできない。なぜならばビット線ＢＬ，／ＢＬに
生じた微小の電位差がこの内部データ伝達線ＩＯ，／Ｉ
Ｏへの接続によりさらに小さくなるため、センスアンプ
ＰＳＡおよびＮＳＡが正確な増幅動作を行なうことがで
きなくなるためである。
【００２３】センスアンプ駆動信号φＮおよびφＰが発
生される直後の時効ｔ２へ列選択信号Ｙ１が発生される
時刻ｔ３を近づけた場合においても同様の問題が生じ
る。すなわち、センスアンプＮＳＡおよびＰＳＡにより
ビット線ＢＬ，／ＢＬの電位が十分に増幅される前に、
ビット線ＢＬ，／ＢＬが内部データ伝達線ＩＯ，／ＩＯ
に接続されると、センスアンプＮＳＡおよびＰＳＡが増
幅すべき電位差が小さくなる。このため、センスアンプ
が誤動作し、正確なデータの増幅動作を実行することが
できず、誤ったデータの読出が行なわれる。
生される直後の時効ｔ２へ列選択信号Ｙ１が発生される
時刻ｔ３を近づけた場合においても同様の問題が生じ
る。すなわち、センスアンプＮＳＡおよびＰＳＡにより
ビット線ＢＬ，／ＢＬの電位が十分に増幅される前に、
ビット線ＢＬ，／ＢＬが内部データ伝達線ＩＯ，／ＩＯ
に接続されると、センスアンプＮＳＡおよびＰＳＡが増
幅すべき電位差が小さくなる。このため、センスアンプ
が誤動作し、正確なデータの増幅動作を実行することが
できず、誤ったデータの読出が行なわれる。
【００２４】したがって、図２７および図２８に示す半
導体記憶装置の構成においては、センスアンプＳＮＡお
よびＰＳＡが活性化され、ビット線ＢＬ，／ＢＬ上の電
位が確定した状態で列選択信号Ｙ１を発生する必要があ
る。このため、データ読出時のアクセス時間を十分に高
速化できないという問題がある。
導体記憶装置の構成においては、センスアンプＳＮＡお
よびＰＳＡが活性化され、ビット線ＢＬ，／ＢＬ上の電
位が確定した状態で列選択信号Ｙ１を発生する必要があ
る。このため、データ読出時のアクセス時間を十分に高
速化できないという問題がある。
【００２５】図３０は、従来の半導体記憶装置の他の構
成を示す図である。図３０に示す半導体記憶装置は、た
とえば前述の１９９０シンポジウム・オン・ＶＬＳＩサ
ーキッツのナカゴメ等の論文に示されている。
成を示す図である。図３０に示す半導体記憶装置は、た
とえば前述の１９９０シンポジウム・オン・ＶＬＳＩサ
ーキッツのナカゴメ等の論文に示されている。
【００２６】図３０を参照して、半導体記憶装置は、図
２７に示す半導体記憶装置と同様、メモリセルが行列状
に配置されたメモリセルアレイ３１８と、メモリセルア
レイ３１８から１行を選択するための行デコーダ３１９
と、メモリセルアレイ３１８の１列を選択するための列
デコーダ３１３と、メモリセルアレイ３１８の各列線を
所定電位にプリチャージするプリチャージ回路３１７
と、メモリセルアレイ３１８の行デコーダ３１９により
選択されたメモリセルのデータを検知し増幅するための
センスアンプ回路３１６を含む。
２７に示す半導体記憶装置と同様、メモリセルが行列状
に配置されたメモリセルアレイ３１８と、メモリセルア
レイ３１８から１行を選択するための行デコーダ３１９
と、メモリセルアレイ３１８の１列を選択するための列
デコーダ３１３と、メモリセルアレイ３１８の各列線を
所定電位にプリチャージするプリチャージ回路３１７
と、メモリセルアレイ３１８の行デコーダ３１９により
選択されたメモリセルのデータを検知し増幅するための
センスアンプ回路３１６を含む。
【００２７】この図３０に示す半導体記憶装置は、さら
に、データ読出時において、メモリセルアレイ３１８の
行デコーダ３１９および列デコーダ３１３により選択さ
れたメモリセルのデータを読出データ伝達線Ｏ，／Ｏへ
伝達するための読出ゲート３１５と、データ書込時にお
いてこのメモリセルアレイ３１８の選択メモリセルへ書
込データを伝達するための書込ゲート３１４を含む。こ
の書込ゲート３１４および読出ゲート３１５は列デコー
ダ３１３からの列選択信号に応答してメモリセルアレイ
３１８の対応の列を内部データ伝達線Ｉ，／Ｉおよび
Ｏ，／Ｏへ接続する。
に、データ読出時において、メモリセルアレイ３１８の
行デコーダ３１９および列デコーダ３１３により選択さ
れたメモリセルのデータを読出データ伝達線Ｏ，／Ｏへ
伝達するための読出ゲート３１５と、データ書込時にお
いてこのメモリセルアレイ３１８の選択メモリセルへ書
込データを伝達するための書込ゲート３１４を含む。こ
の書込ゲート３１４および読出ゲート３１５は列デコー
ダ３１３からの列選択信号に応答してメモリセルアレイ
３１８の対応の列を内部データ伝達線Ｉ，／Ｉおよび
Ｏ，／Ｏへ接続する。
【００２８】内部読出データ伝達線Ｏ，／Ｏに対して
は、この内部読出データ伝達線Ｏ，／Ｏを所定電位にプ
リチャージするための出力線プリチャージ回路３２２
と、内部読出データ伝達線Ｏ，／Ｏ上の内部読出データ
から外部読出データＤｏｕｔを生成する出力回路３２１
が設けられる。内部書込データ伝達線Ｉ，／Ｉに対して
は、外部書込データＤｉｎに応答して内部書込データ伝
達線Ｉ，／Ｉへ内部書込データを伝達する入力回路３２
０が設けられる。
は、この内部読出データ伝達線Ｏ，／Ｏを所定電位にプ
リチャージするための出力線プリチャージ回路３２２
と、内部読出データ伝達線Ｏ，／Ｏ上の内部読出データ
から外部読出データＤｏｕｔを生成する出力回路３２１
が設けられる。内部書込データ伝達線Ｉ，／Ｉに対して
は、外部書込データＤｉｎに応答して内部書込データ伝
達線Ｉ，／Ｉへ内部書込データを伝達する入力回路３２
０が設けられる。
【００２９】この図３０に示す半導体記憶装置は、内部
データ伝達線を、読出データのみを伝達する読出データ
伝達線Ｏ，／Ｏと書込データのみを伝達する書込データ
伝達線Ｉ，／Ｉと２つに分けるＩＯ分離構成を備え、セ
ンスアンプ回路３１６の活性化前にデータ読出を実行
し、これによりデータ読出時のアクセス時間の短縮化を
図っている。
データ伝達線を、読出データのみを伝達する読出データ
伝達線Ｏ，／Ｏと書込データのみを伝達する書込データ
伝達線Ｉ，／Ｉと２つに分けるＩＯ分離構成を備え、セ
ンスアンプ回路３１６の活性化前にデータ読出を実行
し、これによりデータ読出時のアクセス時間の短縮化を
図っている。
【００３０】図３１は、図３０に示す半導体記憶装置の
１列に関連する回路部分を示す図である。図３１におい
て、センスアンプ回路３１６、プリチャージ回路３１７
およびメモリセルアレイ３１８は、それぞれ、図２８に
示すセンスアンプ回路１９４、プリチャージ回路１９５
およびメモリセルアレイ１９６と同一構成を備える。単
に各構成要素に付された参照番号が異なっているだけで
あり、これらの回路の構成の詳細な説明は省略する。
１列に関連する回路部分を示す図である。図３１におい
て、センスアンプ回路３１６、プリチャージ回路３１７
およびメモリセルアレイ３１８は、それぞれ、図２８に
示すセンスアンプ回路１９４、プリチャージ回路１９５
およびメモリセルアレイ１９６と同一構成を備える。単
に各構成要素に付された参照番号が異なっているだけで
あり、これらの回路の構成の詳細な説明は省略する。
【００３１】読出ゲート３１５は、ビット線ＢＬ１，／
ＢＬ１上の電位に応答して読出データ伝達線Ｏ，／Ｏの
電位を放電するための放電トランジスタ２２４および２
２５と、列デコーダ３１３からの列選択信号Ｙ１に応答
して放電トランジスタ２２４および２２５をそれぞれ読
出データ伝達線／ＯおよびＯへ接続する読出列選択ゲー
ト２２２および２２３を含む。放電トランジスタ２２４
および２２５は、そのゲートがビット線／ＢＬ１および
ＢＬ１にそれぞれ接続されるｎチャネルＭＯＳトランジ
スタを備える。放電トランジスタ２２４および２２５の
一方導通端子（ソース）は接地電位に接続される。
ＢＬ１上の電位に応答して読出データ伝達線Ｏ，／Ｏの
電位を放電するための放電トランジスタ２２４および２
２５と、列デコーダ３１３からの列選択信号Ｙ１に応答
して放電トランジスタ２２４および２２５をそれぞれ読
出データ伝達線／ＯおよびＯへ接続する読出列選択ゲー
ト２２２および２２３を含む。放電トランジスタ２２４
および２２５は、そのゲートがビット線／ＢＬ１および
ＢＬ１にそれぞれ接続されるｎチャネルＭＯＳトランジ
スタを備える。放電トランジスタ２２４および２２５の
一方導通端子（ソース）は接地電位に接続される。
【００３２】読出列選択ゲート２２２および２２３は、
そのゲートに列選択信号Ｙ１を受け、放電トランジスタ
２２４および２２５の他方導通端子（ドレイン）を読出
データ伝達線／ＯおよびＯへそれぞれ接続する。
そのゲートに列選択信号Ｙ１を受け、放電トランジスタ
２２４および２２５の他方導通端子（ドレイン）を読出
データ伝達線／ＯおよびＯへそれぞれ接続する。
【００３３】書込ゲート３１４は、書込指示信号Ｗに応
答して導通状態となるｎチャネルＭＯＳトランジスタ２
２０および２２１と、列デコーダ３１３からの列選択信
号Ｙ１に応答してトランジスタ２２０および２２１を書
込データ伝達線／ＩおよびＩへそれぞれ接続する書込列
選択ゲート２１８および２１９を含む。書込列選択ゲー
ト２１８および２１９はそれぞれ列選択信号Ｙ１に応答
してトランジスタ２２０および２２１の一方導通端子を
それぞれ読出データ伝達線／ＩおよびＩへ接続する。
答して導通状態となるｎチャネルＭＯＳトランジスタ２
２０および２２１と、列デコーダ３１３からの列選択信
号Ｙ１に応答してトランジスタ２２０および２２１を書
込データ伝達線／ＩおよびＩへそれぞれ接続する書込列
選択ゲート２１８および２１９を含む。書込列選択ゲー
ト２１８および２１９はそれぞれ列選択信号Ｙ１に応答
してトランジスタ２２０および２２１の一方導通端子を
それぞれ読出データ伝達線／ＩおよびＩへ接続する。
【００３４】すなわち、この書込ゲート３１４は、デー
タ書込時においてのみ選択列を書込データ伝達線／Ｉお
よびＩへ接続する。
タ書込時においてのみ選択列を書込データ伝達線／Ｉお
よびＩへ接続する。
【００３５】ＩＯ線プリチャージ回路３２２はプルアッ
プ手段を備えており、読出データ伝達線Ｏ，／Ｏを所定
電位（“Ｈ”レベル）にプリチャージする。このプリチ
ャージ回路３２２は読出データ伝達線Ｏ，／Ｏをともに
“Ｈ”へプルアップするためのプルアップステージを含
む。このプリチャージ回路３２２と放電トランジスタ２
４４および２５５により電流を検出する電流検出型セン
ス回路が構成される。次に動作についてその動作波形図
である図３２を参照して説明する。
プ手段を備えており、読出データ伝達線Ｏ，／Ｏを所定
電位（“Ｈ”レベル）にプリチャージする。このプリチ
ャージ回路３２２は読出データ伝達線Ｏ，／Ｏをともに
“Ｈ”へプルアップするためのプルアップステージを含
む。このプリチャージ回路３２２と放電トランジスタ２
４４および２５５により電流を検出する電流検出型セン
ス回路が構成される。次に動作についてその動作波形図
である図３２を参照して説明する。
【００３６】図３２においては、以下のことが仮定され
る。データ書込および読出に対してメモリセルＭＣ１，
１が選択される。メモリセルＭＣ１，１は“Ｈ”のデー
タを保持している。データ書込時メモリセルＭＣ１，１
へ“Ｌ”のデータが書込まれる。
る。データ書込および読出に対してメモリセルＭＣ１，
１が選択される。メモリセルＭＣ１，１は“Ｈ”のデー
タを保持している。データ書込時メモリセルＭＣ１，１
へ“Ｌ”のデータが書込まれる。
【００３７】時刻ｔ０において、プリチャージ指示信号
φＥが“Ｌ”に立ち下がり、メモリサイクルが開始され
る。ビット線ＢＬ１，／ＢＬ１は中間電位のプリチャー
ジ電位ＶＨでフローティング状態とされる。読出データ
伝達線Ｏ，／Ｏは“Ｈ”のレベルにプリチャージされて
いる時刻ｔ１において、行デコーダ３１９のデコード結
果により、ワード線ＷＬ１の電位が“Ｈ”に立ち上が
る。メモリセルＭＣ１，１の転送ゲート２３２が導通状
態となり、メモリセルキャパシタ２３５に保持されてい
る“Ｈ”のデータがビット線ＢＬ１へ伝達され、ビット
線ＢＬ１の電位がより少し上昇する。相補ビット線／Ｂ
Ｌ１はプリチャージ電位ＶＨを維持している。
φＥが“Ｌ”に立ち下がり、メモリサイクルが開始され
る。ビット線ＢＬ１，／ＢＬ１は中間電位のプリチャー
ジ電位ＶＨでフローティング状態とされる。読出データ
伝達線Ｏ，／Ｏは“Ｈ”のレベルにプリチャージされて
いる時刻ｔ１において、行デコーダ３１９のデコード結
果により、ワード線ＷＬ１の電位が“Ｈ”に立ち上が
る。メモリセルＭＣ１，１の転送ゲート２３２が導通状
態となり、メモリセルキャパシタ２３５に保持されてい
る“Ｈ”のデータがビット線ＢＬ１へ伝達され、ビット
線ＢＬ１の電位がより少し上昇する。相補ビット線／Ｂ
Ｌ１はプリチャージ電位ＶＨを維持している。
【００３８】このとき行選択信号ＷＬ１とほぼ同時また
は少し遅れて列選択信号Ｙ１が“Ｈ”に立ち上がる。こ
こで、行アドレス信号と列アドレス信号はノンマルチプ
レクス方式で同時に半導体記憶装置へ与えられている。
しかしながら、これはマルチプレクス方式に従って行ア
ドレス信号と列アドレス信号が時分割的に与えられても
よい。ただ単に、列選択信号Ｙ１がセンスアンプ回路３
１６の活性化前に発生されればよい。
は少し遅れて列選択信号Ｙ１が“Ｈ”に立ち上がる。こ
こで、行アドレス信号と列アドレス信号はノンマルチプ
レクス方式で同時に半導体記憶装置へ与えられている。
しかしながら、これはマルチプレクス方式に従って行ア
ドレス信号と列アドレス信号が時分割的に与えられても
よい。ただ単に、列選択信号Ｙ１がセンスアンプ回路３
１６の活性化前に発生されればよい。
【００３９】この列選択信号Ｙ１に応答して読出ゲート
３１５に含まれる読出列選択ゲート２２２および２２３
が導通状態となる。
３１５に含まれる読出列選択ゲート２２２および２２３
が導通状態となる。
【００４０】ビット線ＢＬ１の電位は相補ビット線／Ｂ
Ｌ１の電位よりも高い。このため、トランジスタ２２５
の導電率はトランジスタ２２４の導電率よりも高くな
り、読出データ伝達線Ｏの電位を相補読出データ伝達線
ＩＯの電位よりも低下させる。このとき、トランジスタ
２２４も相補読出データ伝達線／Ｏの電位を少し低下さ
せる。
Ｌ１の電位よりも高い。このため、トランジスタ２２５
の導電率はトランジスタ２２４の導電率よりも高くな
り、読出データ伝達線Ｏの電位を相補読出データ伝達線
ＩＯの電位よりも低下させる。このとき、トランジスタ
２２４も相補読出データ伝達線／Ｏの電位を少し低下さ
せる。
【００４１】出力回路３２１は、この読出データ伝達線
Ｏ，／Ｏの電位差を検知し対応の外部出力データＤｏｕ
ｔを生成する。すなわち、内部データ伝達線Ｏの電位が
内部データ伝達線／Ｏの電位よりも低いことを出力回路
３２１は検知すると、“Ｈ”のデータＤｏｕｔを出力す
る。
Ｏ，／Ｏの電位差を検知し対応の外部出力データＤｏｕ
ｔを生成する。すなわち、内部データ伝達線Ｏの電位が
内部データ伝達線／Ｏの電位よりも低いことを出力回路
３２１は検知すると、“Ｈ”のデータＤｏｕｔを出力す
る。
【００４２】次いで、時刻ｔ２においてＮ型センスアン
プ駆動信号φＮおよびＰ型センスアンプ駆動信号φＰを
中間電位からそれぞれ“Ｌ”および“Ｈ”とすることに
よりｎ型センスアンプＮＳＡおよびＰ型センスアンプＰ
ＳＡが活性化される。これにより、ビット線ＢＬと相補
ビット線／ＢＬとの電位差が増幅される。データ読出時
においては、このセンスアンプＮＳＡおよびＰＳＡによ
るビット線ＢＬ，／ＢＬの増幅動作により、読出された
メモリセルデータを再び選択メモリセルＭＣ１，１へ再
書込するリストア動作が実行される。この動作により、
データ読出のサイクルが完了する。
プ駆動信号φＮおよびＰ型センスアンプ駆動信号φＰを
中間電位からそれぞれ“Ｌ”および“Ｈ”とすることに
よりｎ型センスアンプＮＳＡおよびＰ型センスアンプＰ
ＳＡが活性化される。これにより、ビット線ＢＬと相補
ビット線／ＢＬとの電位差が増幅される。データ読出時
においては、このセンスアンプＮＳＡおよびＰＳＡによ
るビット線ＢＬ，／ＢＬの増幅動作により、読出された
メモリセルデータを再び選択メモリセルＭＣ１，１へ再
書込するリストア動作が実行される。この動作により、
データ読出のサイクルが完了する。
【００４３】次にデータ書込動作について説明する。セ
ンスアンプＰＳＡおよびＮＳが活性化されるまでの動作
は、データ読出時と同じである。入力回路３２０は、時
刻ｔ３において書込信号Ｗを“Ｈ”に設定する。入力回
路３２０はまた、この時刻ｔ３以前において、書込デー
タ伝達線Ｉ，／Ｉの電位を書込データに対応したものに
設定する。この場合、書込データ伝達線Ｉが“Ｌ”、相
補内部書込データ伝達線／Ｉが“Ｈ”に設定される。こ
こで、図３２においては、入力回路３２０は、センスア
ンプＰＳＡおよびＮＳＡが活性化される時刻ｔ２以前に
おいて内部書込データ伝達線Ｉ，／Ｉの電位を書込デー
タに対応した値に設定しているように示されている。こ
の入力回路３２０の内部書込データの発生タイミングは
時刻ｔ２と時刻ｔ３の間であってもよい。
ンスアンプＰＳＡおよびＮＳが活性化されるまでの動作
は、データ読出時と同じである。入力回路３２０は、時
刻ｔ３において書込信号Ｗを“Ｈ”に設定する。入力回
路３２０はまた、この時刻ｔ３以前において、書込デー
タ伝達線Ｉ，／Ｉの電位を書込データに対応したものに
設定する。この場合、書込データ伝達線Ｉが“Ｌ”、相
補内部書込データ伝達線／Ｉが“Ｈ”に設定される。こ
こで、図３２においては、入力回路３２０は、センスア
ンプＰＳＡおよびＮＳＡが活性化される時刻ｔ２以前に
おいて内部書込データ伝達線Ｉ，／Ｉの電位を書込デー
タに対応した値に設定しているように示されている。こ
の入力回路３２０の内部書込データの発生タイミングは
時刻ｔ２と時刻ｔ３の間であってもよい。
【００４４】時刻ｔ３において書込信号Ｗが発生するこ
とによりトランジスタ２２０および２２１が導通状態と
なる。列選択信号Ｙ１はすでに“Ｈ”に立ち上がってい
る。この書込データに応答して、ビット線ＢＬ，／ＢＬ
の電位はそれぞれ“Ｌ”および“Ｈ”に変化する。この
とき、このビット線ＢＬ，／ＢＬの信号電位変化はまた
トランジスタ２２２，２２３，２２４および２２５から
なる読出ゲートを介して読出データ伝達線Ｏ，／Ｏに伝
達されているため、またこの読出データ伝達線Ｏ，／Ｏ
の電位も変化する。
とによりトランジスタ２２０および２２１が導通状態と
なる。列選択信号Ｙ１はすでに“Ｈ”に立ち上がってい
る。この書込データに応答して、ビット線ＢＬ，／ＢＬ
の電位はそれぞれ“Ｌ”および“Ｈ”に変化する。この
とき、このビット線ＢＬ，／ＢＬの信号電位変化はまた
トランジスタ２２２，２２３，２２４および２２５から
なる読出ゲートを介して読出データ伝達線Ｏ，／Ｏに伝
達されているため、またこの読出データ伝達線Ｏ，／Ｏ
の電位も変化する。
【００４５】ビット線ＢＬの“Ｌ”のデータはメモリセ
ルＭＣ１，１の転送ゲートトランジスタ２３２を介して
メモリセルキャパシタ２３５へ書込まれる。
ルＭＣ１，１の転送ゲートトランジスタ２３２を介して
メモリセルキャパシタ２３５へ書込まれる。
【００４６】次いで、ワード線選択信号ＷＬ１，列選択
信号Ｙ１を不活性状態の“Ｌ”に設定し、時刻ｔ４にお
いてプリチャージ指示信号φＥを“Ｈ”とすることによ
りデータ書込サイクルが終了する。すなわち、ビット線
ＢＬ，／ＢＬ１の電位がそれぞれ中間電位ＶＨへ復帰
し、次のデータ書込または読出動作に備えるスタンバイ
状態に設定される。
信号Ｙ１を不活性状態の“Ｌ”に設定し、時刻ｔ４にお
いてプリチャージ指示信号φＥを“Ｈ”とすることによ
りデータ書込サイクルが終了する。すなわち、ビット線
ＢＬ，／ＢＬ１の電位がそれぞれ中間電位ＶＨへ復帰
し、次のデータ書込または読出動作に備えるスタンバイ
状態に設定される。
【００４７】図３０および図３１に示す構成において
は、センスアンプＰＳＡおよびＮＳＡが駆動されるタイ
ミングよりも先にデータの読出が行なわれている。すな
わち、ワード線選択信号ＷＬ１が“Ｈ”と立ち上がる
と、センスアンプＰＳＡおよびＮＳＡが活性状態となる
前に列選択信号Ｙ１を“Ｈ”としている。これにより、
センスアンプが活性化される時刻ｔ２よりも速いタイミ
ングで内部データ伝達線Ｏ，／Ｏにデータを読出すこと
ができるため、メモリセルのデータの読出に要する時間
すなわちアクセス時間が短くなるという利点が得られ
る。
は、センスアンプＰＳＡおよびＮＳＡが駆動されるタイ
ミングよりも先にデータの読出が行なわれている。すな
わち、ワード線選択信号ＷＬ１が“Ｈ”と立ち上がる
と、センスアンプＰＳＡおよびＮＳＡが活性状態となる
前に列選択信号Ｙ１を“Ｈ”としている。これにより、
センスアンプが活性化される時刻ｔ２よりも速いタイミ
ングで内部データ伝達線Ｏ，／Ｏにデータを読出すこと
ができるため、メモリセルのデータの読出に要する時間
すなわちアクセス時間が短くなるという利点が得られ
る。
【００４８】
【発明が解決しようとする課題】上述のように、図３０
および図３１に示す半導体記憶装置の構成においては、
読出データ伝達線と書込データ伝達線とを別々に設ける
ことによりデータ読出動作を高速化することができる。
しかしながら、図２８に示す半導体記憶装置の構成にお
いては入出力ゲートはトランジスタ２００および２０１
の２つのトランジスタのみで構成されているものの、図
３０および図３１に示すＩＯ分離の半導体記憶装置にお
いては、書込ゲートにはトランジスタ２１８、２１９、
２２０および２２１の４個のトランジスタが必要とさ
れ、また読出ゲートにはトランジスタ２２２、２２３、
２２４および２２５の４個のトランジスタが必要とされ
る。すなわち、このＩＯ分離の半導体記憶装置において
は、読出ゲートおよび書込ゲートは合計８個のトランジ
スタを必要とするため、図２８に示す半導体記憶装置の
構成に比べて６個のトランジスタが余分に必要とされ、
そのためチップ面積が増大するという問題が生じる。
および図３１に示す半導体記憶装置の構成においては、
読出データ伝達線と書込データ伝達線とを別々に設ける
ことによりデータ読出動作を高速化することができる。
しかしながら、図２８に示す半導体記憶装置の構成にお
いては入出力ゲートはトランジスタ２００および２０１
の２つのトランジスタのみで構成されているものの、図
３０および図３１に示すＩＯ分離の半導体記憶装置にお
いては、書込ゲートにはトランジスタ２１８、２１９、
２２０および２２１の４個のトランジスタが必要とさ
れ、また読出ゲートにはトランジスタ２２２、２２３、
２２４および２２５の４個のトランジスタが必要とされ
る。すなわち、このＩＯ分離の半導体記憶装置において
は、読出ゲートおよび書込ゲートは合計８個のトランジ
スタを必要とするため、図２８に示す半導体記憶装置の
構成に比べて６個のトランジスタが余分に必要とされ、
そのためチップ面積が増大するという問題が生じる。
【００４９】また半導体記憶装置においては、製造後、
各メモリセルが正常にデータの記憶動作を実行すること
ができるか否かを確認するテストが実行される。図２８
の構成においては、１ビットずつメモリセルを選択して
メモリセルの良／不良を判定する必要がある。このた
め、テスト時間が長くなるという欠点がある。
各メモリセルが正常にデータの記憶動作を実行すること
ができるか否かを確認するテストが実行される。図２８
の構成においては、１ビットずつメモリセルを選択して
メモリセルの良／不良を判定する必要がある。このた
め、テスト時間が長くなるという欠点がある。
【００５０】一方、この図３０および図３１に示す構成
においては、マージドマッチ線テスト・データ線方式が
採られる。このマージドマッチ線テスト・データ線方式
はたとえば１９９１ＩＥＥＥ、ＩＳＳＣＣのダイジェス
ト・オブ・テクニカル・ペーパーズ１１０および第１１
１頁においてモリ等による「マージドマッチ線テスト方
式を備える４５ｎｓ６４メガビットＤＲＡＭ」に示され
いてる。
においては、マージドマッチ線テスト・データ線方式が
採られる。このマージドマッチ線テスト・データ線方式
はたとえば１９９１ＩＥＥＥ、ＩＳＳＣＣのダイジェス
ト・オブ・テクニカル・ペーパーズ１１０および第１１
１頁においてモリ等による「マージドマッチ線テスト方
式を備える４５ｎｓ６４メガビットＤＲＡＭ」に示され
いてる。
【００５１】このマージドマッチ線テストデータ線方式
は、テストモード時において列選択信号をすべて“Ｈ”
に立ち上げる。これにより、選択された１行に接続され
るすべてのメモリセルのデータが同時に読出データ伝達
線Ｏ，／Ｏに読出される。この読出データ伝達線Ｏ，／
Ｏのデータはテストモード時においてテスト回路へ接続
される。テスト回路はこの読出データ伝達線Ｏ，／Ｏの
電位を検出することにより、この１行のメモリセルに不
良メモリセルが存在するか否かを判別する。すなわち、
不良メモリセルが存在する場合には、すべてのメモリセ
ルへ同一のデータが書込まれているため、読出データ伝
達線Ｏ，／Ｏの電位は“Ｈ”および“Ｌ”に変化する。
一方、１つでも不良メモリセルが存在する場合、この読
出データ伝達線Ｏ，／Ｏの電位はともに“Ｌ”へ変化す
る。これにより、不良メモリセルの存在を検出すること
ができる。
は、テストモード時において列選択信号をすべて“Ｈ”
に立ち上げる。これにより、選択された１行に接続され
るすべてのメモリセルのデータが同時に読出データ伝達
線Ｏ，／Ｏに読出される。この読出データ伝達線Ｏ，／
Ｏのデータはテストモード時においてテスト回路へ接続
される。テスト回路はこの読出データ伝達線Ｏ，／Ｏの
電位を検出することにより、この１行のメモリセルに不
良メモリセルが存在するか否かを判別する。すなわち、
不良メモリセルが存在する場合には、すべてのメモリセ
ルへ同一のデータが書込まれているため、読出データ伝
達線Ｏ，／Ｏの電位は“Ｈ”および“Ｌ”に変化する。
一方、１つでも不良メモリセルが存在する場合、この読
出データ伝達線Ｏ，／Ｏの電位はともに“Ｌ”へ変化す
る。これにより、不良メモリセルの存在を検出すること
ができる。
【００５２】このように１行のメモリセルを同時にテス
トすることによりテスト時間の短縮を得ることができ
る。しかしながら、この場合、テスト時間の短縮が得ら
れるものの、読出ゲートと書込ゲートの構成素子数が多
く、チップ面積が増大するという問題が生じる。
トすることによりテスト時間の短縮を得ることができ
る。しかしながら、この場合、テスト時間の短縮が得ら
れるものの、読出ゲートと書込ゲートの構成素子数が多
く、チップ面積が増大するという問題が生じる。
【００５３】それゆえ、この発明の目的は上述の従来の
半導体記憶装置の有する欠点を除去し高速かつ低チップ
占有面積の半導体記憶装置を提供することである。
半導体記憶装置の有する欠点を除去し高速かつ低チップ
占有面積の半導体記憶装置を提供することである。
【００５４】この発明の他の目的は、チップ占有面積を
増大させることなく短縮されたテスト時間を実現する半
導体記憶装置を提供することである。
増大させることなく短縮されたテスト時間を実現する半
導体記憶装置を提供することである。
【００５５】この発明のさらに他の目的は、高速でデー
タの読出を行なうことができ、かつチップ占有面積が小
さくかつテスト時間が短縮された半導体記憶装置を提供
することである。
タの読出を行なうことができ、かつチップ占有面積が小
さくかつテスト時間が短縮された半導体記憶装置を提供
することである。
【００５６】
【課題を解決するための手段】この発明にかかる半導体
記憶装置は、要約すれば、内部データ入出力線（ＩＯ
線）共用型半導体記憶装置において、読出ゲートとセン
スアンプとテストゲートとを共用する構成を設けること
により、素子数およびチップ面積の低減および高速アク
セスおよびテスト時間の短縮を可能にしたものである。
記憶装置は、要約すれば、内部データ入出力線（ＩＯ
線）共用型半導体記憶装置において、読出ゲートとセン
スアンプとテストゲートとを共用する構成を設けること
により、素子数およびチップ面積の低減および高速アク
セスおよびテスト時間の短縮を可能にしたものである。
【００５７】すなわち請求項１にかかる半導体記憶装置
は、内部書込データおよび内部読出データをともに伝達
するための内部データ伝達線と、行列状に配列された複
数のメモリセルを含むメモリセルアレイと、与えられた
アドレスに信号に応答してこのメモリセルアレイから対
応の列を選択するための列選択信号を発生する列選択手
段と、列選択信号に応答して対応の列線を内部データ伝
達線へ接続する列接続手段と、各列線に対して設けら
れ、対応の列線上の電位を検知し増幅する増幅手段を含
む。
は、内部書込データおよび内部読出データをともに伝達
するための内部データ伝達線と、行列状に配列された複
数のメモリセルを含むメモリセルアレイと、与えられた
アドレスに信号に応答してこのメモリセルアレイから対
応の列を選択するための列選択信号を発生する列選択手
段と、列選択信号に応答して対応の列線を内部データ伝
達線へ接続する列接続手段と、各列線に対して設けら
れ、対応の列線上の電位を検知し増幅する増幅手段を含
む。
【００５８】この増幅手段は、対応の列線上の電位を検
出するための検出ノードと、検出された電位を増幅しラ
ッチするラッチノードとを含む。列接続手段はこのラッ
チノードを内部データ伝達線へ接続する。
出するための検出ノードと、検出された電位を増幅しラ
ッチするラッチノードとを含む。列接続手段はこのラッ
チノードを内部データ伝達線へ接続する。
【００５９】請求項１の半導体記憶装置はさらに、増幅
手段のラッチノードと検出ノードとの間に設けられ、ラ
ッチノードと検出ノードとを分離するための分離手段
と、メモリセルアレイの行および列選択後ラッチノード
と検出ノードとを接続するように分離手段の導通／非導
通を制御する制御手段を含む。
手段のラッチノードと検出ノードとの間に設けられ、ラ
ッチノードと検出ノードとを分離するための分離手段
と、メモリセルアレイの行および列選択後ラッチノード
と検出ノードとを接続するように分離手段の導通／非導
通を制御する制御手段を含む。
【００６０】請求項２にかかる半導体記憶装置は、行列
状に配置される複数のメモリセルを含むメモリセルアレ
イと、内部書込データおよび内部読出データをともに伝
達するための内部データ伝達線と、メモリセルアレイの
各列に設けられ、対応の列上の信号電位を検知し増幅す
る増幅手段とを含む。この増幅手段は、対応の列上の信
号電位を検知するための検出ノードと、検出された信号
電位を増幅しかつラッチするためのラッチノードとを含
む。このラッチノードにラッチされた電位は検出ノード
へフィードバック可能である。
状に配置される複数のメモリセルを含むメモリセルアレ
イと、内部書込データおよび内部読出データをともに伝
達するための内部データ伝達線と、メモリセルアレイの
各列に設けられ、対応の列上の信号電位を検知し増幅す
る増幅手段とを含む。この増幅手段は、対応の列上の信
号電位を検知するための検出ノードと、検出された信号
電位を増幅しかつラッチするためのラッチノードとを含
む。このラッチノードにラッチされた電位は検出ノード
へフィードバック可能である。
【００６１】請求項２の半導体記憶装置はさらに、増幅
手段のラッチノードと検出ノードとを分離するための分
離手段と、テストモード指示信号に応答して、メモリセ
ルアレイの内部データ伝達線に関連する列のすべてを内
部データ伝達線へ接続する列接続手段を含む。列接続手
段は、増幅手段のラッチノードを内部データ伝達線へ接
続する。
手段のラッチノードと検出ノードとを分離するための分
離手段と、テストモード指示信号に応答して、メモリセ
ルアレイの内部データ伝達線に関連する列のすべてを内
部データ伝達線へ接続する列接続手段を含む。列接続手
段は、増幅手段のラッチノードを内部データ伝達線へ接
続する。
【００６２】請求項２の半導体記憶装置はさらに、内部
データ伝達線を所定電位にプリチャージするためのプリ
チャージ手段と、テストモード指示信号と内部データ伝
達線上の電位とに応答して、接続された列に不良メモリ
セルが含まれるか否かを判別する判別手段を含む。
データ伝達線を所定電位にプリチャージするためのプリ
チャージ手段と、テストモード指示信号と内部データ伝
達線上の電位とに応答して、接続された列に不良メモリ
セルが含まれるか否かを判別する判別手段を含む。
【００６３】
【作用】請求項１記載の半導体記憶装置においては、増
幅手段のラッチノードと検出ノードとの間に設けられた
分離手段により、この増幅手段を読出ゲートとして機能
させることが可能となる。これにより、データ入力線
（Ｉ線）とデータ出力線（Ｏ線）とが分離されたＩＯ分
離構成の半導体記憶装置における読出ゲートとセンスア
ンプとが共用される構成が得られる。この結果、チップ
面積を増加させることなく高速アクセスが可能となる。
幅手段のラッチノードと検出ノードとの間に設けられた
分離手段により、この増幅手段を読出ゲートとして機能
させることが可能となる。これにより、データ入力線
（Ｉ線）とデータ出力線（Ｏ線）とが分離されたＩＯ分
離構成の半導体記憶装置における読出ゲートとセンスア
ンプとが共用される構成が得られる。この結果、チップ
面積を増加させることなく高速アクセスが可能となる。
【００６４】請求項２の半導体記憶装置において、テス
トモード時には内部データ伝達線に関連する列のすべて
が内部データ伝達線に接続される。増幅手段のラッチノ
ードと検出ノードとは分離手段により分離される。判別
手段はこの内部データ伝達線のプリチャージ電位の列接
続前後の変化状態を見ることにより不良メモリセルの有
無を判別する。これにより、１行のメモリセルが同時に
テストされるラインテストモードが簡易な回路構成で実
現され、チップ占有面積を増大させることなくテスト時
間が短縮される。
トモード時には内部データ伝達線に関連する列のすべて
が内部データ伝達線に接続される。増幅手段のラッチノ
ードと検出ノードとは分離手段により分離される。判別
手段はこの内部データ伝達線のプリチャージ電位の列接
続前後の変化状態を見ることにより不良メモリセルの有
無を判別する。これにより、１行のメモリセルが同時に
テストされるラインテストモードが簡易な回路構成で実
現され、チップ占有面積を増大させることなくテスト時
間が短縮される。
【００６５】
【実施例】図１はこの発明の一実施例である半導体記憶
装置の全体の構成を示すブロック図である。図１を参照
して、半導体記憶装置は、行および列からなるマトリク
ス状に配列された複数のメモリセルを備えるメモリセル
アレイ３と、メモリセルアレイ３の各列（ビット線対）
を所定電位にイコライズしかつプリチャージするイコラ
イズ／プリチャージ（ＰＥ）回路２と、アドレスバッフ
ァ４０１からの内部行アドレスをデコードし、メモリセ
ルアレイ３の対応の行を選択する行デコーダ４０３と、
アドレスバッファ４０１からの内部列アドレスをデコー
ドし、メモリセルアレイ３の対応の列を選択する列選択
信号を発生する列デコーダ４０２を含む。アドレスバッ
ファ４０１へは行アドレスおよび列アドレスがノンマル
チプレクス方式で同時に与えられ、内部行アドレスおよ
び内部列アドレスがほぼ同時に発生される場合が一例と
して示される。この場合、行アドレスと列アドレスとが
アドレスバッファ４０１へマルチプレクス方式で時分割
的に与えられる構成が用いられてもよい。
装置の全体の構成を示すブロック図である。図１を参照
して、半導体記憶装置は、行および列からなるマトリク
ス状に配列された複数のメモリセルを備えるメモリセル
アレイ３と、メモリセルアレイ３の各列（ビット線対）
を所定電位にイコライズしかつプリチャージするイコラ
イズ／プリチャージ（ＰＥ）回路２と、アドレスバッフ
ァ４０１からの内部行アドレスをデコードし、メモリセ
ルアレイ３の対応の行を選択する行デコーダ４０３と、
アドレスバッファ４０１からの内部列アドレスをデコー
ドし、メモリセルアレイ３の対応の列を選択する列選択
信号を発生する列デコーダ４０２を含む。アドレスバッ
ファ４０１へは行アドレスおよび列アドレスがノンマル
チプレクス方式で同時に与えられ、内部行アドレスおよ
び内部列アドレスがほぼ同時に発生される場合が一例と
して示される。この場合、行アドレスと列アドレスとが
アドレスバッファ４０１へマルチプレクス方式で時分割
的に与えられる構成が用いられてもよい。
【００６６】半導体記憶装置はさらに、イコライズ／プ
リチャージ回路２と列デコーダ４０２との間に設けられ
るセンス・入出力ゲート１を含む。このセンス・入出力
ゲートは、メモリセルアレイ３の各列（ビット線対）の
信号を検知し増幅するためのセンスアンプと、列デコー
ダ４０２により選択された列を内部データ伝達線ＩＯ，
／ＩＯへ接続するための入出力ゲートと、ラインテスト
モード時において複数列（最大１行に接続される列）を
内部データ伝達線ＩＯ，／ＩＯへ接続するテスト用ゲー
トとが共用される態様で含む。このセンス・入出力ゲー
ト１の構成は後に詳細に説明する。
リチャージ回路２と列デコーダ４０２との間に設けられ
るセンス・入出力ゲート１を含む。このセンス・入出力
ゲートは、メモリセルアレイ３の各列（ビット線対）の
信号を検知し増幅するためのセンスアンプと、列デコー
ダ４０２により選択された列を内部データ伝達線ＩＯ，
／ＩＯへ接続するための入出力ゲートと、ラインテスト
モード時において複数列（最大１行に接続される列）を
内部データ伝達線ＩＯ，／ＩＯへ接続するテスト用ゲー
トとが共用される態様で含む。このセンス・入出力ゲー
ト１の構成は後に詳細に説明する。
【００６７】図１に示す半導体記憶装置はさらに、内部
データ伝達線ＩＯ，／ＩＯを所定の電位にプリチャージ
するための負荷回路４と、内部データ伝達線ＩＯ，／Ｉ
Ｏ上のプリチャージ電位の変化を見ることにより最大１
行のメモリセルのテストを実行するラインテスト回路５
と、内部データ伝達線ＩＯ，／ＩＯに結合される入出力
回路６を含む。
データ伝達線ＩＯ，／ＩＯを所定の電位にプリチャージ
するための負荷回路４と、内部データ伝達線ＩＯ，／Ｉ
Ｏ上のプリチャージ電位の変化を見ることにより最大１
行のメモリセルのテストを実行するラインテスト回路５
と、内部データ伝達線ＩＯ，／ＩＯに結合される入出力
回路６を含む。
【００６８】負荷回路４は、プルアップステージを含
み、この内部データ伝達線ＩＯ，／ＩＯを所定の高電位
（“Ｈ”レベル）にプリチャージする。ラインテスト回
路５は、テストモード指示信号／ＬＴＥに応答して活性
化され、内部データ伝達線ＩＯ，／ＩＯ上の信号電位に
したがって、内部データ伝達線ＩＯ，／ＩＯに接続され
る列に不良メモリセルが存在するか否かを判定し、該判
定結果を示す信号ＥＲＲＯＲを発生する。
み、この内部データ伝達線ＩＯ，／ＩＯを所定の高電位
（“Ｈ”レベル）にプリチャージする。ラインテスト回
路５は、テストモード指示信号／ＬＴＥに応答して活性
化され、内部データ伝達線ＩＯ，／ＩＯ上の信号電位に
したがって、内部データ伝達線ＩＯ，／ＩＯに接続され
る列に不良メモリセルが存在するか否かを判定し、該判
定結果を示す信号ＥＲＲＯＲを発生する。
【００６９】入出力回路６は、データ読出時において
は、内部データ伝達線ＩＯ，／ＩＯ上に読出されたデー
タから外部データＤｏｕｔ生成する。データ書込時にお
いては、書込指示信号／ＷＤＥに応答して、外部書込デ
ータＤｉｎから内部書込データを生成し、該生成した内
部書込データを内部データ伝達線ＩＯ，／ＩＯ上へ伝達
する。
は、内部データ伝達線ＩＯ，／ＩＯ上に読出されたデー
タから外部データＤｏｕｔ生成する。データ書込時にお
いては、書込指示信号／ＷＤＥに応答して、外部書込デ
ータＤｉｎから内部書込データを生成し、該生成した内
部書込データを内部データ伝達線ＩＯ，／ＩＯ上へ伝達
する。
【００７０】この半導体記憶装置は、さらに周辺回路と
して、外部から与えられる制御信号、すなわちロウアド
レスストローブ信号／ＲＡＳ、コラムアドレスストロー
ブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥに応
答して各種内部制御信号を発生する制御信号発生回路４
０５と、センス・入出力ゲート１の動作を制御するため
の制御信号φＴを発生するφＴ発生回路４０４を含む。
制御信号発生回路４０５から発生される内部制御信号と
して、メモリセルアレイ３における各列の電位のイコラ
イズおよびプリチャージを指示するイコライズ信号φＥ
と、ラインテストモードを指示するテストモード指示信
号／ＬＴＥと、入出力回路６へ与えられる書込指示信号
／ＷＤＥとが代表的に示される。
して、外部から与えられる制御信号、すなわちロウアド
レスストローブ信号／ＲＡＳ、コラムアドレスストロー
ブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥに応
答して各種内部制御信号を発生する制御信号発生回路４
０５と、センス・入出力ゲート１の動作を制御するため
の制御信号φＴを発生するφＴ発生回路４０４を含む。
制御信号発生回路４０５から発生される内部制御信号と
して、メモリセルアレイ３における各列の電位のイコラ
イズおよびプリチャージを指示するイコライズ信号φＥ
と、ラインテストモードを指示するテストモード指示信
号／ＬＴＥと、入出力回路６へ与えられる書込指示信号
／ＷＤＥとが代表的に示される。
【００７１】この図１に示す構成においては、テストモ
ード指示信号／ＬＴＥは、外部制御信号／ＲＡＳ、／Ｃ
ＡＳおよび／ＷＥの状態の組合せ（たとえばライトイネ
ーブル・ＣＡＳビフォＲＡＳ；ＷＣｂＲ）のタイミング
で発生される。このテストモード指示信号／ＬＴＥは外
部から直接与えられる構成が用いられてもよい。
ード指示信号／ＬＴＥは、外部制御信号／ＲＡＳ、／Ｃ
ＡＳおよび／ＷＥの状態の組合せ（たとえばライトイネ
ーブル・ＣＡＳビフォＲＡＳ；ＷＣｂＲ）のタイミング
で発生される。このテストモード指示信号／ＬＴＥは外
部から直接与えられる構成が用いられてもよい。
【００７２】さらに、この図１に示す構成においては、
入出力回路６は、外部書込データＤｉｎと外部読出デー
タＤｏｕｔを別々の端子を介して入出力するように示し
ている。外部部データを入力する端子と出力する端子と
は同一端子が用いられる構成であってもよい。この場
合、入出力回路６へはさらに出力状態を制御するための
内部制御信号／ＯＤＥが与えられる。この出力イネーブ
ル制御信号／ＯＤＥは外部から与えられる出力イネーブ
ル信号／ＯＥに応答して制御信号発生回路４０５から発
生される。この構成が用いられてもよいが、以下の説明
においては、データの入出力は別々のピン端子を介して
行なわれるものとして説明する。
入出力回路６は、外部書込データＤｉｎと外部読出デー
タＤｏｕｔを別々の端子を介して入出力するように示し
ている。外部部データを入力する端子と出力する端子と
は同一端子が用いられる構成であってもよい。この場
合、入出力回路６へはさらに出力状態を制御するための
内部制御信号／ＯＤＥが与えられる。この出力イネーブ
ル制御信号／ＯＤＥは外部から与えられる出力イネーブ
ル信号／ＯＥに応答して制御信号発生回路４０５から発
生される。この構成が用いられてもよいが、以下の説明
においては、データの入出力は別々のピン端子を介して
行なわれるものとして説明する。
【００７３】φＴ発生回路４０４は、制御信号／ＲＡＳ
と列アドレスの変化時点を検出する信号ＣＡＴＤとに応
答して制御信号φＴを発生する。次にこの図１に示す各
ブロックの具体的構成について説明する。
と列アドレスの変化時点を検出する信号ＣＡＴＤとに応
答して制御信号φＴを発生する。次にこの図１に示す各
ブロックの具体的構成について説明する。
【００７４】図２は、図１に示す半導体記憶装置のメモ
リセルアレイの２列に関連する回路部分の詳細な構成を
示す図である。このメモリセルアレイ３は、２５６行２
５６列のマトリクス状に配列されたメモリセルを含む。
リセルアレイの２列に関連する回路部分の詳細な構成を
示す図である。このメモリセルアレイ３は、２５６行２
５６列のマトリクス状に配列されたメモリセルを含む。
【００７５】図２を参照して、代表的に例示された２本
の列線はビット線対ＢＬ１，／ＢＬ１とビット線対ＢＬ
２，／ＢＬ２を含む。ワード線ＷＬ１〜ＷＬ２５６の各
々には１行のメモリセルが接続される。各列線とワード
線との交点に１個のメモリセルが配置される。すなわち
ワード線ＷＬ１とビット線ＢＬ１，ＢＬ２の交点にそれ
ぞれメモリセルＭＣ１，１およびＭＣ２，１が配置され
る。ワード線ＷＬ２と相補ビット線／ＢＬ１，／ＢＬ２
の交点にそれぞれメモリセルＭＣ１，２、およびＭＣ
２，２が配置される。ワード線ＷＬ２５６と相補ビット
線／ＢＬ，／ＢＬ２との交点にそれぞれメモリセルＭＣ
１，２５６およびＭＣ２，２５６が配置される。メモリ
セルＭＣ（メモリセルを総称的に示す）は、ダイナミッ
ク型メモリセルを備え、情報を記憶するためのメモリセ
ルキャパシタ（１１５、１１６、１１７、１１８、１１
９および１２０）とメモリセルキャパシタを対応のビッ
ト線（ＢＬまたは／ＢＬ）へ接続するための転送ゲート
トランジスタ（２５、２６、２７、２８、２９および３
０）を含む。
の列線はビット線対ＢＬ１，／ＢＬ１とビット線対ＢＬ
２，／ＢＬ２を含む。ワード線ＷＬ１〜ＷＬ２５６の各
々には１行のメモリセルが接続される。各列線とワード
線との交点に１個のメモリセルが配置される。すなわち
ワード線ＷＬ１とビット線ＢＬ１，ＢＬ２の交点にそれ
ぞれメモリセルＭＣ１，１およびＭＣ２，１が配置され
る。ワード線ＷＬ２と相補ビット線／ＢＬ１，／ＢＬ２
の交点にそれぞれメモリセルＭＣ１，２、およびＭＣ
２，２が配置される。ワード線ＷＬ２５６と相補ビット
線／ＢＬ，／ＢＬ２との交点にそれぞれメモリセルＭＣ
１，２５６およびＭＣ２，２５６が配置される。メモリ
セルＭＣ（メモリセルを総称的に示す）は、ダイナミッ
ク型メモリセルを備え、情報を記憶するためのメモリセ
ルキャパシタ（１１５、１１６、１１７、１１８、１１
９および１２０）とメモリセルキャパシタを対応のビッ
ト線（ＢＬまたは／ＢＬ）へ接続するための転送ゲート
トランジスタ（２５、２６、２７、２８、２９および３
０）を含む。
【００７６】プリチャージ／イコライズ回路２は、イコ
ライズ信号（プリチャージ指示信号）φＥに応答して各
ビット線対ＢＬ1 ，／ＢＬ１およびＢＬ2 ，／ＢＬ２を
所定のプリチャージ電位（通常電源電位Ｖｃｃの１／
２）にプリチャージしかつビット線対の電位をイコライ
ズする。ビット線対ＢＬ１，／ＢＬ１に対してはプリチ
ャージトランジスタ１９、２０が設けられ、かつイコラ
イズトランジスタ２１が設けられる。ビット線対ＢＬ
２，／ＢＬ２に対しては、プリチャージトランジスタ２
２および２３が設けられ、かつイコライズトランジスタ
２４が設けられる。このイコライズトランジスタおよび
プリチャージトランジスタの構成および動作は従来の半
導体記憶装置のそれと同様である。
ライズ信号（プリチャージ指示信号）φＥに応答して各
ビット線対ＢＬ1 ，／ＢＬ１およびＢＬ2 ，／ＢＬ２を
所定のプリチャージ電位（通常電源電位Ｖｃｃの１／
２）にプリチャージしかつビット線対の電位をイコライ
ズする。ビット線対ＢＬ１，／ＢＬ１に対してはプリチ
ャージトランジスタ１９、２０が設けられ、かつイコラ
イズトランジスタ２１が設けられる。ビット線対ＢＬ
２，／ＢＬ２に対しては、プリチャージトランジスタ２
２および２３が設けられ、かつイコライズトランジスタ
２４が設けられる。このイコライズトランジスタおよび
プリチャージトランジスタの構成および動作は従来の半
導体記憶装置のそれと同様である。
【００７７】センス・入出力ゲート１は、Ｐ型センスア
ンプ駆動信号φＰに応答して各ビット線対ＢＬ１，／Ｂ
Ｌ１およびＢＬ２，／ＢＬ２の電位を差動的に増幅する
ためのＰ型センスアンプＰＳＡ１およびＰＳＡ２と、読
出ゲートとセンスアンプとが共用された増幅回路ＮＳＡ
１およびＮＳＡ２を含む。
ンプ駆動信号φＰに応答して各ビット線対ＢＬ１，／Ｂ
Ｌ１およびＢＬ２，／ＢＬ２の電位を差動的に増幅する
ためのＰ型センスアンプＰＳＡ１およびＰＳＡ２と、読
出ゲートとセンスアンプとが共用された増幅回路ＮＳＡ
１およびＮＳＡ２を含む。
【００７８】ビット線対ＢＬ１，／ＢＬ１に対して設け
られたＰ型センスアンプＰＳＡ１は、交差結合された１
対のｐチャネルＭＯＳトランジスタ３１および３２を含
む。ビット線対ＢＬ２，／ＢＬ２に対して設けられたＰ
型センスアンプＰＳＡ２は、一対の交差結合されたｐチ
ャネルＭＯＳトランジスタ３３および３４を含む。この
Ｐ型センスアンプＰＳＡ１およびＰＳＡ２は、Ｐ型セン
スアンプ駆動信号φＰに応答して活性化され、対応のビ
ット線対のうち高電位のビット線電位を“Ｈ”レベルに
まで上昇させる。
られたＰ型センスアンプＰＳＡ１は、交差結合された１
対のｐチャネルＭＯＳトランジスタ３１および３２を含
む。ビット線対ＢＬ２，／ＢＬ２に対して設けられたＰ
型センスアンプＰＳＡ２は、一対の交差結合されたｐチ
ャネルＭＯＳトランジスタ３３および３４を含む。この
Ｐ型センスアンプＰＳＡ１およびＰＳＡ２は、Ｐ型セン
スアンプ駆動信号φＰに応答して活性化され、対応のビ
ット線対のうち高電位のビット線電位を“Ｈ”レベルに
まで上昇させる。
【００７９】ビット線対ＢＬ１，／ＢＬ１に対して設け
られた増幅回路ＮＳＡ１は、交差結合された１対のｎチ
ャネルＭＯＳトランジスタ９および１０と、分離手段と
してのｎチャネルＭＯＳトランジスタ１１および１２を
含む。ＭＯＳトランジスタ９はそのゲートがビット線Ｂ
Ｌ１に接続され、一方導通端子（ドレイン）がラッチノ
ード／ＬＮ１に接続され、その他方導通端子（ソース）
が接地電位Ｖｓｓに接続される。ＭＯＳトランジスタ１
０はそのゲートが相補ビット線／ＢＬ１に接続され、そ
の一方導通端子がラッチノードＬＮ１に接続され、その
他方導通端子が接地電位Ｖｓｓに接続される。
られた増幅回路ＮＳＡ１は、交差結合された１対のｎチ
ャネルＭＯＳトランジスタ９および１０と、分離手段と
してのｎチャネルＭＯＳトランジスタ１１および１２を
含む。ＭＯＳトランジスタ９はそのゲートがビット線Ｂ
Ｌ１に接続され、一方導通端子（ドレイン）がラッチノ
ード／ＬＮ１に接続され、その他方導通端子（ソース）
が接地電位Ｖｓｓに接続される。ＭＯＳトランジスタ１
０はそのゲートが相補ビット線／ＢＬ１に接続され、そ
の一方導通端子がラッチノードＬＮ１に接続され、その
他方導通端子が接地電位Ｖｓｓに接続される。
【００８０】分離手段としての分離トランジスタ１１は
相補ビット線／ＢＬ１とラッチノード／ＬＮ１との間に
設けられる。分離トランジスタ１２はビット線ＢＬ１と
ラッチノードＬＮ１の間に設けられる。
相補ビット線／ＢＬ１とラッチノード／ＬＮ１との間に
設けられる。分離トランジスタ１２はビット線ＢＬ１と
ラッチノードＬＮ１の間に設けられる。
【００８１】ビット線対ＢＬ２および／ＢＬ２に対して
設けられた増幅回路ＮＳＡ２は一対の交差結合されたｎ
チャネルＭＯＳトランジスタ１５および１６と、分離手
段としてのトランジスタ１７および１８を含む。トラン
ジスタ１５のゲートはビット線ＢＬ２に接続され、その
一方導通端子がラッチノード／ＬＮ２に接続される。Ｍ
ＯＳトランジスタ１６はそのゲートが相補ビット線／Ｂ
Ｌ２に接続され、その一方導通端子がラッチノードＬＮ
２に接続され、その他方導通端子が接地電位Ｖｓｓに接
続される。分離トランジスタ１７は相補ビット線／ＢＬ
２とラッチノード／ＬＮ２との間に設けられる。分離ト
ランジスタ１８は、ビット線ＢＬ２とラッチノードＬＮ
２との間に設けられる。
設けられた増幅回路ＮＳＡ２は一対の交差結合されたｎ
チャネルＭＯＳトランジスタ１５および１６と、分離手
段としてのトランジスタ１７および１８を含む。トラン
ジスタ１５のゲートはビット線ＢＬ２に接続され、その
一方導通端子がラッチノード／ＬＮ２に接続される。Ｍ
ＯＳトランジスタ１６はそのゲートが相補ビット線／Ｂ
Ｌ２に接続され、その一方導通端子がラッチノードＬＮ
２に接続され、その他方導通端子が接地電位Ｖｓｓに接
続される。分離トランジスタ１７は相補ビット線／ＢＬ
２とラッチノード／ＬＮ２との間に設けられる。分離ト
ランジスタ１８は、ビット線ＢＬ２とラッチノードＬＮ
２との間に設けられる。
【００８２】制御信号φＴが“Ｈ”の場合、分離トラン
ジスタ１１、１２、１７および１８は導通状態となる。
これにより、増幅回路ＮＳＡ１、ＮＳＡ２は、従来と同
様のＮ型センスアンプとして機能し、対応のビット線対
ＢＬ，／ＢＬのうち低電位のビット線の電位を低下させ
る。制御信号φＴが“Ｌ”の場合、分離トランジスタ１
１、12、１７および１８は非導通状態になる。この場
合、増幅回路ＮＳＡ１およびＮＳＡ２は、従来のＩＯ分
離型の半導体記憶装置における読出ゲートと同様の機能
を実行する。すなわちこの分離トランジスタ１１、１
２、１７および１８は、増幅回路ＮＳＡ１およびＮＳＡ
２のラッチノードＬＮと、電位検出ノード（ＭＯＳトラ
ンジスタ（９，１０，１５および１６）とビット線（／
ＢＬ１，ＢＬ１、／ＢＬ２，ＢＬ２）との接続点）を分
離／接続することにより増幅回路をＮ型センスアンプま
たは読出ゲートとして機能させる。
ジスタ１１、１２、１７および１８は導通状態となる。
これにより、増幅回路ＮＳＡ１、ＮＳＡ２は、従来と同
様のＮ型センスアンプとして機能し、対応のビット線対
ＢＬ，／ＢＬのうち低電位のビット線の電位を低下させ
る。制御信号φＴが“Ｌ”の場合、分離トランジスタ１
１、12、１７および１８は非導通状態になる。この場
合、増幅回路ＮＳＡ１およびＮＳＡ２は、従来のＩＯ分
離型の半導体記憶装置における読出ゲートと同様の機能
を実行する。すなわちこの分離トランジスタ１１、１
２、１７および１８は、増幅回路ＮＳＡ１およびＮＳＡ
２のラッチノードＬＮと、電位検出ノード（ＭＯＳトラ
ンジスタ（９，１０，１５および１６）とビット線（／
ＢＬ１，ＢＬ１、／ＢＬ２，ＢＬ２）との接続点）を分
離／接続することにより増幅回路をＮ型センスアンプま
たは読出ゲートとして機能させる。
【００８３】このセンスアンプ・入出力、テストゲート
１は、さらに列選択信号Ｙ１に応答してビット線対ＢＬ
１，／ＢＬ１を内部データ伝達線ＩＯ，／ＩＯへ接続す
る列選択ゲート７，８と、列選択信号Ｙ２に応答してビ
ット線対ＢＬ２，／ＢＬ２を内部データ伝達線ＩＯ，／
ＩＯへ接続する列選択ゲート１３，１４を含む。この列
選択ゲート７，８，１３および１４は、それぞれ増幅回
路ＮＳＡ１およびＮＳＡ２のラッチノードＬＮ，／ＬＮ
をそれぞれ内部データ伝達線対ＩＯ，／ＩＯへ接続す
る。
１は、さらに列選択信号Ｙ１に応答してビット線対ＢＬ
１，／ＢＬ１を内部データ伝達線ＩＯ，／ＩＯへ接続す
る列選択ゲート７，８と、列選択信号Ｙ２に応答してビ
ット線対ＢＬ２，／ＢＬ２を内部データ伝達線ＩＯ，／
ＩＯへ接続する列選択ゲート１３，１４を含む。この列
選択ゲート７，８，１３および１４は、それぞれ増幅回
路ＮＳＡ１およびＮＳＡ２のラッチノードＬＮ，／ＬＮ
をそれぞれ内部データ伝達線対ＩＯ，／ＩＯへ接続す
る。
【００８４】なお、増幅回路ＮＳＡ１およびＮＳＡ２に
おいて、各トランジスタのゲートとビット線との接続点
を便宜的に検出ノードと称するのは、このゲートによ
り、対応のビット線上の電位が検出されるためである。
また各ＭＯＳトランジスタの一方導通端子とビット線と
の交点を便宜的にラッチノードと称するのは、このゲー
トへ与えられた電位が増幅され、ラッチノードへ伝達さ
れ、分離トランジスタが導通状態の場合このラッチノー
ドに増幅されたデータがラッチされるためである。
おいて、各トランジスタのゲートとビット線との接続点
を便宜的に検出ノードと称するのは、このゲートによ
り、対応のビット線上の電位が検出されるためである。
また各ＭＯＳトランジスタの一方導通端子とビット線と
の交点を便宜的にラッチノードと称するのは、このゲー
トへ与えられた電位が増幅され、ラッチノードへ伝達さ
れ、分離トランジスタが導通状態の場合このラッチノー
ドに増幅されたデータがラッチされるためである。
【００８５】図３は、図１に示す負荷回路、ラインテス
ト回路および入出力回路の具体的構成の一例を示す図で
ある。負荷回路４は、制御信号φＡに応答して、電源電
位Ｖｃｃを伝達するためのｐチャネルＭＯＳトランジス
タ３５および３６と、トランジスタ３５および３６から
伝達された信号電位をそのしきい値電圧Ｖｔｈだけ低下
させて内部データ伝達線／ＩＯおよびＩＯへ伝達するｐ
チャネルＭＯＳトランジスタ３７および４０と、この内
部データ伝達線ＩＯおよび／ＩＯ上の電位を検出するた
めのｐチャネルＭＯＳトランジスタ３８および３９と、
この内部データ伝達線ＩＯおよび／ＩＯの電位をイコラ
イズするためのｐチャネルＭＯＳトランジスタ４１を含
む。
ト回路および入出力回路の具体的構成の一例を示す図で
ある。負荷回路４は、制御信号φＡに応答して、電源電
位Ｖｃｃを伝達するためのｐチャネルＭＯＳトランジス
タ３５および３６と、トランジスタ３５および３６から
伝達された信号電位をそのしきい値電圧Ｖｔｈだけ低下
させて内部データ伝達線／ＩＯおよびＩＯへ伝達するｐ
チャネルＭＯＳトランジスタ３７および４０と、この内
部データ伝達線ＩＯおよび／ＩＯ上の電位を検出するた
めのｐチャネルＭＯＳトランジスタ３８および３９と、
この内部データ伝達線ＩＯおよび／ＩＯの電位をイコラ
イズするためのｐチャネルＭＯＳトランジスタ４１を含
む。
【００８６】トランジスタ３７および３８は並列に接続
され、トランジスタ３９および４０が並列に接続され
る。トランジスタ３８のゲートは内部データ伝達線ＩＯ
へ接続され、トランジスタ３９のゲートは相補内部デー
タ伝達線／ＩＯに接続される。トランジスタ３７および
４０はダイオード接続されており、負荷抵抗として機能
するとともに、内部データ伝達線ＩＯ，／ＩＯの電位を
決定する。この負荷回路４の動作について次に簡単に説
明する。
され、トランジスタ３９および４０が並列に接続され
る。トランジスタ３８のゲートは内部データ伝達線ＩＯ
へ接続され、トランジスタ３９のゲートは相補内部デー
タ伝達線／ＩＯに接続される。トランジスタ３７および
４０はダイオード接続されており、負荷抵抗として機能
するとともに、内部データ伝達線ＩＯ，／ＩＯの電位を
決定する。この負荷回路４の動作について次に簡単に説
明する。
【００８７】制御信号φＡはデータ書込時以外は“Ｌ”
に設定される。書込時の場合、この負荷回路は機能せ
ず、内部データ伝達線ＩＯ，／ＩＯの信号電位は書込デ
ータに対応した電位に設定される。
に設定される。書込時の場合、この負荷回路は機能せ
ず、内部データ伝達線ＩＯ，／ＩＯの信号電位は書込デ
ータに対応した電位に設定される。
【００８８】制御信号φＢはスタンバイ時または内部デ
ータ伝達線リセット時にのみ“Ｌ”となり、内部データ
伝達線ＩＯ，／ＩＯの電位をイコライズする。
ータ伝達線リセット時にのみ“Ｌ”となり、内部データ
伝達線ＩＯ，／ＩＯの電位をイコライズする。
【００８９】内部データ伝達線ＩＯ，／ＩＯにデータが
読出されない状態下では、内部データ伝達線ＩＯ，／Ｉ
Ｏはトランジスタ３７および４０を介してそれぞれ電位
Ｖｃｃ−Ｖｔｈに設定される。ここで制御信号φＡは与
えられた電源電位Ｖｃｃをすべて通過させるレベルに設
定されるものとして説明する。
読出されない状態下では、内部データ伝達線ＩＯ，／Ｉ
Ｏはトランジスタ３７および４０を介してそれぞれ電位
Ｖｃｃ−Ｖｔｈに設定される。ここで制御信号φＡは与
えられた電源電位Ｖｃｃをすべて通過させるレベルに設
定されるものとして説明する。
【００９０】今、内部データ伝達線ＩＯ，／ＩＯにメモ
リセルのデータが読出され、ノードＮＡの電位がノード
ＮＢの電位よりも少し低くなった場合を考える。この場
合、トランジスタ３９および４０においては、トランジ
スタ３９を介して電流が内部データ伝達線ＩＯへ流れ
る。トランジスタ対３７および３８においては、トラン
ジスタ３８のゲート電位はトランジスタ３７のゲート電
位よりも高いため、トランジスタ３８がオフ状態とな
る。このとき、トランジスタ３７は負荷抵抗として機能
しており、僅かな電流しか流さない。これにより、図２
に示す増幅回路に含まれる放電トランジスタにより内部
データ伝達線／ＩＯの電位が内部伝達線ＩＯの電位より
もより下降する。ビット線対ＢＬ，／ＢＬの電位がセン
ス動作によりフル電圧レベルの“Ｈ”および“Ｌ”まで
増幅されると、このノードＮＢの電位は再び元の“Ｈ”
（この場合Ｖｃｃ−Ｖｔｈ）のレベルまで上昇する（放
電経路が完全になくなるため）。
リセルのデータが読出され、ノードＮＡの電位がノード
ＮＢの電位よりも少し低くなった場合を考える。この場
合、トランジスタ３９および４０においては、トランジ
スタ３９を介して電流が内部データ伝達線ＩＯへ流れ
る。トランジスタ対３７および３８においては、トラン
ジスタ３８のゲート電位はトランジスタ３７のゲート電
位よりも高いため、トランジスタ３８がオフ状態とな
る。このとき、トランジスタ３７は負荷抵抗として機能
しており、僅かな電流しか流さない。これにより、図２
に示す増幅回路に含まれる放電トランジスタにより内部
データ伝達線／ＩＯの電位が内部伝達線ＩＯの電位より
もより下降する。ビット線対ＢＬ，／ＢＬの電位がセン
ス動作によりフル電圧レベルの“Ｈ”および“Ｌ”まで
増幅されると、このノードＮＢの電位は再び元の“Ｈ”
（この場合Ｖｃｃ−Ｖｔｈ）のレベルまで上昇する（放
電経路が完全になくなるため）。
【００９１】この負荷回路４のｐチャネルＭＯＳトラン
ジスタからなるプルアップステージと、増幅回路に含ま
れる放電トランジスタとから対称的カレントミラー増幅
器が構成される。トランジスタ３７および４０はノード
ＮＡおよびＮＢの電位レベルを決定するとともに、この
ノードＮＡ、ＮＢの電位レベルの比較基準値を与えてい
る。
ジスタからなるプルアップステージと、増幅回路に含ま
れる放電トランジスタとから対称的カレントミラー増幅
器が構成される。トランジスタ３７および４０はノード
ＮＡおよびＮＢの電位レベルを決定するとともに、この
ノードＮＡ、ＮＢの電位レベルの比較基準値を与えてい
る。
【００９２】テスト回路５は、内部データ伝達線ＩＯ，
／ＩＯ上の信号電位とテストモード指示信号／ＬＴＥを
受ける３入力ＮＯＲゲート回路４６を含む。このテスト
回路５に含まれるＮＯＲゲート回路４６は、与えられた
３入力がすべて“Ｌ”のときに不良メモリセルの存在を
示すために、信号ＥＲＲＯＲを“Ｈ”に立ち上げる。
／ＩＯ上の信号電位とテストモード指示信号／ＬＴＥを
受ける３入力ＮＯＲゲート回路４６を含む。このテスト
回路５に含まれるＮＯＲゲート回路４６は、与えられた
３入力がすべて“Ｌ”のときに不良メモリセルの存在を
示すために、信号ＥＲＲＯＲを“Ｈ”に立ち上げる。
【００９３】入出力回路６は、内部データ伝達線ＩＯ上
の信号電位をその正入力に受け、内部データ伝達線／Ｉ
Ｏ上のデータをその負入力に受ける差動増幅器４２を含
む。差動増幅器４２から外部データＤｏｕｔが出力され
る。入出力回路６はさらに、書込指示信号／ＷＤＥに応
答して活性化されるトライステートバッファ４３および
４４と、外部からのデータＤｉｎを反転するインバータ
４５を含む。インバータ４５の出力は、トライステート
バッファ４３へ与えられる。トライステートバッファ４
４は外部データＤｉｎを直接受ける。トライステートバ
ッファ４３の出力は内部データ伝達線／ＩＯへ伝達さ
れ、トライステートバッファ４４の出力は内部データ伝
達線ＩＯ上へ伝達される。次に動作についてその動作波
形図である図４を参照して説明する。以下の動作説明に
おいては次の仮定が用いられる。選択されるメモリセル
はワード線ＷＬ１とビット線ＢＬ１との交点に存在する
メモリセルＭＣ１，１である。メモリセルＭＣ１，１は
“Ｈ”のデータを記憶している。メモリセルＭＣ２，１
もまた“Ｈ”のデータを記憶している。メモリセルＭＣ
１，１からデータが読出される。“Ｌ”のデータがメモ
リセルＭＣ２，１へ書込まれる。
の信号電位をその正入力に受け、内部データ伝達線／Ｉ
Ｏ上のデータをその負入力に受ける差動増幅器４２を含
む。差動増幅器４２から外部データＤｏｕｔが出力され
る。入出力回路６はさらに、書込指示信号／ＷＤＥに応
答して活性化されるトライステートバッファ４３および
４４と、外部からのデータＤｉｎを反転するインバータ
４５を含む。インバータ４５の出力は、トライステート
バッファ４３へ与えられる。トライステートバッファ４
４は外部データＤｉｎを直接受ける。トライステートバ
ッファ４３の出力は内部データ伝達線／ＩＯへ伝達さ
れ、トライステートバッファ４４の出力は内部データ伝
達線ＩＯ上へ伝達される。次に動作についてその動作波
形図である図４を参照して説明する。以下の動作説明に
おいては次の仮定が用いられる。選択されるメモリセル
はワード線ＷＬ１とビット線ＢＬ１との交点に存在する
メモリセルＭＣ１，１である。メモリセルＭＣ１，１は
“Ｈ”のデータを記憶している。メモリセルＭＣ２，１
もまた“Ｈ”のデータを記憶している。メモリセルＭＣ
１，１からデータが読出される。“Ｌ”のデータがメモ
リセルＭＣ２，１へ書込まれる。
【００９４】時刻ｔ０において、イコライズ（プリチャ
ージ指示）信号φＥが“Ｌ”に立ち下がりかつＩＯイコ
ライズ信号φＢが“Ｈ”に立ち上がり、メモリサイクル
が開始される。内部データ伝達線ＩＯ，／ＩＯはイコラ
イズ状態から開放されるものの、負荷回路４に含まれる
ｐチャネルＭＯＳトランジスタからなるプルアップステ
ージにより“Ｈ”（正確にはＶｃｃ−Ｖｔｈのレベル）
にプリチャージされる。メモリセルアレイ３のビット線
ＢＬ１、，／ＢＬ１、ＢＬ２，／ＢＬ２は中間電位のプ
リチャージ電位ＶＨでフローティング状態とされる。
ージ指示）信号φＥが“Ｌ”に立ち下がりかつＩＯイコ
ライズ信号φＢが“Ｈ”に立ち上がり、メモリサイクル
が開始される。内部データ伝達線ＩＯ，／ＩＯはイコラ
イズ状態から開放されるものの、負荷回路４に含まれる
ｐチャネルＭＯＳトランジスタからなるプルアップステ
ージにより“Ｈ”（正確にはＶｃｃ−Ｖｔｈのレベル）
にプリチャージされる。メモリセルアレイ３のビット線
ＢＬ１、，／ＢＬ１、ＢＬ２，／ＢＬ２は中間電位のプ
リチャージ電位ＶＨでフローティング状態とされる。
【００９５】時刻ｔ１において、行デコーダ４０３から
行選択信号ＷＬ１が発生され、ワード線ＷＬ１の電位が
“Ｈ”に上昇する。ここで、信号とその信号が伝達され
る信号線は同一の符号を用いている。このときほぼ同時
に、列デコーダ４０２から列選択信号Ｙ１が発生され
る。制御信号φＴは“Ｌ”の状態にある。
行選択信号ＷＬ１が発生され、ワード線ＷＬ１の電位が
“Ｈ”に上昇する。ここで、信号とその信号が伝達され
る信号線は同一の符号を用いている。このときほぼ同時
に、列デコーダ４０２から列選択信号Ｙ１が発生され
る。制御信号φＴは“Ｌ”の状態にある。
【００９６】ワード線ＷＬ１の電位が上昇することによ
りメモリセルＭＣ１，１およびＭＣ２，１が保持する
“Ｈ”のデータがビット線ＢＬ１およびＢＬ２へ伝達さ
れる。これにより、ビット線ＢＬ１およびＢＬ２の電位
が少し上昇する。
りメモリセルＭＣ１，１およびＭＣ２，１が保持する
“Ｈ”のデータがビット線ＢＬ１およびＢＬ２へ伝達さ
れる。これにより、ビット線ＢＬ１およびＢＬ２の電位
が少し上昇する。
【００９７】制御信号φＴは“Ｌ”の状態にあり、増幅
回路ＮＳＡ１およびＮＳＡ２の検出ノードとラッチノー
ドとは分離されている。ラッチノードＬＮ１，／ＬＮ１
は列選択ゲート８および７を介して内部データ伝達線Ｉ
Ｏ，／ＩＯへ接続されている。このビット線ＢＬ１，／
ＢＬ１に生じた微小電位差がトランジスタ９および１０
で検出される。すなわち、トランジスタ９の導電率がト
ランジスタ１０の導電率よりも高くなり、ラッチノード
／ＬＮ１を介しての放電による内部データ伝達線／ＩＯ
の電位下降が、ラッチノードＬＮ１を介しての放電によ
る内部データ伝達線ＩＯの電位下降よりも大きくなる。
回路ＮＳＡ１およびＮＳＡ２の検出ノードとラッチノー
ドとは分離されている。ラッチノードＬＮ１，／ＬＮ１
は列選択ゲート８および７を介して内部データ伝達線Ｉ
Ｏ，／ＩＯへ接続されている。このビット線ＢＬ１，／
ＢＬ１に生じた微小電位差がトランジスタ９および１０
で検出される。すなわち、トランジスタ９の導電率がト
ランジスタ１０の導電率よりも高くなり、ラッチノード
／ＬＮ１を介しての放電による内部データ伝達線／ＩＯ
の電位下降が、ラッチノードＬＮ１を介しての放電によ
る内部データ伝達線ＩＯの電位下降よりも大きくなる。
【００９８】この内部データ伝達線ＩＯ，／ＩＯに生じ
た電位差は入出力回路６に含まれる差動増幅器４２によ
り検出される。差動増幅器４２は、その正入力に内部デ
ータ伝達線ＩＯ上の信号を受けている。したがってこの
場合、差動増幅器４２からは“Ｈ”の信号が外部読出デ
ータＤｏｕｔとして出力される。
た電位差は入出力回路６に含まれる差動増幅器４２によ
り検出される。差動増幅器４２は、その正入力に内部デ
ータ伝達線ＩＯ上の信号を受けている。したがってこの
場合、差動増幅器４２からは“Ｈ”の信号が外部読出デ
ータＤｏｕｔとして出力される。
【００９９】時刻ｔ２においてｐ型センスアンプ駆動信
号φＰが中間電位から“Ｈ”に立ち上がる。これにより
ｐチャネルセンスアンプＰＳＡ１およびＰＳＡ２が活性
化され、ビット線ＢＬ１およびＢＬ２の電位が上昇す
る。
号φＰが中間電位から“Ｈ”に立ち上がる。これにより
ｐチャネルセンスアンプＰＳＡ１およびＰＳＡ２が活性
化され、ビット線ＢＬ１およびＢＬ２の電位が上昇す
る。
【０１００】時刻ｔ３において分離制御信号φＴが
“Ｈ”に立ち上がる。これにより分離トランジスタ１
１、１２、１７および１８が導通状態となり、増幅回路
ＮＳＡ１およびＮＳＡ２が交差結合されたＮ型センスア
ンプとして機能し、各ラッチノードＬＮ１，／ＬＮ１お
よびＬＮ２，／ＬＮ２の電位がその検出ノードに接続さ
れ、ビット線／ＢＬ１および／ＢＬ２の電位が低下す
る。
“Ｈ”に立ち上がる。これにより分離トランジスタ１
１、１２、１７および１８が導通状態となり、増幅回路
ＮＳＡ１およびＮＳＡ２が交差結合されたＮ型センスア
ンプとして機能し、各ラッチノードＬＮ１，／ＬＮ１お
よびＬＮ２，／ＬＮ２の電位がその検出ノードに接続さ
れ、ビット線／ＢＬ１および／ＢＬ２の電位が低下す
る。
【０１０１】ここで図４において、時刻ｔ３において制
御信号φＴが“Ｈ”に立ち上がったとき、ビット線／Ｂ
Ｌ１の電位が上昇しているのは、ビット線／ＢＬ１がト
ランジスタ７および１１を介して内部データ伝達線／Ｉ
Ｏへ接続されるためである。
御信号φＴが“Ｈ”に立ち上がったとき、ビット線／Ｂ
Ｌ１の電位が上昇しているのは、ビット線／ＢＬ１がト
ランジスタ７および１１を介して内部データ伝達線／Ｉ
Ｏへ接続されるためである。
【０１０２】時刻ｔ３において、Ｎ型センスアンプが活
性化されると、トランジスタ１０の放電動作が行なわれ
なくなり、内部データ伝達線ＩＯの電位は負荷回路４か
らの電流により上昇する。内部データ伝達線／ＩＯの電
位は放電トランジスタ９の放電動作と負荷回路４からの
電流供給との釣り合ったレベルに安定する。
性化されると、トランジスタ１０の放電動作が行なわれ
なくなり、内部データ伝達線ＩＯの電位は負荷回路４か
らの電流により上昇する。内部データ伝達線／ＩＯの電
位は放電トランジスタ９の放電動作と負荷回路４からの
電流供給との釣り合ったレベルに安定する。
【０１０３】このＰ型センスアンプＰＳＡ１およびＰＳ
Ａ２とＮ型センスアンプとして機能する増幅回路ＮＳＡ
１およびＮＳＡ２の増幅動作によりメモリセルＭＣ１，
１およびＭＣ２，１のメモリセルキャパシタ１１５およ
び１１８には、最初保持していた“Ｈ”のデータが再書
込みされる。
Ａ２とＮ型センスアンプとして機能する増幅回路ＮＳＡ
１およびＮＳＡ２の増幅動作によりメモリセルＭＣ１，
１およびＭＣ２，１のメモリセルキャパシタ１１５およ
び１１８には、最初保持していた“Ｈ”のデータが再書
込みされる。
【０１０４】時刻ｔ４において、内部書込指示信号／Ｗ
ＤＥを“Ｌ”に立ち下げる。これにより、トライステー
トバッファ４３および４４が活性化される。内部書込デ
ータＤｉｎは“Ｌ”のデータである。したがって、内部
書込データ伝達ＩＯの電位が“Ｌ”となり、相補内部デ
ータ伝達線／ＩＯの電位が“Ｈ”となる。
ＤＥを“Ｌ”に立ち下げる。これにより、トライステー
トバッファ４３および４４が活性化される。内部書込デ
ータＤｉｎは“Ｌ”のデータである。したがって、内部
書込データ伝達ＩＯの電位が“Ｌ”となり、相補内部デ
ータ伝達線／ＩＯの電位が“Ｈ”となる。
【０１０５】この時刻ｔ４において内部書込指示信号／
ＷＤＥが発生されるとき、同時に、またＩＯ線プリチャ
ージ指示信号φＡが“Ｈ”に立ち上がり、内部データ伝
達線ＩＯ，／ＩＯの電位のプルアップ動作が禁止され
る。これにより、内部データ伝達線ＩＯ，／ＩＯの電位
は書込データＤｉｎに対応した値に設定される。この内
部データ伝達線ＩＯ，／ＩＯの信号電位は、トランジス
タ７，８，１１および１２を介してビット線ＢＬ１およ
び／ＢＬ１上へ伝達される。ビット線ＢＬ１の電位が
“Ｌ”に、相補ビット線／ＢＬ１の電位が“Ｈ”となり
メモリセルＭＣ１，１へは“Ｌ”のデータが書込まれ
る。
ＷＤＥが発生されるとき、同時に、またＩＯ線プリチャ
ージ指示信号φＡが“Ｈ”に立ち上がり、内部データ伝
達線ＩＯ，／ＩＯの電位のプルアップ動作が禁止され
る。これにより、内部データ伝達線ＩＯ，／ＩＯの電位
は書込データＤｉｎに対応した値に設定される。この内
部データ伝達線ＩＯ，／ＩＯの信号電位は、トランジス
タ７，８，１１および１２を介してビット線ＢＬ１およ
び／ＢＬ１上へ伝達される。ビット線ＢＬ１の電位が
“Ｌ”に、相補ビット線／ＢＬ１の電位が“Ｈ”となり
メモリセルＭＣ１，１へは“Ｌ”のデータが書込まれ
る。
【０１０６】続いてメモリセルＭＣ２，１のデータの読
出動作について説明する。この図１０においては、１つ
のメモリサイクルにおいて連続してメモリセルＭＣ１，
１およびＭＣ２，１へアクセスする場合が示される。こ
れは、通常のページモード、スタティックコラムモード
などの高速アクセスモードを考えればよい。
出動作について説明する。この図１０においては、１つ
のメモリサイクルにおいて連続してメモリセルＭＣ１，
１およびＭＣ２，１へアクセスする場合が示される。こ
れは、通常のページモード、スタティックコラムモード
などの高速アクセスモードを考えればよい。
【０１０７】時刻ｔ５において、内部データ伝達線Ｉ
Ｏ，／ＩＯをリセット状態とするために、制御信号φＡ
が“Ｌ”に立ち下がり、一方ＩＯ線イコライズ信号φＢ
が“Ｌ”に立ち下がる。これにより、内部データ伝達線
ＩＯ，／ＩＯの電位は所定の電位レベルにプリチャージ
されかつイコライズされる。この状態においては、列選
択信号Ｙ１は“Ｌ”に立ち下がっており、列選択動作は
実行されておらず、すべてのビット線対は内部データ伝
達線ＩＯ，／ＩＯと切離されている。
Ｏ，／ＩＯをリセット状態とするために、制御信号φＡ
が“Ｌ”に立ち下がり、一方ＩＯ線イコライズ信号φＢ
が“Ｌ”に立ち下がる。これにより、内部データ伝達線
ＩＯ，／ＩＯの電位は所定の電位レベルにプリチャージ
されかつイコライズされる。この状態においては、列選
択信号Ｙ１は“Ｌ”に立ち下がっており、列選択動作は
実行されておらず、すべてのビット線対は内部データ伝
達線ＩＯ，／ＩＯと切離されている。
【０１０８】時刻ｔ６において、ＩＯ線イコライズ信号
φＢが“Ｈ”となり、内部データ伝達線ＩＯ，／ＩＯの
イコライズ動作が完了する。また時刻ｔ６において、列
デコーダ４２０により列選択信号Ｙ２が発生され、ビッ
ト線ＢＬ２，／ＢＬ２が内部データ伝達線ＩＯ，／ＩＯ
へ接続される。ビット線ＢＬ２，／ＢＬ２の電位はそれ
ぞれこの接続により少し変化する。制御信号φＴは
“Ｈ”の状態にある。このため、ビット線ＢＬ２，／Ｂ
Ｌ２の電位が内部データ伝達線ＩＯ，／ＩＯに伝達され
る。ビット線ＢＬ２の電位はビット線／ＢＬ２の電位よ
りも高い。このため、内部データ伝達線ＩＯの電位は内
部データ伝達線／ＩＯの電位よりも高くなる。差動増幅
器４２はその正入力に内部データ伝達線ＩＯ上の信号を
受けかつその負入力に相補内部データ伝達線／ＩＯの信
号電位を受けている。これにより、差動増幅器４２から
は“Ｈ”の出力データＤｏｕｔが出力される。
φＢが“Ｈ”となり、内部データ伝達線ＩＯ，／ＩＯの
イコライズ動作が完了する。また時刻ｔ６において、列
デコーダ４２０により列選択信号Ｙ２が発生され、ビッ
ト線ＢＬ２，／ＢＬ２が内部データ伝達線ＩＯ，／ＩＯ
へ接続される。ビット線ＢＬ２，／ＢＬ２の電位はそれ
ぞれこの接続により少し変化する。制御信号φＴは
“Ｈ”の状態にある。このため、ビット線ＢＬ２，／Ｂ
Ｌ２の電位が内部データ伝達線ＩＯ，／ＩＯに伝達され
る。ビット線ＢＬ２の電位はビット線／ＢＬ２の電位よ
りも高い。このため、内部データ伝達線ＩＯの電位は内
部データ伝達線／ＩＯの電位よりも高くなる。差動増幅
器４２はその正入力に内部データ伝達線ＩＯ上の信号を
受けかつその負入力に相補内部データ伝達線／ＩＯの信
号電位を受けている。これにより、差動増幅器４２から
は“Ｈ”の出力データＤｏｕｔが出力される。
【０１０９】ワード線駆動信号ＷＬ１および列選択信号
Ｙ２、および制御信号φＴがそれぞれ“Ｌ”に立ち下が
り、続いて時刻ｔ７においてプリチャージ指示信号φＥ
が“Ｈ”に立ち上がり、ＩＯ線イコライズ信号φＢが
“Ｌ”に立ち下がることにより、ビット線対の電位のイ
コライズおよび内部データ伝達線電位のイコライズが行
なわれ、次のデータの読出／書込動作に備える。
Ｙ２、および制御信号φＴがそれぞれ“Ｌ”に立ち下が
り、続いて時刻ｔ７においてプリチャージ指示信号φＥ
が“Ｈ”に立ち上がり、ＩＯ線イコライズ信号φＢが
“Ｌ”に立ち下がることにより、ビット線対の電位のイ
コライズおよび内部データ伝達線電位のイコライズが行
なわれ、次のデータの読出／書込動作に備える。
【０１１０】次に、各制御信号を発生するための回路構
成について順に説明する。以下の説明においては、ロウ
アドレスストローブ信号／ＲＡＳをメモリサイクル規定
信号として利用している。しかしながら、行アドレスと
列アドレスがノンマルチプレクス方式で与えられる場
合、このロウアドレスストローブ信号／ＲＡＳに代え
て、チップセレクト信号／ＣＳが用いられてもよい。
成について順に説明する。以下の説明においては、ロウ
アドレスストローブ信号／ＲＡＳをメモリサイクル規定
信号として利用している。しかしながら、行アドレスと
列アドレスがノンマルチプレクス方式で与えられる場
合、このロウアドレスストローブ信号／ＲＡＳに代え
て、チップセレクト信号／ＣＳが用いられてもよい。
【０１１１】図５（Ａ）は内部データ伝達線を所定電位
にプルアップする制御信号φＡを発生するための回路を
示す図である。図５（Ａ）を参照して、φＡ発生回路９
０１は、ライトイネーブル信号／ＷＥとロウアドレスス
トローブ信号／ＲＡＳとに応答して制御信号φＡを発生
する。このφＡ発生回路９０１は図１に示す制御信号発
生回路４０５に含まれる。このφＡ発生回路９０１の動
作を、その動作波形図である図５（Ｂ）を参照して説明
する。
にプルアップする制御信号φＡを発生するための回路を
示す図である。図５（Ａ）を参照して、φＡ発生回路９
０１は、ライトイネーブル信号／ＷＥとロウアドレスス
トローブ信号／ＲＡＳとに応答して制御信号φＡを発生
する。このφＡ発生回路９０１は図１に示す制御信号発
生回路４０５に含まれる。このφＡ発生回路９０１の動
作を、その動作波形図である図５（Ｂ）を参照して説明
する。
【０１１２】φＡ発生回路９０１は、ロウアドレススト
ローブ信号／ＲＡＳが“Ｌ”になると活性化され、ライ
トイネーブル信号／ＷＥに応答して制御信号φＡを発生
する。この制御信号φＡは、内部書込指示信号／ＷＤＥ
の反転信号である。
ローブ信号／ＲＡＳが“Ｌ”になると活性化され、ライ
トイネーブル信号／ＷＥに応答して制御信号φＡを発生
する。この制御信号φＡは、内部書込指示信号／ＷＤＥ
の反転信号である。
【０１１３】図６（Ａ）はＩＯ線イコライズ信号φＢを
発生する回路構成を示す図である。図６（Ａ）を参照し
て、ＩＯ線イコライズ信号φＢを発生する回路は、列ア
ドレスの変化時点を検出する列アドレス変化検出回路
（ＡＴＤ回路）９０２と、ロウアドレスストローブ信号
／ＲＡＳとＡＴＤ回路９０２からの列アドレス変化検出
信号ＡＴＤとに応答してＩＯ線イコライズ信号φＢを発
生するφＢ発生回路９０３を含む。次にこの図６（Ａ）
に示すＩＯ線イコライズ信号φＢを発生する回路の動作
についてその動作波形図である図６（Ｂ）を参照して説
明する。
発生する回路構成を示す図である。図６（Ａ）を参照し
て、ＩＯ線イコライズ信号φＢを発生する回路は、列ア
ドレスの変化時点を検出する列アドレス変化検出回路
（ＡＴＤ回路）９０２と、ロウアドレスストローブ信号
／ＲＡＳとＡＴＤ回路９０２からの列アドレス変化検出
信号ＡＴＤとに応答してＩＯ線イコライズ信号φＢを発
生するφＢ発生回路９０３を含む。次にこの図６（Ａ）
に示すＩＯ線イコライズ信号φＢを発生する回路の動作
についてその動作波形図である図６（Ｂ）を参照して説
明する。
【０１１４】φＢ発生回路９０３は、ロウアドレススト
ローブ信号／ＲＡＳの立ち下がりに応答してＩＯ線イコ
ライズ信号φＢを“Ｈ”に立ち上げる。ＡＴＤ回路９０
２は列アドレス信号の変化時点を検出し列アドレス変化
検出信号ＡＴＤを発生する。φＢ発生回路９０３は、こ
の列アドレス変化検出信号ＡＴＤに応答して“Ｈ”のＩ
Ｏ線イコライズ信号φＢを“Ｌ”に立ち下げる。φＢ発
生回路９０３は、この列アドレス変化検出信号ＡＴＤが
与えられてから所定時間（列アドレスがデコードされ、
列選択信号が発生されるまでの期間）が経過した後再び
ＩＯ線イコライズ信号φＢを“Ｈ”に立ち上げる。φＢ
発生回路９０３は、ロウアドレスストローブ信号／ＲＡ
Ｓが“Ｈ”に立ち上がると、このＩＯ線イコライズ信号
φＢを“Ｌ”に立ち下げる。
ローブ信号／ＲＡＳの立ち下がりに応答してＩＯ線イコ
ライズ信号φＢを“Ｈ”に立ち上げる。ＡＴＤ回路９０
２は列アドレス信号の変化時点を検出し列アドレス変化
検出信号ＡＴＤを発生する。φＢ発生回路９０３は、こ
の列アドレス変化検出信号ＡＴＤに応答して“Ｈ”のＩ
Ｏ線イコライズ信号φＢを“Ｌ”に立ち下げる。φＢ発
生回路９０３は、この列アドレス変化検出信号ＡＴＤが
与えられてから所定時間（列アドレスがデコードされ、
列選択信号が発生されるまでの期間）が経過した後再び
ＩＯ線イコライズ信号φＢを“Ｈ”に立ち上げる。φＢ
発生回路９０３は、ロウアドレスストローブ信号／ＲＡ
Ｓが“Ｈ”に立ち上がると、このＩＯ線イコライズ信号
φＢを“Ｌ”に立ち下げる。
【０１１５】列選択信号が発生されるまでにそのＩＯ線
のイコライズ動作は完了しておればよいため、図４に示
す動作波形図においてＩＯ線イコライズ信号φＢは時刻
ｔ１において“Ｈ”に立ち上がるように構成されてもよ
い。ＡＴＤ回路９２０はアドレスバッファから与えられ
る列アドレス信号の変化を検出する構成とされてもよ
い。また、外部からの列アドレス信号の変化時点を検出
する構成とされてもよい。
のイコライズ動作は完了しておればよいため、図４に示
す動作波形図においてＩＯ線イコライズ信号φＢは時刻
ｔ１において“Ｈ”に立ち上がるように構成されてもよ
い。ＡＴＤ回路９２０はアドレスバッファから与えられ
る列アドレス信号の変化を検出する構成とされてもよ
い。また、外部からの列アドレス信号の変化時点を検出
する構成とされてもよい。
【０１１６】図７（Ａ）に分離制御信号φＴを発生する
ための回路構成を示す。図７（Ａ）を参照して、φＴ発
生回路９０４は、ロウアドレスストローブ信号／ＲＡＳ
を反転するインバータ回路９０５と、インバータ回路９
０５の出力信号の立ち上りのみを遅延する立ち上がり遅
延回路９０６を含む。立ち上がり遅延回路９０６から分
離制御信号φＴが発生される。次にこの図７（Ａ）に示
す分離制御信号φＴ発生回路の動作についてその動作波
形図である図７（Ｂ）を参照して説明する。
ための回路構成を示す。図７（Ａ）を参照して、φＴ発
生回路９０４は、ロウアドレスストローブ信号／ＲＡＳ
を反転するインバータ回路９０５と、インバータ回路９
０５の出力信号の立ち上りのみを遅延する立ち上がり遅
延回路９０６を含む。立ち上がり遅延回路９０６から分
離制御信号φＴが発生される。次にこの図７（Ａ）に示
す分離制御信号φＴ発生回路の動作についてその動作波
形図である図７（Ｂ）を参照して説明する。
【０１１７】ロウアドレスストローブ信号／ＲＡＳが
“Ｌ”に立ち下がると、インバータ回路９０５の出力は
“Ｈ”に立ち上がる。立ち上がり遅延回路９０６は、こ
のインバータ回路９０５からの出力信号の立ち上がりを
遅延させて出力する。したがって、ロウアドレスストロ
ーブ信号／ＲＡＳが“Ｌ”に立ち下がってから所定時間
経過した後に分離制御信号φＴが“Ｈ”に立ち上がる。
ロウアドレスストローブ信号／ＲＡＳが“Ｈ”に立ち上
がると、インバータ回路９０５の出力は“Ｌ”に立ち下
がる。これに応答して、立ち上がり遅延回路９０６から
の出力信号すなわち、分離制御信号φＴも“Ｌ”に立ち
下がる。
“Ｌ”に立ち下がると、インバータ回路９０５の出力は
“Ｈ”に立ち上がる。立ち上がり遅延回路９０６は、こ
のインバータ回路９０５からの出力信号の立ち上がりを
遅延させて出力する。したがって、ロウアドレスストロ
ーブ信号／ＲＡＳが“Ｌ”に立ち下がってから所定時間
経過した後に分離制御信号φＴが“Ｈ”に立ち上がる。
ロウアドレスストローブ信号／ＲＡＳが“Ｈ”に立ち上
がると、インバータ回路９０５の出力は“Ｌ”に立ち下
がる。これに応答して、立ち上がり遅延回路９０６から
の出力信号すなわち、分離制御信号φＴも“Ｌ”に立ち
下がる。
【０１１８】図４に示す動作波形図のタイミングに従っ
て図１に示す半導体記憶装置は正確に動作する。しか
し、さらに半導体記憶装置の高集積化が進むと、メモリ
セルキャパシタの容量が小さくなる。この場合、図４に
示す動作波形図における時刻ｔ１から時刻ｔ２の間に各
ビット線対ＢＬ１，／ＢＬ１およびＢＬ２，／ＢＬ２に
生じる電位差が小さくなる。Ｐ型センスアンプＰＳＡ１
およびＰＳＡ２は時刻ｔ２からセンス動作を開始する。
センスされるべき電位差が小さいため、このＰ型センス
アンプＰＳＡ１およびＰＳＡ２による増幅時間が長くな
る。
て図１に示す半導体記憶装置は正確に動作する。しか
し、さらに半導体記憶装置の高集積化が進むと、メモリ
セルキャパシタの容量が小さくなる。この場合、図４に
示す動作波形図における時刻ｔ１から時刻ｔ２の間に各
ビット線対ＢＬ１，／ＢＬ１およびＢＬ２，／ＢＬ２に
生じる電位差が小さくなる。Ｐ型センスアンプＰＳＡ１
およびＰＳＡ２は時刻ｔ２からセンス動作を開始する。
センスされるべき電位差が小さいため、このＰ型センス
アンプＰＳＡ１およびＰＳＡ２による増幅時間が長くな
る。
【０１１９】時刻ｔ３において分離制御信号φＴが
“Ｈ”に設定され、各ビット線対はＮ型センスアンプに
より低電位のビット線の電位が放電される。この場合、
急に分離制御信号φＴを“Ｈ”に立ち上げると、Ｎ型セ
ンスアンプとして機能する増幅回路ＮＳＡ１の動作速度
は速くなるが、一方、感度が低下する。この場合、Ｐ型
センスアンプＰＳＡ１のセンス動作に長時間を要してお
り、十分にビット線間の電位差が大きくなっていないと
きＮ型センスアンプ（増幅回路）ＮＳＡ１が動作するた
め、Ｎ型センスアンプが誤動作するおそれが生じる。
“Ｈ”に設定され、各ビット線対はＮ型センスアンプに
より低電位のビット線の電位が放電される。この場合、
急に分離制御信号φＴを“Ｈ”に立ち上げると、Ｎ型セ
ンスアンプとして機能する増幅回路ＮＳＡ１の動作速度
は速くなるが、一方、感度が低下する。この場合、Ｐ型
センスアンプＰＳＡ１のセンス動作に長時間を要してお
り、十分にビット線間の電位差が大きくなっていないと
きＮ型センスアンプ（増幅回路）ＮＳＡ１が動作するた
め、Ｎ型センスアンプが誤動作するおそれが生じる。
【０１２０】これを避けるため、高集積化が進み、メモ
リセルキャパシタの容量が小さくなった場合、時刻ｔ３
に分離制御信号φＴを立ち上げる速度（時間ｔｄ）を大
きくする。この場合、各ビット線対ＢＬ１，／ＢＬ１お
よびＢＬ２，／ＢＬ２の電位差は緩やかに増幅される。
これにより、Ｎ型センスアンプによるセンス感度が改善
されてＮ型センスアンプの誤動作が防止される。この分
離制御信号φＴの立ち上がる速度をｔｄを大きくする構
成は、図７（Ａ）に示す立ち上がり遅延回路９０６に含
まれる駆動トランジスタ（出力トランジスタ）のサイズ
を小さくすることにより実現される。すなわち、駆動ト
ランジスタのサイズを小さくすることによりこの駆動ト
ランジスタの電流供給能力が小さくなり、分離制御信号
φＴの立ち上がりがゆるやかとなる。
リセルキャパシタの容量が小さくなった場合、時刻ｔ３
に分離制御信号φＴを立ち上げる速度（時間ｔｄ）を大
きくする。この場合、各ビット線対ＢＬ１，／ＢＬ１お
よびＢＬ２，／ＢＬ２の電位差は緩やかに増幅される。
これにより、Ｎ型センスアンプによるセンス感度が改善
されてＮ型センスアンプの誤動作が防止される。この分
離制御信号φＴの立ち上がる速度をｔｄを大きくする構
成は、図７（Ａ）に示す立ち上がり遅延回路９０６に含
まれる駆動トランジスタ（出力トランジスタ）のサイズ
を小さくすることにより実現される。すなわち、駆動ト
ランジスタのサイズを小さくすることによりこの駆動ト
ランジスタの電流供給能力が小さくなり、分離制御信号
φＴの立ち上がりがゆるやかとなる。
【０１２１】図４に示す動作波形図において時刻ｔ３で
分離制御信号φＴが“Ｈ”に立ち上がり、ビット線ＢＬ
１，／ＢＬ１が内部データ伝達線ＩＯ，／ＩＯへ接続さ
れる。内部データ伝達線／ＩＯの電位はビット線／ＢＬ
１の電位よりも高い。時刻ｔ３においてビット線／ＢＬ
１が内部データ伝達線／ＩＯに接続されるとビット線／
ＢＬ１の電位が上昇する。
分離制御信号φＴが“Ｈ”に立ち上がり、ビット線ＢＬ
１，／ＢＬ１が内部データ伝達線ＩＯ，／ＩＯへ接続さ
れる。内部データ伝達線／ＩＯの電位はビット線／ＢＬ
１の電位よりも高い。時刻ｔ３においてビット線／ＢＬ
１が内部データ伝達線／ＩＯに接続されるとビット線／
ＢＬ１の電位が上昇する。
【０１２２】上述のごとく、半導体記憶装置の高集積化
が進むと、ビット線対の電位差が小さくなり、Ｐ型セン
スアンプＰＳＡ（ＰＳＡ１，ＰＳＡ２）のセンス時間が
長くなる。このため、さらに高集積化が進んだ場合、こ
の時刻ｔ３においてビット線ＢＬ１，／ＢＬ１と内部デ
ータ伝達線ＩＯ，／ＩＯとをそれぞれ接続すると、ビッ
ト線対の小さな電位差がさらに小さくなり、Ｎ型センス
アンプ（トランジスタ９および１０で構成される）が誤
動作するおそれが生じる。
が進むと、ビット線対の電位差が小さくなり、Ｐ型セン
スアンプＰＳＡ（ＰＳＡ１，ＰＳＡ２）のセンス時間が
長くなる。このため、さらに高集積化が進んだ場合、こ
の時刻ｔ３においてビット線ＢＬ１，／ＢＬ１と内部デ
ータ伝達線ＩＯ，／ＩＯとをそれぞれ接続すると、ビッ
ト線対の小さな電位差がさらに小さくなり、Ｎ型センス
アンプ（トランジスタ９および１０で構成される）が誤
動作するおそれが生じる。
【０１２３】このようなビット線対と内部データ伝達線
対との接続によるビット線間電位差の損失を防止するた
めに、図８に示すように、時刻ｔ３において分離制御信
号φＴが“Ｈ”に立ち上がる前に列選択信号Ｙ１を
“Ｌ”に立ち下げる。
対との接続によるビット線間電位差の損失を防止するた
めに、図８に示すように、時刻ｔ３において分離制御信
号φＴが“Ｈ”に立ち上がる前に列選択信号Ｙ１を
“Ｌ”に立ち下げる。
【０１２４】時刻ｔ３に、分離制御信号φＴを“Ｈ”に
立ち上げ、増幅回路ＮＳＡ１をＮ型センスアンプとして
動作させるとき、ビット線ＢＬ１，／ＢＬ１は内部デー
タ伝達線ＩＯ，／ＩＯと切離されているため、これによ
り、ビット線／ＢＬ１の電位上昇が防止され、ビット線
ＢＬ１，／ＢＬ１における増幅すべき電位差の損失がな
く、Ｎ型センスアンプは安定にセンス動作を実行するこ
とができる。
立ち上げ、増幅回路ＮＳＡ１をＮ型センスアンプとして
動作させるとき、ビット線ＢＬ１，／ＢＬ１は内部デー
タ伝達線ＩＯ，／ＩＯと切離されているため、これによ
り、ビット線／ＢＬ１の電位上昇が防止され、ビット線
ＢＬ１，／ＢＬ１における増幅すべき電位差の損失がな
く、Ｎ型センスアンプは安定にセンス動作を実行するこ
とができる。
【０１２５】引き続いてメモリセルＭＣ１，１に“Ｌ”
のデータを書込むためには、時刻ｔ４に再び列選択信号
Ｙ１を“Ｈ”とし、列選択ゲート７および８を導通させ
る。これにより、内部データ伝達線ＩＯ，／ＩＯに伝達
されている内部書込データに対応した電位がビット線Ｂ
Ｌ１，／ＢＬ1 に伝達される。
のデータを書込むためには、時刻ｔ４に再び列選択信号
Ｙ１を“Ｈ”とし、列選択ゲート７および８を導通させ
る。これにより、内部データ伝達線ＩＯ，／ＩＯに伝達
されている内部書込データに対応した電位がビット線Ｂ
Ｌ１，／ＢＬ1 に伝達される。
【０１２６】図８に示す動作タイミング図においては、
残りの信号のタイミングは同じである。また、分離制御
信号φＴの立ち上げ速度ｔｄも同様、センス感度を改善
するために長くされてもよい。
残りの信号のタイミングは同じである。また、分離制御
信号φＴの立ち上げ速度ｔｄも同様、センス感度を改善
するために長くされてもよい。
【０１２７】上述のように、列選択信号Ｙ１を一担
“Ｌ”に立ち下げる構成は、コラムアドレスストローブ
信号／ＣＡＳまたは列アドレス変化検出信号ＡＴＤの遅
延信号で一担列デコーダを不活性状態とする構成により
実現される。
“Ｌ”に立ち下げる構成は、コラムアドレスストローブ
信号／ＣＡＳまたは列アドレス変化検出信号ＡＴＤの遅
延信号で一担列デコーダを不活性状態とする構成により
実現される。
【０１２８】次に、図１に示す半導体記憶装置のテスト
動作について図９に示す動作波形図を参照して説明す
る。以下の説明では、次のことが仮定される。メモリセ
ルアレイ３におけるメモリセルすべてには“Ｈ”のデー
タが書込まれている。テスト時において１行のメモリセ
ルが同時に検査される。
動作について図９に示す動作波形図を参照して説明す
る。以下の説明では、次のことが仮定される。メモリセ
ルアレイ３におけるメモリセルすべてには“Ｈ”のデー
タが書込まれている。テスト時において１行のメモリセ
ルが同時に検査される。
【０１２９】時刻ｔ１において内部書込指示信号／ＷＤ
Ｅを“Ｌ”に立ち下げ、書込バッファ４３および４４を
動作させる。このとき、外部からの書込データＤｉｎと
しては“Ｈ”のデータが与えられる。これより、内部デ
ータ伝達線ＩＯの電位が“Ｈ”、内部データ伝達線／Ｉ
Ｏの電位が“Ｌ”となる。
Ｅを“Ｌ”に立ち下げ、書込バッファ４３および４４を
動作させる。このとき、外部からの書込データＤｉｎと
しては“Ｈ”のデータが与えられる。これより、内部デ
ータ伝達線ＩＯの電位が“Ｈ”、内部データ伝達線／Ｉ
Ｏの電位が“Ｌ”となる。
【０１３０】図９においては、時刻ｔ１においてメモリ
セルアレイ３のプリチャージ指示信号φＥが“Ｌ”に立
ち下がり、かつ負荷回路４へ与えられる制御信号φＡお
よびφＢがともに“Ｈ”に立ち上がっている。この制御
信号φＡ，φＢおよびφＥの不活性化のタイミングは時
刻ｔ１以前であってもよい。
セルアレイ３のプリチャージ指示信号φＥが“Ｌ”に立
ち下がり、かつ負荷回路４へ与えられる制御信号φＡお
よびφＢがともに“Ｈ”に立ち上がっている。この制御
信号φＡ，φＢおよびφＥの不活性化のタイミングは時
刻ｔ１以前であってもよい。
【０１３１】時刻ｔ２において、行デコーダ４０３によ
るデコード動作により、ワード線ＷＬ（メモリセルアレ
イ３における１本のワード線）の電位を“Ｈ”に立ち上
げる。これにより、選択されたワード線ＷＬに接続され
るメモリセルが保持するデータ“Ｈ”が各ビット線対へ
伝達される。図９においては、２対のビット線ＢＬ１，
／ＢＬ１、およびＢＬ２，／ＢＬ２の電位変化のみを示
す。ビット線ＢＬ１，ＢＬ２の電位が上昇する。
るデコード動作により、ワード線ＷＬ（メモリセルアレ
イ３における１本のワード線）の電位を“Ｈ”に立ち上
げる。これにより、選択されたワード線ＷＬに接続され
るメモリセルが保持するデータ“Ｈ”が各ビット線対へ
伝達される。図９においては、２対のビット線ＢＬ１，
／ＢＬ１、およびＢＬ２，／ＢＬ２の電位変化のみを示
す。ビット線ＢＬ１，ＢＬ２の電位が上昇する。
【０１３２】時刻ｔ３においてＰ型センスアンプ駆動信
号φＰを“Ｈ”に立ち上げＰ型センスアンプＰＳＡ（Ｐ
ＳＡ１，ＰＳＡ２…）を動作させる。これより、メモリ
セルに接続されるビット線ＢＬ１，ＢＬ２の電位が電源
電圧Ｖｃｃレベルへと上昇する。このとき、相補ビット
線／ＢＬ１および／ＢＬ２はフローティング状態にある
ため、このビット線ＢＬ１およびＢＬ２の電位上昇に伴
い容量結合を介して少し上昇する。
号φＰを“Ｈ”に立ち上げＰ型センスアンプＰＳＡ（Ｐ
ＳＡ１，ＰＳＡ２…）を動作させる。これより、メモリ
セルに接続されるビット線ＢＬ１，ＢＬ２の電位が電源
電圧Ｖｃｃレベルへと上昇する。このとき、相補ビット
線／ＢＬ１および／ＢＬ２はフローティング状態にある
ため、このビット線ＢＬ１およびＢＬ２の電位上昇に伴
い容量結合を介して少し上昇する。
【０１３３】Ｐ型センスアンプＰＳＡによるセンス動作
が完了した時点ｔ４において分離制御信号φＴを“Ｈ”
に立ち上げ、増幅回路ＮＳＡ（ＮＳＡ１，ＮＳＡ２…）
をＮ型センスアンプとして動作させる。これによりビッ
ト線／ＢＬ１および／ＢＬ２の電位が接地電位レベルの
“Ｌ”に立ち下がる。この選択されたワード線ＷＬに接
続されるメモリセルが正常にデータ“Ｈ”を格納してい
れば、ビット線ＢＬ１〜ＢＬ２５６の電位は“Ｈ”、相
補ビット線／ＢＬ１〜／ＢＬ２５６の電位は“Ｌ”とな
る。
が完了した時点ｔ４において分離制御信号φＴを“Ｈ”
に立ち上げ、増幅回路ＮＳＡ（ＮＳＡ１，ＮＳＡ２…）
をＮ型センスアンプとして動作させる。これによりビッ
ト線／ＢＬ１および／ＢＬ２の電位が接地電位レベルの
“Ｌ”に立ち下がる。この選択されたワード線ＷＬに接
続されるメモリセルが正常にデータ“Ｈ”を格納してい
れば、ビット線ＢＬ１〜ＢＬ２５６の電位は“Ｈ”、相
補ビット線／ＢＬ１〜／ＢＬ２５６の電位は“Ｌ”とな
る。
【０１３４】時刻ｔ５において、内部書込指示信号／Ｗ
ＤＥを“Ｈ”に立ち上げる。これによりトライステート
バッファ４３および４４は出力ハイインピーダンス状態
となる。このときまた分離制御信号φＴを“Ｌ”に立ち
下げる。これにより、各ビット線対ＢＬ（ＢＬ１−ＢＬ
２５６）、／ＢＬ（ＢＬ１−／ＢＬ２５６）とラッチノ
ードＬＮ，／ＬＮとが切離される。
ＤＥを“Ｈ”に立ち上げる。これによりトライステート
バッファ４３および４４は出力ハイインピーダンス状態
となる。このときまた分離制御信号φＴを“Ｌ”に立ち
下げる。これにより、各ビット線対ＢＬ（ＢＬ１−ＢＬ
２５６）、／ＢＬ（ＢＬ１−／ＢＬ２５６）とラッチノ
ードＬＮ，／ＬＮとが切離される。
【０１３５】時刻ｔ６において列デコーダからの列選択
信号Ｙ１−Ｙ２５６をすべて“Ｈ”に設定する。これに
より、各ビット線対のラッチノードＬＮ，／ＬＮがフロ
ーティング状態の内部データ伝達線ＩＯおよび／ＩＯへ
接続される。ビット線ＢＬの電位は“Ｈ”、相補ビット
線／ＢＬの電位は“Ｌ”である。増幅回路ＮＳＡにおい
て、相補ビット線／ＢＬにそのゲートが接続されたトラ
ンジスタ（１０、１６）は非導通である。これにより内
部データ伝達線ＩＯは“Ｈ”の電位を保持する。
信号Ｙ１−Ｙ２５６をすべて“Ｈ”に設定する。これに
より、各ビット線対のラッチノードＬＮ，／ＬＮがフロ
ーティング状態の内部データ伝達線ＩＯおよび／ＩＯへ
接続される。ビット線ＢＬの電位は“Ｈ”、相補ビット
線／ＢＬの電位は“Ｌ”である。増幅回路ＮＳＡにおい
て、相補ビット線／ＢＬにそのゲートが接続されたトラ
ンジスタ（１０、１６）は非導通である。これにより内
部データ伝達線ＩＯは“Ｈ”の電位を保持する。
【０１３６】一方、ビット線ＢＬがそのゲートに接続さ
れたトランジスタ（９，１５）は導通するため、内部デ
ータ伝達線／ＩＯの電位は“Ｌ”を保持する。
れたトランジスタ（９，１５）は導通するため、内部デ
ータ伝達線／ＩＯの電位は“Ｌ”を保持する。
【０１３７】したがって、時刻ｔ６においてテスト指示
信号／ＬＴＥが“Ｌ”となっても、テスト回路５に含ま
れるＮＯＲゲート回路４６の出力は“Ｌ”となる。すな
わち、１行のメモリセルＭＣ１，ｊ−ＭＣ２５６，ｊ
（ｊ＝１−２５６の間の整数）から“Ｈ”のデータが読
出されたことがわかる。この場合、信号ＥＲＲＯＲは
“Ｌ”である。
信号／ＬＴＥが“Ｌ”となっても、テスト回路５に含ま
れるＮＯＲゲート回路４６の出力は“Ｌ”となる。すな
わち、１行のメモリセルＭＣ１，ｊ−ＭＣ２５６，ｊ
（ｊ＝１−２５６の間の整数）から“Ｈ”のデータが読
出されたことがわかる。この場合、信号ＥＲＲＯＲは
“Ｌ”である。
【０１３８】次に、選択ワード線がワード線ＷＬ１であ
りメモリセルＭＣ２，１が不良メモリセルであった場合
を考える。この場合、メモリセルＭＣ２，１からは
“Ｌ”のデータが読出される。
りメモリセルＭＣ２，１が不良メモリセルであった場合
を考える。この場合、メモリセルＭＣ２，１からは
“Ｌ”のデータが読出される。
【０１３９】時刻ｔ３においてＰ型センスアンプＰＳＡ
が動作したとき、メモリセルＭＣ２，１のデータの読出
不良により、このビット線ＢＬ２，／ＢＬ２の電位がと
もに上昇し、かつ時刻ｔ４においてＮ型センスアンプに
よる動作が行なわれたとき、ビット線ＢＬ２の電位が
“Ｌ”、相補ビット線／ＢＬ２の電位が“Ｈ”となった
と仮定する（図９において破線で示す）。
が動作したとき、メモリセルＭＣ２，１のデータの読出
不良により、このビット線ＢＬ２，／ＢＬ２の電位がと
もに上昇し、かつ時刻ｔ４においてＮ型センスアンプに
よる動作が行なわれたとき、ビット線ＢＬ２の電位が
“Ｌ”、相補ビット線／ＢＬ２の電位が“Ｈ”となった
と仮定する（図９において破線で示す）。
【０１４０】時刻ｔ６においてすべての列選択信号Ｙ１
〜Ｙ２５６が“Ｈ”となると、各ビット線対のラッチノ
ードＬＮ、／ＬＮが内部データ伝達線ＩＯおよび／ＩＯ
へそれぞれ接続される。このとき、相補ビット線ＢＬ２
にそのゲートが接続されたトランジスタ１６が導通状態
となる。したがって、時刻ｔ１において“Ｈ”にプリチ
ャージされかつフローティング状態とされた内部データ
伝達線ＩＯの電位は、このトランジスタ１６を介して放
電され、“Ｌ”に低下する。他のビット線（たとえばビ
ット線ＢＬ１，／ＢＬ１）においては、トランジスタ９
が導通状態となっているため、相補内部データ伝達線／
ＩＯの電位は“Ｌ”である。
〜Ｙ２５６が“Ｈ”となると、各ビット線対のラッチノ
ードＬＮ、／ＬＮが内部データ伝達線ＩＯおよび／ＩＯ
へそれぞれ接続される。このとき、相補ビット線ＢＬ２
にそのゲートが接続されたトランジスタ１６が導通状態
となる。したがって、時刻ｔ１において“Ｈ”にプリチ
ャージされかつフローティング状態とされた内部データ
伝達線ＩＯの電位は、このトランジスタ１６を介して放
電され、“Ｌ”に低下する。他のビット線（たとえばビ
ット線ＢＬ１，／ＢＬ１）においては、トランジスタ９
が導通状態となっているため、相補内部データ伝達線／
ＩＯの電位は“Ｌ”である。
【０１４１】したがって、時刻ｔ６においてテスト指示
信号／ＬＴＥが“Ｌ”に立ち下がると、ＮＯＲゲート回
路４６の出力信号ＥＲＲＯＲが“Ｈ”に立ち上がる（図
９の破線の波形）。これにより選択された１行のメモリ
セルＭＣ（たとえばＭＣ１，１−ＭＣ２５６，１）のう
ちのいずれかのメモリセルＭＣの読出を正常に行なうこ
とができなかったことを検出することができる。
信号／ＬＴＥが“Ｌ”に立ち下がると、ＮＯＲゲート回
路４６の出力信号ＥＲＲＯＲが“Ｈ”に立ち上がる（図
９の破線の波形）。これにより選択された１行のメモリ
セルＭＣ（たとえばＭＣ１，１−ＭＣ２５６，１）のう
ちのいずれかのメモリセルＭＣの読出を正常に行なうこ
とができなかったことを検出することができる。
【０１４２】選択された１行に接続されるメモリセルの
うち２つ以上のメモリセルから誤ったデータ読出が行な
われた場合にも、内部データ伝達線ＩＯおよび／ＩＯの
電位がともに時刻ｔ６において“Ｌ”に立ち下がるた
め、信号ＥＲＲＯＲが“Ｈ”と立ち上がることは容易に
理解できるであろう。
うち２つ以上のメモリセルから誤ったデータ読出が行な
われた場合にも、内部データ伝達線ＩＯおよび／ＩＯの
電位がともに時刻ｔ６において“Ｌ”に立ち下がるた
め、信号ＥＲＲＯＲが“Ｈ”と立ち上がることは容易に
理解できるであろう。
【０１４３】１行のメモリセルに予め“Ｌ”のデータを
書込み、この“Ｌ”のデータが正常に読出されるか否か
をテストするためには、時刻ｔ１において内部データ伝
達線ＩＯの電位を“Ｌ”、相補内部データ伝達線／ＩＯ
の電位を“Ｈ”にプリチャージする。この点を除いて図
９に示す動作波形図と同様の動作を実行することによ
り、この“Ｌ”データの読出のテストを実行することが
できる。
書込み、この“Ｌ”のデータが正常に読出されるか否か
をテストするためには、時刻ｔ１において内部データ伝
達線ＩＯの電位を“Ｌ”、相補内部データ伝達線／ＩＯ
の電位を“Ｈ”にプリチャージする。この点を除いて図
９に示す動作波形図と同様の動作を実行することによ
り、この“Ｌ”データの読出のテストを実行することが
できる。
【０１４４】いずれの場合においても、選択された１行
のメモリセルのうち少なくとも１つのメモリセルのデー
タの読出が正常に実行できない場合には、時刻ｔ６にお
いて内部データ伝達線ＩＯおよび／ＩＯの電位がともに
“Ｌ”となる。この場合、テスト回路に含まれるＮＯＲ
ゲート回路４６からの出力信号ＥＲＲＯＲが“Ｈ”とな
り、誤ったデータの読出が行なわれたことが検出され
る。
のメモリセルのうち少なくとも１つのメモリセルのデー
タの読出が正常に実行できない場合には、時刻ｔ６にお
いて内部データ伝達線ＩＯおよび／ＩＯの電位がともに
“Ｌ”となる。この場合、テスト回路に含まれるＮＯＲ
ゲート回路４６からの出力信号ＥＲＲＯＲが“Ｈ”とな
り、誤ったデータの読出が行なわれたことが検出され
る。
【０１４５】ここで、テストモード時において増幅回路
ＮＳＡを読出ゲートとして用いるには、分離制御信号φ
Ｔがテストモード時においては、列選択信号Ｙが発生さ
れる前に“Ｌ”に立ち下がるように分離制御信号発生回
路（図７参照）の構成に変更を加えればよい。
ＮＳＡを読出ゲートとして用いるには、分離制御信号φ
Ｔがテストモード時においては、列選択信号Ｙが発生さ
れる前に“Ｌ”に立ち下がるように分離制御信号発生回
路（図７参照）の構成に変更を加えればよい。
【０１４６】また、テストモード時においては、列選択
信号Ｙ（Ｙ１、Ｙ２…）が“Ｈ”に立ち上がるタイミン
グは通常のデータの書込および読出を行なうタイミング
と異なっている。これは、テストモード時においては、
列デコーダを不活性状態とし、所定のタイミング（コラ
ムアドレスストレーブ信号／ＣＡＳの遅延信号）または
テスト指示信号／ＬＴＥで列デコーダの出力をすべて
“Ｈ”に立ち上げる構成を用いれば容易に実現される。
信号Ｙ（Ｙ１、Ｙ２…）が“Ｈ”に立ち上がるタイミン
グは通常のデータの書込および読出を行なうタイミング
と異なっている。これは、テストモード時においては、
列デコーダを不活性状態とし、所定のタイミング（コラ
ムアドレスストレーブ信号／ＣＡＳの遅延信号）または
テスト指示信号／ＬＴＥで列デコーダの出力をすべて
“Ｈ”に立ち上げる構成を用いれば容易に実現される。
【０１４７】また、図１に示す構成においては、テスト
指示信号／ＬＴＥは外部からのクロック信号／ＲＡＳ、
／ＷＥおよび／ＣＡＳの状態の組合せにより発生されて
いるが、これは別のピン端子を対して与えられる制御信
号であってもよい。
指示信号／ＬＴＥは外部からのクロック信号／ＲＡＳ、
／ＷＥおよび／ＣＡＳの状態の組合せにより発生されて
いるが、これは別のピン端子を対して与えられる制御信
号であってもよい。
【０１４８】上述の構成によれば１行のメモリセルに対
しすべて“Ｌ”または“Ｈ”の同一のデータを書込みか
つ読出すというテストしか実行することができない。し
かしながら、隣接するメモリセルに対しては、互いに論
理が逆となるデータを書込み、その後各メモリセルから
データを読出すテスト方法の方が、隣接メモリセル間の
リークなどによる誤動作を検出することができるという
利点がある。以下、この隣接メモリに対し異なる論理の
データを書込む構成について説明する。
しすべて“Ｌ”または“Ｈ”の同一のデータを書込みか
つ読出すというテストしか実行することができない。し
かしながら、隣接するメモリセルに対しては、互いに論
理が逆となるデータを書込み、その後各メモリセルから
データを読出すテスト方法の方が、隣接メモリセル間の
リークなどによる誤動作を検出することができるという
利点がある。以下、この隣接メモリに対し異なる論理の
データを書込む構成について説明する。
【０１４９】図１０は、この発明の他の実施例である半
導体記憶装置の全体の構成を示す図である。図１０を参
照して、メモリセルアレイ３およびプリチャージ／イコ
ライズ回路２は図１に示す半導体記憶装置と同様の構成
を備える。図１０においては、各ビット線対に対して設
けられるプリチャージ／イコライズ回路は符号ＰＥで示
す。またメモリセルはＭＣで示している。
導体記憶装置の全体の構成を示す図である。図１０を参
照して、メモリセルアレイ３およびプリチャージ／イコ
ライズ回路２は図１に示す半導体記憶装置と同様の構成
を備える。図１０においては、各ビット線対に対して設
けられるプリチャージ／イコライズ回路は符号ＰＥで示
す。またメモリセルはＭＣで示している。
【０１５０】センス・入出力ゲート１は、隣接する２対
のビット線（ＢＬ１，／ＢＬ１およびＢＬ２，／ＢＬ
２）に対し同じ列選択信号Ｙ１が与えられることを除い
て図１に示す半導体記憶装置のそれと同じ構成を備え
る。
のビット線（ＢＬ１，／ＢＬ１およびＢＬ２，／ＢＬ
２）に対し同じ列選択信号Ｙ１が与えられることを除い
て図１に示す半導体記憶装置のそれと同じ構成を備え
る。
【０１５１】この半導体記憶装置はさらに、２対の内部
データ伝達線ＩＯ１，／ＩＯ１、およびＩＯ２，／ＩＯ
２を含む。この２対の内部データ伝達線対ＩＯ１，／Ｉ
Ｏ１、およびＩＯ２，／ＩＯ２へは同時にビット線ＢＬ
１，／ＢＬ１、およびＢＬ２，／ＢＬ２がそれぞれ接続
される。すなわち、内部データ伝達線対ＩＯ１、／ＩＯ
１は奇数列（ビット線ＢＬ１，／ＢＬ１、…）のための
データが伝達される。内部データ伝達線ＩＯ２，／ＩＯ
２は偶数番号のビット線（ＢＬ２，／ＢＬ２、…）のた
めのデータが伝達される。
データ伝達線ＩＯ１，／ＩＯ１、およびＩＯ２，／ＩＯ
２を含む。この２対の内部データ伝達線対ＩＯ１，／Ｉ
Ｏ１、およびＩＯ２，／ＩＯ２へは同時にビット線ＢＬ
１，／ＢＬ１、およびＢＬ２，／ＢＬ２がそれぞれ接続
される。すなわち、内部データ伝達線対ＩＯ１、／ＩＯ
１は奇数列（ビット線ＢＬ１，／ＢＬ１、…）のための
データが伝達される。内部データ伝達線ＩＯ２，／ＩＯ
２は偶数番号のビット線（ＢＬ２，／ＢＬ２、…）のた
めのデータが伝達される。
【０１５２】半導体記憶装置はさらに、この２対の内部
データ伝達線ＩＯ１，／ＩＯ１、およびＩＯ２，／ＩＯ
２をそれぞれ所定電位にプリチャージするための負荷回
路４ａおよび４ｂと、この内部データ伝達線ＩＯ１，／
ＩＯ１、およびＩＯ２，／ＩＯ２上の信号電位に応答し
て、選択されたメモリセルのデータが正常に読出された
か否かを検出するラインテスト回路５と、列選択信号φ
ＲＡおよびφＲＢに応答して内部データ伝達線ＩＯ１，
／ＩＯ１と内部データ伝達線ＩＯ２，／ＩＯ２の一方を
選択する選択回路９２１と、テストモード時においてテ
ストデータＴＤ１およびＴＤ２から内部テストデータを
生成し、内部データ伝達線ＩＯ１、／ＩＯ１，およびＩ
Ｏ２／ＩＯ２をそれぞれテストデータに対応した電位に
プリチャージするテストデータ入力回路９２２を含む。
選択回路９２１は入出力回路６に接続される。
データ伝達線ＩＯ１，／ＩＯ１、およびＩＯ２，／ＩＯ
２をそれぞれ所定電位にプリチャージするための負荷回
路４ａおよび４ｂと、この内部データ伝達線ＩＯ１，／
ＩＯ１、およびＩＯ２，／ＩＯ２上の信号電位に応答し
て、選択されたメモリセルのデータが正常に読出された
か否かを検出するラインテスト回路５と、列選択信号φ
ＲＡおよびφＲＢに応答して内部データ伝達線ＩＯ１，
／ＩＯ１と内部データ伝達線ＩＯ２，／ＩＯ２の一方を
選択する選択回路９２１と、テストモード時においてテ
ストデータＴＤ１およびＴＤ２から内部テストデータを
生成し、内部データ伝達線ＩＯ１、／ＩＯ１，およびＩ
Ｏ２／ＩＯ２をそれぞれテストデータに対応した電位に
プリチャージするテストデータ入力回路９２２を含む。
選択回路９２１は入出力回路６に接続される。
【０１５３】図１１は、図１０に示す半導体記憶装置の
メモリセルアレイ３における２列（２対のビット線）に
関連する部分の回路構成を詳細に示す図である。この図
１１に示す回路構成は図２に示す構成と同様であり、単
に参照番号が異なっているだけであるためその詳細説明
は省略する。この図１１においては、列選択ゲート４
７、４８、６２および６３へ同じ列選択信号Ｙ１が与え
られる。これにより各ラッチノードＬＮ１，／ＬＮ１、
およびＬＮ２，／ＬＮ２はそれぞれ内部データ伝達線Ｉ
Ｏを１，／ＩＯ１、およびＩＯ２，／ＩＯ２へ同時に接
続される。
メモリセルアレイ３における２列（２対のビット線）に
関連する部分の回路構成を詳細に示す図である。この図
１１に示す回路構成は図２に示す構成と同様であり、単
に参照番号が異なっているだけであるためその詳細説明
は省略する。この図１１においては、列選択ゲート４
７、４８、６２および６３へ同じ列選択信号Ｙ１が与え
られる。これにより各ラッチノードＬＮ１，／ＬＮ１、
およびＬＮ２，／ＬＮ２はそれぞれ内部データ伝達線Ｉ
Ｏを１，／ＩＯ１、およびＩＯ２，／ＩＯ２へ同時に接
続される。
【０１５４】図１２は、図１０に示す負荷回路およびテ
スト回路の詳細な構成を示す図である。負荷回路４ａお
よび４ｂはともに、図３に示す負荷回路４と同じ構成を
備えており、単にその各トランジスタに付された参照番
号が異なっているだけであり、その詳細説明は繰返さな
い。負荷回路４ａは内部データ伝達線ＩＯ２，／ＩＯ２
を所定の“Ｈ”レベルにプリチャージする。負荷回路４
ｂは内部データ伝達線ＩＯ１，／ＩＯ１を所定の“Ｈ”
のレベルにプリチャージする。
スト回路の詳細な構成を示す図である。負荷回路４ａお
よび４ｂはともに、図３に示す負荷回路４と同じ構成を
備えており、単にその各トランジスタに付された参照番
号が異なっているだけであり、その詳細説明は繰返さな
い。負荷回路４ａは内部データ伝達線ＩＯ２，／ＩＯ２
を所定の“Ｈ”レベルにプリチャージする。負荷回路４
ｂは内部データ伝達線ＩＯ１，／ＩＯ１を所定の“Ｈ”
のレベルにプリチャージする。
【０１５５】テスト回路５は、テスト指示信号／ＬＴＥ
と内部データ伝達線ＩＯ２および／ＩＯ２上の信号電位
とを受けるＮＯＲゲート９８と、内部データ伝達線ＩＯ
１および／ＩＯ１上の信号電位とテスト指示信号／ＬＴ
Ｅを受けるＮＯＲゲートと、ＮＯＲゲート９８および９
９の出力を受けるＯＲゲート１００を含む。ＯＲゲート
１００から信号ＥＲＲＯＲが出力される。このテスト回
路５の構成においては、内部データ伝達線ＩＯ１，／Ｉ
Ｏ１または内部データ伝達線ＩＯ２，／ＩＯ２の信号電
位がともに“Ｌ”となったときに信号ＥＲＲＯＲが
“Ｈ”に立ち上がる。
と内部データ伝達線ＩＯ２および／ＩＯ２上の信号電位
とを受けるＮＯＲゲート９８と、内部データ伝達線ＩＯ
１および／ＩＯ１上の信号電位とテスト指示信号／ＬＴ
Ｅを受けるＮＯＲゲートと、ＮＯＲゲート９８および９
９の出力を受けるＯＲゲート１００を含む。ＯＲゲート
１００から信号ＥＲＲＯＲが出力される。このテスト回
路５の構成においては、内部データ伝達線ＩＯ１，／Ｉ
Ｏ１または内部データ伝達線ＩＯ２，／ＩＯ２の信号電
位がともに“Ｌ”となったときに信号ＥＲＲＯＲが
“Ｈ”に立ち上がる。
【０１５６】図１３は、図１０に示す選択回路９２１、
テストデータ入力回路９２２および入出力回路６の具体
的構成を示す図である。図１３において、テストデータ
入力回路９２２は、テストデータ書込指示信号／ＴＷＤ
Ｅに応答して作動状態となるトライステートバッファ１
０１、１０２、１０３および１０４と、テストデータＴ
Ｄ１およびＴＤ２をそれぞれ反転するインバータ回路１
０６および１０５を含む。トライステートバッファ１０
２は、インバータ回路１０５の出力を反転して内部デー
タ伝達線／ＩＯ２上へ伝達する。トライステートバッフ
ァ１０１は、テストデータＴＤ２を内部データ伝達線Ｉ
Ｏ２へ伝達する。トライステートバッファ１０４は、イ
ンバータ回路１０６の出力を内部データ伝達線／ＩＯ１
へ伝達する。トライステートバッファ１０４は、テスト
データＴＤ１を内部データ伝達線ＩＯ１へ伝達する。
テストデータ入力回路９２２および入出力回路６の具体
的構成を示す図である。図１３において、テストデータ
入力回路９２２は、テストデータ書込指示信号／ＴＷＤ
Ｅに応答して作動状態となるトライステートバッファ１
０１、１０２、１０３および１０４と、テストデータＴ
Ｄ１およびＴＤ２をそれぞれ反転するインバータ回路１
０６および１０５を含む。トライステートバッファ１０
２は、インバータ回路１０５の出力を反転して内部デー
タ伝達線／ＩＯ２上へ伝達する。トライステートバッフ
ァ１０１は、テストデータＴＤ２を内部データ伝達線Ｉ
Ｏ２へ伝達する。トライステートバッファ１０４は、イ
ンバータ回路１０６の出力を内部データ伝達線／ＩＯ１
へ伝達する。トライステートバッファ１０４は、テスト
データＴＤ１を内部データ伝達線ＩＯ１へ伝達する。
【０１５７】選択回路９２１は、制御信号φＲＡに応答
して内部データ伝達線ＩＯ１，／ＩＯ１を選択するため
のＩＯ選択ゲート１０７および１０８と、選択制御信号
φＲＢに応答して内部データ伝達線ＩＯ２，／ＩＯ２を
選択するＩＯ選択ゲート１０９および１１０を含む。Ｉ
Ｏ選択ゲート１０７および１０８はそれぞれ内部データ
伝達線ＩＯ１および／ＩＯ１を共通データ伝達線ＣＩＯ
および／ＣＩＯへ接続する。ＩＯ選択ゲート１１０およ
び１０９は、それぞれ、内部データ伝達線ＩＯ２および
／ＩＯ２をそれぞれ共通内部データ伝達線ＣＩＯおよび
／ＣＩＯへ接続する。
して内部データ伝達線ＩＯ１，／ＩＯ１を選択するため
のＩＯ選択ゲート１０７および１０８と、選択制御信号
φＲＢに応答して内部データ伝達線ＩＯ２，／ＩＯ２を
選択するＩＯ選択ゲート１０９および１１０を含む。Ｉ
Ｏ選択ゲート１０７および１０８はそれぞれ内部データ
伝達線ＩＯ１および／ＩＯ１を共通データ伝達線ＣＩＯ
および／ＣＩＯへ接続する。ＩＯ選択ゲート１１０およ
び１０９は、それぞれ、内部データ伝達線ＩＯ２および
／ＩＯ２をそれぞれ共通内部データ伝達線ＣＩＯおよび
／ＣＩＯへ接続する。
【０１５８】入出力回路６は、共通内部データ伝達線Ｃ
ＩＯ上の信号電位をその正入力に受け、共通内部データ
伝達線／ＣＩＯ上の信号電位をその負入力に受ける差動
増幅器１１１と、外部データＤｉｎを反転するインバー
タ回路１１４と、インバータ回路１１４の出力を反転し
て共通データ伝達線ＣＩＯへ伝達するトライステートイ
ンバータ１１２と、外部データＤｉｎを反転して共通内
部データ伝達線／ＣＩＯへ伝達するトライステートイン
バータ１１３を含む。トライステートインバータ１１２
および１１３はそれぞれ書込指示信号／ＷＤＥが“Ｈ”
のとき出力インピーダンス状態となる。次に動作につい
て説明する。
ＩＯ上の信号電位をその正入力に受け、共通内部データ
伝達線／ＣＩＯ上の信号電位をその負入力に受ける差動
増幅器１１１と、外部データＤｉｎを反転するインバー
タ回路１１４と、インバータ回路１１４の出力を反転し
て共通データ伝達線ＣＩＯへ伝達するトライステートイ
ンバータ１１２と、外部データＤｉｎを反転して共通内
部データ伝達線／ＣＩＯへ伝達するトライステートイン
バータ１１３を含む。トライステートインバータ１１２
および１１３はそれぞれ書込指示信号／ＷＤＥが“Ｈ”
のとき出力インピーダンス状態となる。次に動作につい
て説明する。
【０１５９】今、奇数列（ＢＬ1 ，／ＢＬ１、…）のメ
モリセル（ＭＣ１，１、…）に“Ｈ”のデータが書込ま
れ、また偶数列（ＢＬ２，／ＢＬ２、…）のメモリセル
（ＭＣ２，１，ＭＣ４，１…）に“Ｌ”のデータが書込
まれている状態でのテスト動作について説明する。この
テスト動作における制御信号のタイミングは、書込指示
信号／ＷＤＥをテストデータ書込指示信号／ＴＷＤＥに
読み替えること以外は図９に示した動作タイミングと同
様である。またテスト動作期間中は、ＩＯ線選択制御信
号φＲＡおよびφＲＢはともに“Ｌ”とされる。これに
より、選択回路９２１のトランジスタ１０７、１０８、
１０９および１１０はすべて非導通状態とされる。
モリセル（ＭＣ１，１、…）に“Ｈ”のデータが書込ま
れ、また偶数列（ＢＬ２，／ＢＬ２、…）のメモリセル
（ＭＣ２，１，ＭＣ４，１…）に“Ｌ”のデータが書込
まれている状態でのテスト動作について説明する。この
テスト動作における制御信号のタイミングは、書込指示
信号／ＷＤＥをテストデータ書込指示信号／ＴＷＤＥに
読み替えること以外は図９に示した動作タイミングと同
様である。またテスト動作期間中は、ＩＯ線選択制御信
号φＲＡおよびφＲＢはともに“Ｌ”とされる。これに
より、選択回路９２１のトランジスタ１０７、１０８、
１０９および１１０はすべて非導通状態とされる。
【０１６０】時刻ｔ１においてテストデータ書込指示信
号／ＴＷＤＥを“Ｌ”に立ち下げ、トライステートバッ
ファ１０１、１０２、１０３および１０４を動作させ
る。今、外部のテストデータＴＤ１およびＴＤ２はそれ
ぞれ“Ｈ”および“Ｌ”である。これにより、内部デー
タ伝達線ＩＯ１および／ＩＯ２が“Ｈ”に、一方、内部
データ伝達線／ＩＯ１およびＩＯ２が“Ｌ”の電位に設
定される。
号／ＴＷＤＥを“Ｌ”に立ち下げ、トライステートバッ
ファ１０１、１０２、１０３および１０４を動作させ
る。今、外部のテストデータＴＤ１およびＴＤ２はそれ
ぞれ“Ｈ”および“Ｌ”である。これにより、内部デー
タ伝達線ＩＯ１および／ＩＯ２が“Ｈ”に、一方、内部
データ伝達線／ＩＯ１およびＩＯ２が“Ｌ”の電位に設
定される。
【０１６１】時刻ｔ３においてＰセンスアンプ駆動信号
φＰを“Ｈ”に立ち上げ、時刻ｔ４において分離制御信
号φＴを“Ｈ”に設定する。これにより、時刻ｔ６まで
に奇数列のビット線ＢＬ２ｎ−１の電位は“Ｈ”に、ま
た奇数列の相補ビット線／ＢＬ２ｎ−１の電位は“Ｌ”
に安定する。一方、偶数列においては、ビット線ＢＬ２
ｎの電位が“Ｌ”、相補ビット線／ＢＬ２ｎの電位が
“Ｈ”となる。
φＰを“Ｈ”に立ち上げ、時刻ｔ４において分離制御信
号φＴを“Ｈ”に設定する。これにより、時刻ｔ６まで
に奇数列のビット線ＢＬ２ｎ−１の電位は“Ｈ”に、ま
た奇数列の相補ビット線／ＢＬ２ｎ−１の電位は“Ｌ”
に安定する。一方、偶数列においては、ビット線ＢＬ２
ｎの電位が“Ｌ”、相補ビット線／ＢＬ２ｎの電位が
“Ｈ”となる。
【０１６２】時刻ｔ５において分離制御信号φＴを
“Ｌ”に設定し、時刻ｔ６においてすべての列選択信号
Ｙｉを“Ｈ”に設定する。これにより、図１１に示す列
選択ゲートトランジスタ４７、４８、６２および６３が
導通状態となる。奇数列のビット線対のラッチノードが
内部データ伝達線ＩＯ１，／ＩＯ１へ接続され、偶数列
のビット線対のラッチノードが内部データ伝達線ＩＯ
２，／ＩＯ２へ接続される。“Ｈ”にプリチャージされ
た内部データ伝達線ＩＯ１は、奇数列における相補ビッ
ト線／ＢＬ２ｎ−１にそのゲートが接続されるトランジ
スタ５０が非導通状態であるため、“Ｈ”の電位を維持
する。まだ“Ｈ”にプリチャージされた内部データ伝達
線／ＩＯ２は、偶数列のビット線ＢＬ２ｎにそのゲート
が接続されるトランジスタ６４が非導通状態であるた
め、“Ｈ”のプリチャージ電位を維持する。一方、
“Ｌ”にプリチャージされた内部データ伝達線／ＩＯ1
およびＩＯ２はともにそれぞれ導通状態をトランジスタ
４９および６５により、“Ｌ”のプリチャージ電位を維
持する。
“Ｌ”に設定し、時刻ｔ６においてすべての列選択信号
Ｙｉを“Ｈ”に設定する。これにより、図１１に示す列
選択ゲートトランジスタ４７、４８、６２および６３が
導通状態となる。奇数列のビット線対のラッチノードが
内部データ伝達線ＩＯ１，／ＩＯ１へ接続され、偶数列
のビット線対のラッチノードが内部データ伝達線ＩＯ
２，／ＩＯ２へ接続される。“Ｈ”にプリチャージされ
た内部データ伝達線ＩＯ１は、奇数列における相補ビッ
ト線／ＢＬ２ｎ−１にそのゲートが接続されるトランジ
スタ５０が非導通状態であるため、“Ｈ”の電位を維持
する。まだ“Ｈ”にプリチャージされた内部データ伝達
線／ＩＯ２は、偶数列のビット線ＢＬ２ｎにそのゲート
が接続されるトランジスタ６４が非導通状態であるた
め、“Ｈ”のプリチャージ電位を維持する。一方、
“Ｌ”にプリチャージされた内部データ伝達線／ＩＯ1
およびＩＯ２はともにそれぞれ導通状態をトランジスタ
４９および６５により、“Ｌ”のプリチャージ電位を維
持する。
【０１６３】したがって、ラインテスト回路５に含まれ
るＮＯＲゲート回路９８および９９の出力は、テスト指
示信号／ＬＴＥが“Ｌ”に立ち下がっても、“Ｌ”であ
る。これにより、ＯＲゲート回路１００の出力信号ＥＲ
ＲＯＲは“Ｌ”となり、この１行のメモリセルが正常に
動作していることが検出される。
るＮＯＲゲート回路９８および９９の出力は、テスト指
示信号／ＬＴＥが“Ｌ”に立ち下がっても、“Ｌ”であ
る。これにより、ＯＲゲート回路１００の出力信号ＥＲ
ＲＯＲは“Ｌ”となり、この１行のメモリセルが正常に
動作していることが検出される。
【０１６４】たとえば、“Ｌ”のデータを書込んでいた
メモリセルＭＣ２，１のデータを読出したとき、誤動作
によりビット線ＢＬ２の電位が“Ｈ”、相補ビット線／
ＢＬ２の電位が“Ｌ”となったとする（図１４において
破線で示す）。時刻ｔ６においてすべての列選択信号Ｙ
ｉが“Ｈ”となったとき、トランジスタ６２、６３が導
通しラッチノードＬＮ２および／ＬＮ２がそれぞれ内部
データ伝達線ＩＯ２および／ＩＯ２へ接続される。この
とき、トランジスタ６４が導通状態となり、“Ｈ”にプ
リチャージされていた内部データ伝達線／ＩＯ２の電位
が“Ｌ”へと放電され、内部データ伝達線ＩＯ２および
／ＩＯ２の電位がともに“Ｌ”となる。この結果、テス
ト指示信号／ＬＴＥが“Ｌ”に立ち下がったとき、ＮＯ
Ｒゲート回路９８の出力が“Ｈ”となり、ＯＲゲート１
００の出力信号ＥＲＲＯＲが“Ｈ”となる。これによ
り、１行のメモリセルにおいて誤動作が生じていること
が検出される。
メモリセルＭＣ２，１のデータを読出したとき、誤動作
によりビット線ＢＬ２の電位が“Ｈ”、相補ビット線／
ＢＬ２の電位が“Ｌ”となったとする（図１４において
破線で示す）。時刻ｔ６においてすべての列選択信号Ｙ
ｉが“Ｈ”となったとき、トランジスタ６２、６３が導
通しラッチノードＬＮ２および／ＬＮ２がそれぞれ内部
データ伝達線ＩＯ２および／ＩＯ２へ接続される。この
とき、トランジスタ６４が導通状態となり、“Ｈ”にプ
リチャージされていた内部データ伝達線／ＩＯ２の電位
が“Ｌ”へと放電され、内部データ伝達線ＩＯ２および
／ＩＯ２の電位がともに“Ｌ”となる。この結果、テス
ト指示信号／ＬＴＥが“Ｌ”に立ち下がったとき、ＮＯ
Ｒゲート回路９８の出力が“Ｈ”となり、ＯＲゲート１
００の出力信号ＥＲＲＯＲが“Ｈ”となる。これによ
り、１行のメモリセルにおいて誤動作が生じていること
が検出される。
【０１６５】上述の説明において、奇数列のメモリセル
に“Ｈ”、偶数列のメモリセルに“Ｌ”のデータの書込
を行ないかつ読出を行なうテスト動作について説明し
た。しかしながら、この偶数列のメモリセルに“Ｌ”の
データを、奇数列のメモリセルに“Ｈ”のデータを書込
みかつ読出すことによりテスト動作を行なうこともまた
同様にできることは容易に類推できる。
に“Ｈ”、偶数列のメモリセルに“Ｌ”のデータの書込
を行ないかつ読出を行なうテスト動作について説明し
た。しかしながら、この偶数列のメモリセルに“Ｌ”の
データを、奇数列のメモリセルに“Ｈ”のデータを書込
みかつ読出すことによりテスト動作を行なうこともまた
同様にできることは容易に類推できる。
【０１６６】さらに、１行のメモリセルすべてに対し
“Ｈ”または“Ｌ”の同一データの書込を行ないかつ同
時に読出すことによりテストを同様に実行することもが
きることも容易に類推することができる。
“Ｈ”または“Ｌ”の同一データの書込を行ないかつ同
時に読出すことによりテストを同様に実行することもが
きることも容易に類推することができる。
【０１６７】さらに、内部データ伝達線対はＩＯ１，／
ＩＯ１およびＩＯ２，／ＩＯ２と２組設けられている
が、この内部データ伝達線対の数を増加させれば、１行
のメモリセルにおいて“００１１００１１”などのパタ
ーンを備えるデータによるテストを実現することもでき
ることが容易に類推できるであろう。
ＩＯ１およびＩＯ２，／ＩＯ２と２組設けられている
が、この内部データ伝達線対の数を増加させれば、１行
のメモリセルにおいて“００１１００１１”などのパタ
ーンを備えるデータによるテストを実現することもでき
ることが容易に類推できるであろう。
【０１６８】さらに、２組の内部データ伝達線対を設け
ておき、偶数番目の行においては“１０１０…”のデー
タパターンが書込まれ、奇数番目の行のメモリセルに対
しては“０１０１…”のパターンのデータが書込まれ、
このデータパターンの読出のテストを実行すれば、チェ
ッカボードのテストパターンを用いたテストを実行する
ことができることは容易に類推できるであろう。このそ
れぞれのデータの書込は、テストデータ書込時におい
て、書込データＴＤ１およびＴＤ２をそれぞれ所望のパ
ターンに設定することにより容易に実現される。
ておき、偶数番目の行においては“１０１０…”のデー
タパターンが書込まれ、奇数番目の行のメモリセルに対
しては“０１０１…”のパターンのデータが書込まれ、
このデータパターンの読出のテストを実行すれば、チェ
ッカボードのテストパターンを用いたテストを実行する
ことができることは容易に類推できるであろう。このそ
れぞれのデータの書込は、テストデータ書込時におい
て、書込データＴＤ１およびＴＤ２をそれぞれ所望のパ
ターンに設定することにより容易に実現される。
【０１６９】通常のデータの書込および読出には、選択
回路９２１を駆動し、テストデータ入力回路９２２を不
動作状態とする。この場合、書込されたイネーブル信号
／ＷＤＥに応じてデータ書込動作が実行され、データ読
出動作は差動増幅器１１１により実行される。
回路９２１を駆動し、テストデータ入力回路９２２を不
動作状態とする。この場合、書込されたイネーブル信号
／ＷＤＥに応じてデータ書込動作が実行され、データ読
出動作は差動増幅器１１１により実行される。
【０１７０】図１５（Ａ）に選択回路９２１に対するＩ
Ｏ線選択制御信号を発生するための回路構成を示す。選
択制御信号φＲＡは制御信号φと列アドレスの最下位ビ
ットＡ０とを受けるゲート回路９８１および９８２を含
む。ゲート回路９８１は、その真入力に制御信号φを受
け、その偽入力に列アドレスの最下位ビットＡ０を受け
る。ゲート回路９８２はその両真入力に偽信号φおよび
列アドレス最下位ビットＡ０を受ける。ゲート回路９８
１から内部データ伝達線ＩＯ１，／ＩＯ１を選択するた
めの選択制御信号φＲＡが発生される。ゲート回路９８
２から内部データ伝達線ＩＯ２，／ＩＯ２を接続するた
めの選択制御信号φＲＢが発生される。制御信号φは、
ロウアドレスストローブ信号／ＲＡＳまたはコラムアド
レスストローブ信号／ＣＡＳの反転信号で与えられる。
またはこの信号φは列アドレス信号の変化を検出する列
アドレス変化検出信号ＡＴＤに応答して所定期間発生さ
れる信号であってもよい。
Ｏ線選択制御信号を発生するための回路構成を示す。選
択制御信号φＲＡは制御信号φと列アドレスの最下位ビ
ットＡ０とを受けるゲート回路９８１および９８２を含
む。ゲート回路９８１は、その真入力に制御信号φを受
け、その偽入力に列アドレスの最下位ビットＡ０を受け
る。ゲート回路９８２はその両真入力に偽信号φおよび
列アドレス最下位ビットＡ０を受ける。ゲート回路９８
１から内部データ伝達線ＩＯ１，／ＩＯ１を選択するた
めの選択制御信号φＲＡが発生される。ゲート回路９８
２から内部データ伝達線ＩＯ２，／ＩＯ２を接続するた
めの選択制御信号φＲＢが発生される。制御信号φは、
ロウアドレスストローブ信号／ＲＡＳまたはコラムアド
レスストローブ信号／ＣＡＳの反転信号で与えられる。
またはこの信号φは列アドレス信号の変化を検出する列
アドレス変化検出信号ＡＴＤに応答して所定期間発生さ
れる信号であってもよい。
【０１７１】図１５（Ｂ）は図１５（Ａ）に示す回路の
動作を示す信号波形図である。図１５（Ｂ）に示すよう
に、制御信号φが“Ｈ”に立ち上がった時点において、
列アドレス信号の最下位ビットＡ０の値により選択制御
信号φＲＡおよびφＲＢの一方が発生される。列アドレ
ス最下位ビットＡ０が“０”（“Ｌ”）のときには制御
信号φＲＡが発生される。最下位ビットＡ０が“１”
（“Ｈ”）のとき、選択制御信号φＲＢが発生される。
これにより、２対の内部データ伝達線対を設けたとして
も、１ビットのメモリセルへ確実にアクセスすることが
できる。
動作を示す信号波形図である。図１５（Ｂ）に示すよう
に、制御信号φが“Ｈ”に立ち上がった時点において、
列アドレス信号の最下位ビットＡ０の値により選択制御
信号φＲＡおよびφＲＢの一方が発生される。列アドレ
ス最下位ビットＡ０が“０”（“Ｌ”）のときには制御
信号φＲＡが発生される。最下位ビットＡ０が“１”
（“Ｈ”）のとき、選択制御信号φＲＢが発生される。
これにより、２対の内部データ伝達線対を設けたとして
も、１ビットのメモリセルへ確実にアクセスすることが
できる。
【０１７２】図１６はこの発明のさらに他の実施例であ
る半導体記憶装置の要部の構成を示す図である。この図
１６に示す半導体記憶装置においては、増幅回路ＮＳＡ
（ＮＳＡ１，ＮＳＡ２，…）を構成するトランジスタの
ソース端子に与えられる電位として接地電位に代えて制
御信号φＮが用いられる点が図２に示す構成と異なって
いる。信号φＮはＮ型センスアンプ駆動信号として用い
られる。次にこの図１６に示す半導体記憶装置の動作を
その動作波形図である図１７を参照して説明する。
る半導体記憶装置の要部の構成を示す図である。この図
１６に示す半導体記憶装置においては、増幅回路ＮＳＡ
（ＮＳＡ１，ＮＳＡ２，…）を構成するトランジスタの
ソース端子に与えられる電位として接地電位に代えて制
御信号φＮが用いられる点が図２に示す構成と異なって
いる。信号φＮはＮ型センスアンプ駆動信号として用い
られる。次にこの図１６に示す半導体記憶装置の動作を
その動作波形図である図１７を参照して説明する。
【０１７３】時刻ｔ１においてプリチャージ／イコライ
ズ信号（プリチャージ指示信号）φＥが“Ｌ”に立ち下
がり、各ビット線対ＢＬ１，／ＢＬ１、およびＢＬ２，
／ＢＬ２が中間電位のフローティング状態とされる。制
御信号φＮは接地電位レベルの“Ｌ”に設定される。
ズ信号（プリチャージ指示信号）φＥが“Ｌ”に立ち下
がり、各ビット線対ＢＬ１，／ＢＬ１、およびＢＬ２，
／ＢＬ２が中間電位のフローティング状態とされる。制
御信号φＮは接地電位レベルの“Ｌ”に設定される。
【０１７４】時刻ｔ２において、ワード線ＷＬが選択さ
れ、その電位が上昇し、かつほぼ同時に列選択信号Ｙ１
が“Ｈ”に立ち上がる。このワード線ＷＬ１の電位の上
昇により、ビット線ＢＬ１およびビット線ＢＬ２の電位
が少し上昇する。ここで、メモリセルＭＣ１，１および
ＭＣ２，１はともに“Ｈ”のデータを記憶していると仮
定する。
れ、その電位が上昇し、かつほぼ同時に列選択信号Ｙ１
が“Ｈ”に立ち上がる。このワード線ＷＬ１の電位の上
昇により、ビット線ＢＬ１およびビット線ＢＬ２の電位
が少し上昇する。ここで、メモリセルＭＣ１，１および
ＭＣ２，１はともに“Ｈ”のデータを記憶していると仮
定する。
【０１７５】この時刻ｔ２において列選択信号Ｙ１が
“Ｈ”に立ち上がると、列選択ゲート７および８が導通
状態となり、ラッチノードＬＮ１，／ＬＮ１が内部デー
タ伝達線ＩＯ，／ＩＯへ接続される。これにより、内部
データ伝達線ＩＯの電位が内部データ伝達線／ＩＯより
も高くなる。この内部データ伝達線ＩＯ，／ＩＯの電位
差は図示しない差動増幅器により検出され、データが読
出される。
“Ｈ”に立ち上がると、列選択ゲート７および８が導通
状態となり、ラッチノードＬＮ１，／ＬＮ１が内部デー
タ伝達線ＩＯ，／ＩＯへ接続される。これにより、内部
データ伝達線ＩＯの電位が内部データ伝達線／ＩＯより
も高くなる。この内部データ伝達線ＩＯ，／ＩＯの電位
差は図示しない差動増幅器により検出され、データが読
出される。
【０１７６】時刻ｔ３において、列選択信号Ｙ１を
“Ｌ”に立ち下げ、列選択ゲート７および８を非導通状
態に設定する。
“Ｌ”に立ち下げ、列選択ゲート７および８を非導通状
態に設定する。
【０１７７】時刻ｔ４において信号φＮをＶｃｃレベル
の“Ｈ”に立ち上げる。この制御信号φＮはトランジス
タ９および１０のソースに接続されている。これによ
り、トランジスタ９および１０のゲート電位よりもソー
ス電位が高くなり、増幅回路ＮＳＡ１およびＮＳＡ２は
待機状態に設定される時刻ｔ５において制御信号φＴを
“Ｈ”に立ち上げ増幅回路ＮＳＡのラッチノードＬＮ
１，／ＬＮ１をビット線ＢＬ１および／ＢＬ１へ接続す
る。これによりＮ型センスアンプがビット線対に接続さ
れる。
の“Ｈ”に立ち上げる。この制御信号φＮはトランジス
タ９および１０のソースに接続されている。これによ
り、トランジスタ９および１０のゲート電位よりもソー
ス電位が高くなり、増幅回路ＮＳＡ１およびＮＳＡ２は
待機状態に設定される時刻ｔ５において制御信号φＴを
“Ｈ”に立ち上げ増幅回路ＮＳＡのラッチノードＬＮ
１，／ＬＮ１をビット線ＢＬ１および／ＢＬ１へ接続す
る。これによりＮ型センスアンプがビット線対に接続さ
れる。
【０１７８】時刻ｔ６に、おいて、Ｐセンスアンプ駆動
信号φＰを“Ｈ”に上昇させかつ制御信号φＮを“Ｌ”
に立ち下げる。これにより各ビット線対においてＰ型お
よびＮ型センスアンプが動作し、各ビット線対の電位差
が増幅される。
信号φＰを“Ｈ”に上昇させかつ制御信号φＮを“Ｌ”
に立ち下げる。これにより各ビット線対においてＰ型お
よびＮ型センスアンプが動作し、各ビット線対の電位差
が増幅される。
【０１７９】メモリセルＭＣ１，１へ“Ｌ”のデータを
書込むためには、時刻ｔ７において再び列選択信号Ｙ１
を“Ｈ”に立ち上げ、内部データ伝達線ＩＯ，／ＩＯと
ビット線対とを接続する。これによりビット線ＢＬ１，
／ＢＬ１の電位はそれぞれ“Ｌ”および“Ｈ”に設定さ
れる。
書込むためには、時刻ｔ７において再び列選択信号Ｙ１
を“Ｈ”に立ち上げ、内部データ伝達線ＩＯ，／ＩＯと
ビット線対とを接続する。これによりビット線ＢＬ１，
／ＢＬ１の電位はそれぞれ“Ｌ”および“Ｈ”に設定さ
れる。
【０１８０】次いで、メモリセルＭＣ２，１のデータを
読出すためには、列選択信号Ｙ１を“Ｌ”に立ち下げ、
かつ内部データ伝達線対ＩＯ，／ＩＯを所定のプリチャ
ージ電位にプリチャージした後、時刻ｔ８において列選
択信号Ｙ２を“Ｈ”に設定する。これにより、ビット線
ＢＬ２，／ＢＬ２が内部データ伝達線ＩＯ，／ＩＯへ接
続され、内部データ伝達線ＩＯの電位が“Ｈ”、内部デ
ータ伝達線／ＩＯの電位が“Ｌ”にそれぞれ負荷回路に
より含まれるプルアップステージにより設定される。こ
のメモリセルＭＣ１，１へのデータの書込およびメモリ
セルＭＣ２，１からのデータの読出は先に図８を参照し
て説明した動作と同様である。
読出すためには、列選択信号Ｙ１を“Ｌ”に立ち下げ、
かつ内部データ伝達線対ＩＯ，／ＩＯを所定のプリチャ
ージ電位にプリチャージした後、時刻ｔ８において列選
択信号Ｙ２を“Ｈ”に設定する。これにより、ビット線
ＢＬ２，／ＢＬ２が内部データ伝達線ＩＯ，／ＩＯへ接
続され、内部データ伝達線ＩＯの電位が“Ｈ”、内部デ
ータ伝達線／ＩＯの電位が“Ｌ”にそれぞれ負荷回路に
より含まれるプルアップステージにより設定される。こ
のメモリセルＭＣ１，１へのデータの書込およびメモリ
セルＭＣ２，１からのデータの読出は先に図８を参照し
て説明した動作と同様である。
【０１８１】時刻ｔ９においてプリチャージ指示信号φ
Ｅが“Ｈ”に立ち上がり、次のメモリセルへのデータの
書込および読出動作に備える。
Ｅが“Ｈ”に立ち上がり、次のメモリセルへのデータの
書込および読出動作に備える。
【０１８２】この図１７に示すように時刻ｔ６において
制御信号φＮを“Ｈ”レベルからゆるやかに“Ｌ”へ変
化させることにより、Ｎ型センスアンプのセンス感度が
改善され、高集積化時に、微小な電位差が生じたとして
も、確実にメモリセルデータの検知・増幅を実行するこ
とができる。すなわち、制御信号φＴが“Ｈ”に立ち上
がった時点において増幅回路の検出ノードとラッチノー
ドとが急速に接続された場合、センスアンプはその微小
電位差を確実に検出することができなくなるおそれが生
じる。この場合、制御信号φＴが急速に立ち上がったと
しても、制御信号φＮは“Ｈ”に立ち上がっており、そ
の後緩やかに“Ｌ”へ立ち下げることにより、たとえ微
小な電位差であっても、確実にビット線対の電位差の検
知および増幅を実行することができる。
制御信号φＮを“Ｈ”レベルからゆるやかに“Ｌ”へ変
化させることにより、Ｎ型センスアンプのセンス感度が
改善され、高集積化時に、微小な電位差が生じたとして
も、確実にメモリセルデータの検知・増幅を実行するこ
とができる。すなわち、制御信号φＴが“Ｈ”に立ち上
がった時点において増幅回路の検出ノードとラッチノー
ドとが急速に接続された場合、センスアンプはその微小
電位差を確実に検出することができなくなるおそれが生
じる。この場合、制御信号φＴが急速に立ち上がったと
しても、制御信号φＮは“Ｈ”に立ち上がっており、そ
の後緩やかに“Ｌ”へ立ち下げることにより、たとえ微
小な電位差であっても、確実にビット線対の電位差の検
知および増幅を実行することができる。
【０１８３】なお上述の各実施例において内部データ伝
達線ＩＯがビット線ＢＬに接続され、かつ相補内部デー
タ伝達線／ＩＯが相補ビット線／ＢＬに接続されてい
る。この場合、接続を逆にし、内部データ伝達線ＩＯを
相補ビット線／ＢＬに接続しかつ内部データ伝達線／Ｉ
Ｏを相補ビット線／ＢＬに接続し、外部データＤｉｎお
よびＤｏｕｔとメモリセルに実際に格納されるデータと
が論理が反転される構成が用いられてもよい。また、デ
ータ入力端子とデータ出力端子とが共用される構成が用
いられてもよい。
達線ＩＯがビット線ＢＬに接続され、かつ相補内部デー
タ伝達線／ＩＯが相補ビット線／ＢＬに接続されてい
る。この場合、接続を逆にし、内部データ伝達線ＩＯを
相補ビット線／ＢＬに接続しかつ内部データ伝達線／Ｉ
Ｏを相補ビット線／ＢＬに接続し、外部データＤｉｎお
よびＤｏｕｔとメモリセルに実際に格納されるデータと
が論理が反転される構成が用いられてもよい。また、デ
ータ入力端子とデータ出力端子とが共用される構成が用
いられてもよい。
【０１８４】高集積化された大記憶容量の半導体記憶装
置においては、チップ面積を低減するために、隣接する
メモリセルアレイブロックでセンスアンプを共有するシ
ェアドセンスアンプ構成が用いられる。図１８に従来の
シェアドセンスアンプ構成の半導体記憶装置の構成を示
す。図１８を参照して、従来のシェアドセンス方式の半
導体記憶装置は、メモリセルアレイブロックＭＡおよび
ＭＢと、このメモリセルアレイブロックＭＡおよびＭＢ
の間に設けられるシェアドセンスアンプ回路ＳＡと、ブ
ロック選択信号φＬに応答してメモリセルアレイブロッ
クＭＡの各列をシェアドセンスアンプ回路ＳＡへ接続す
るための接続ゲートＴＧと、ブロック選択信号φＲに応
答してメモリセルアレイブロックＭＢの各列をシェアド
センスアンプ回路ＳＡへ接続するための接続ゲートＴＧ
Ｂを含む。動作時にはブロック選択信号φＬおよびφＲ
により、一方のメモリセルアレイブロックのみがシェア
ドセンスアンプ回路ＳＡに接続され、各列の電位の検知
および増幅が行なわれる。このシェアドセンス構成に本
発明のセンスアンプ・入出力・テストゲート共用方式を
適用することもできる。
置においては、チップ面積を低減するために、隣接する
メモリセルアレイブロックでセンスアンプを共有するシ
ェアドセンスアンプ構成が用いられる。図１８に従来の
シェアドセンスアンプ構成の半導体記憶装置の構成を示
す。図１８を参照して、従来のシェアドセンス方式の半
導体記憶装置は、メモリセルアレイブロックＭＡおよび
ＭＢと、このメモリセルアレイブロックＭＡおよびＭＢ
の間に設けられるシェアドセンスアンプ回路ＳＡと、ブ
ロック選択信号φＬに応答してメモリセルアレイブロッ
クＭＡの各列をシェアドセンスアンプ回路ＳＡへ接続す
るための接続ゲートＴＧと、ブロック選択信号φＲに応
答してメモリセルアレイブロックＭＢの各列をシェアド
センスアンプ回路ＳＡへ接続するための接続ゲートＴＧ
Ｂを含む。動作時にはブロック選択信号φＬおよびφＲ
により、一方のメモリセルアレイブロックのみがシェア
ドセンスアンプ回路ＳＡに接続され、各列の電位の検知
および増幅が行なわれる。このシェアドセンス構成に本
発明のセンスアンプ・入出力・テストゲート共用方式を
適用することもできる。
【０１８５】図１９はこの発明のさらに他の実施例であ
る半導体記憶装置の全体の構成を概略的に示す図であ
る。図１９において、半導体記憶装置は、メモリセルア
レイブロック３Ｌおよび３Ｒと、メモリセルアレイブロ
ック３Ｌの偶数列へ内部データ伝達線ＩＯａへ接続する
ためのセンス・ＩＯゲート１２１ａと、ブロック選択信
号φＬに応答してこのメモリアレイブロック３Ｌの偶数
列をそれぞれセンス・ＩＯゲート１２１ａへ接続するた
めの列選択ゲートＣＳＧ１と、メモリアレイブロック３
Ｌおよび３Ｒの奇数列に対して設けられるセンス・ＩＯ
ゲート１２１ｂと、ブロック選択信号φＬに応答してメ
モリアレイブロック３Ｌの奇数列をセンス・ＩＯゲート
１２１ｂへ接続する列選択ＣＳＧ２と、ブロック選択信
号φＲに応答してメモリアレイブロック３Ｒの奇数列を
センス・ＩＯゲート１２１ｂへ接続する列選択ゲートＣ
ＳＧ３と、メモリアレイブロック３Ｒの偶数列に対して
設けられるセンス・ＩＯゲート１２１ｃと、ブロック選
択信号φＲに応答してメモリアレイブロック３Ｒの偶数
列をセンス・ＩＯゲート１２１ｃへ接続する列選択ゲー
トＣＳＧ４を含む。
る半導体記憶装置の全体の構成を概略的に示す図であ
る。図１９において、半導体記憶装置は、メモリセルア
レイブロック３Ｌおよび３Ｒと、メモリセルアレイブロ
ック３Ｌの偶数列へ内部データ伝達線ＩＯａへ接続する
ためのセンス・ＩＯゲート１２１ａと、ブロック選択信
号φＬに応答してこのメモリアレイブロック３Ｌの偶数
列をそれぞれセンス・ＩＯゲート１２１ａへ接続するた
めの列選択ゲートＣＳＧ１と、メモリアレイブロック３
Ｌおよび３Ｒの奇数列に対して設けられるセンス・ＩＯ
ゲート１２１ｂと、ブロック選択信号φＬに応答してメ
モリアレイブロック３Ｌの奇数列をセンス・ＩＯゲート
１２１ｂへ接続する列選択ＣＳＧ２と、ブロック選択信
号φＲに応答してメモリアレイブロック３Ｒの奇数列を
センス・ＩＯゲート１２１ｂへ接続する列選択ゲートＣ
ＳＧ３と、メモリアレイブロック３Ｒの偶数列に対して
設けられるセンス・ＩＯゲート１２１ｃと、ブロック選
択信号φＲに応答してメモリアレイブロック３Ｒの偶数
列をセンス・ＩＯゲート１２１ｃへ接続する列選択ゲー
トＣＳＧ４を含む。
【０１８６】この図９に示す半導体記憶装置はメモリア
レイブロックの両側に交互にセンス・ＩＯゲートが設け
られている。この構成は、通常、交互配置型シェアドセ
ンスアンプ構成と呼ばれている。この構成によれば、２
対のビット線に対し１つのセンス・ＩＯゲートを設ける
ことができるため、センス・ＩＯゲートのピッチ条件を
緩和することができ、高集積化された半導体記憶装置に
おいても十分な面積をセンス・ＩＯゲートに対して利用
することができる。
レイブロックの両側に交互にセンス・ＩＯゲートが設け
られている。この構成は、通常、交互配置型シェアドセ
ンスアンプ構成と呼ばれている。この構成によれば、２
対のビット線に対し１つのセンス・ＩＯゲートを設ける
ことができるため、センス・ＩＯゲートのピッチ条件を
緩和することができ、高集積化された半導体記憶装置に
おいても十分な面積をセンス・ＩＯゲートに対して利用
することができる。
【０１８７】この図１９に示す半導体記憶装置はさら
に、センス・ＩＯゲート１２１ａとセンス・ＩＯゲート
１２１ｂのいずれか一方を列アドレス最下位ビットＡ０
に応答して選択するための選択回路ＭＸ１と、列アドレ
ス最下位ビットＡ０に応答してセンス・ＩＯゲート１２
１ｂおよびセンス・ＩＯゲート１２１ｃのいずれか一方
を選択する選択回路ＭＸ２と、ブロック選択ビット（最
上位行アドレスビットが用いられてもよい）Ｒ／Ｌに応
答していずれか一方のブロック（選択回路ＭＸ１および
ＭＸ２）を選択する選択回路ＭＸ３を含む。選択回路Ｍ
Ｘ３を介してデータの入出力が行なわれる。
に、センス・ＩＯゲート１２１ａとセンス・ＩＯゲート
１２１ｂのいずれか一方を列アドレス最下位ビットＡ０
に応答して選択するための選択回路ＭＸ１と、列アドレ
ス最下位ビットＡ０に応答してセンス・ＩＯゲート１２
１ｂおよびセンス・ＩＯゲート１２１ｃのいずれか一方
を選択する選択回路ＭＸ２と、ブロック選択ビット（最
上位行アドレスビットが用いられてもよい）Ｒ／Ｌに応
答していずれか一方のブロック（選択回路ＭＸ１および
ＭＸ２）を選択する選択回路ＭＸ３を含む。選択回路Ｍ
Ｘ３を介してデータの入出力が行なわれる。
【０１８８】図２０は、図１９に示すセンス・ＩＯゲー
ト１２１ｂの具体的構成を示す図である。図２０を参照
して、センス・ＩＯゲート１２１ｂは、交差結合された
１対のｐチャネルＭＯＳトランジスタ１５１および１５
２からなるＰ型センスアンプＰＳＡと、ノードＮＤａお
よびノードＮＤｂの電位を所定電位（ＶＨ）にプリチャ
ージしかつイコライズするためのプリチャージ回路２ａ
を含む。プリチャージ回路２ａは、先に示したプリチャ
ージイコライズ回路（図１１等参照）２に含まれるプリ
チャージ／イコライズ回路（ＰＥ）と同一構成を備え
る。
ト１２１ｂの具体的構成を示す図である。図２０を参照
して、センス・ＩＯゲート１２１ｂは、交差結合された
１対のｐチャネルＭＯＳトランジスタ１５１および１５
２からなるＰ型センスアンプＰＳＡと、ノードＮＤａお
よびノードＮＤｂの電位を所定電位（ＶＨ）にプリチャ
ージしかつイコライズするためのプリチャージ回路２ａ
を含む。プリチャージ回路２ａは、先に示したプリチャ
ージイコライズ回路（図１１等参照）２に含まれるプリ
チャージ／イコライズ回路（ＰＥ）と同一構成を備え
る。
【０１８９】センス・ＩＯゲート１２１ｂはさらにノー
ドＮＤａおよびＮＤｂをそれぞれラッチノードＬＳａお
よびＬＳｂへ制御信号φＴに応答して接続するための分
離手段としてのｎチャネルＭＯＳトランジスタ１３３お
よび１３４と、ノードＮＤａおよびＮＤｂの電位を検出
し、該検出した電位をノードＬＳａおよびＬＳｂにラッ
チするｎチャネルＭＯＳトランジスタ１３１，１３２
と、列選択信号Ｙｉに応答してラッチノードＬＳａおよ
びＬＳｂを内部データ伝達線ＩＯｂ（／ＩＯおよびＩ
Ｏ）へ接続する列選択ゲートとしてのｎチャネルＭＯＳ
トランジスタ１２９および１３０を含む。トランジスタ
１３１および１３２の一方導通端子（ソース）は接地電
位Ｖｓｓに接続される。
ドＮＤａおよびＮＤｂをそれぞれラッチノードＬＳａお
よびＬＳｂへ制御信号φＴに応答して接続するための分
離手段としてのｎチャネルＭＯＳトランジスタ１３３お
よび１３４と、ノードＮＤａおよびＮＤｂの電位を検出
し、該検出した電位をノードＬＳａおよびＬＳｂにラッ
チするｎチャネルＭＯＳトランジスタ１３１，１３２
と、列選択信号Ｙｉに応答してラッチノードＬＳａおよ
びＬＳｂを内部データ伝達線ＩＯｂ（／ＩＯおよびＩ
Ｏ）へ接続する列選択ゲートとしてのｎチャネルＭＯＳ
トランジスタ１２９および１３０を含む。トランジスタ
１３１および１３２の一方導通端子（ソース）は接地電
位Ｖｓｓに接続される。
【０１９０】図２１は図１９に示す半導体記憶装置のア
レイブロック３Ｌおよびセンス・ＩＯゲート１２１ａの
構成を示す図である。このメモリアレイブロック３Ｌ
は、ビット線対ＢＬ１Ｌ，／ＢＬ１Ｌ、およびＢＬ２
Ｌ，／ＢＬ２Ｌと、ワード線ＷＬ１ＬおよびＷＬ２Ｌを
含む。ワード線ＷＬ１ＬおよびＷＬ２Ｌとビット線対Ｂ
Ｌ１Ｌ，／ＢＬ１Ｌおよびビット線対ＢＬ２Ｌ，／ＢＬ
２Ｌとの交点にメモリセルが配置される。ワード線ＷＬ
１Ｌとビット線ＢＬ１ＬおよびＢＬ２Ｌとの交点にメモ
リセルＭＣ１，１ＬおよびＭＣ２，１Ｌが配置される。
ワード線ＷＬ２Ｌと相補ビット線／ＢＬ１Ｌおよび／Ｂ
Ｌ２Ｌとの交点にメモリセルＭＣ１，２ＬおよびＭＣ
２，２Ｌが配置される。各トランジスタメモリセルＭＣ
は１個の転送ゲートと１個のキャパシタとを備える。ビ
ット線対ＢＬ１Ｌ，／ＢＬ１Ｌに対しては、このビット
線ＢＬ１Ｌ，／ＢＬ１Ｌの電位を所定電位（ＶＨ）にプ
リチャージしかつイコライズするためのプリチャージ回
路２ｂが設けられる。ビット線対ＢＬ２Ｌ，／ＢＬ２Ｌ
に対してはプリチャージ回路２ｃが設けられる。プリチ
ャージ回路２ｂおよび２ｃは、プリチャージ指示信号φ
ＥＬに応答して対応のビット線対を所定電位ＶＨにプリ
チャージする。メモリセルアレイ３Ｌが非選択状態の場
合、通常プリチャージ指示信号φＥＬは“Ｈ”の状態に
あり、メモリセルアレイブロック３Ｌはプリチャージ状
態に維持される。
レイブロック３Ｌおよびセンス・ＩＯゲート１２１ａの
構成を示す図である。このメモリアレイブロック３Ｌ
は、ビット線対ＢＬ１Ｌ，／ＢＬ１Ｌ、およびＢＬ２
Ｌ，／ＢＬ２Ｌと、ワード線ＷＬ１ＬおよびＷＬ２Ｌを
含む。ワード線ＷＬ１ＬおよびＷＬ２Ｌとビット線対Ｂ
Ｌ１Ｌ，／ＢＬ１Ｌおよびビット線対ＢＬ２Ｌ，／ＢＬ
２Ｌとの交点にメモリセルが配置される。ワード線ＷＬ
１Ｌとビット線ＢＬ１ＬおよびＢＬ２Ｌとの交点にメモ
リセルＭＣ１，１ＬおよびＭＣ２，１Ｌが配置される。
ワード線ＷＬ２Ｌと相補ビット線／ＢＬ１Ｌおよび／Ｂ
Ｌ２Ｌとの交点にメモリセルＭＣ１，２ＬおよびＭＣ
２，２Ｌが配置される。各トランジスタメモリセルＭＣ
は１個の転送ゲートと１個のキャパシタとを備える。ビ
ット線対ＢＬ１Ｌ，／ＢＬ１Ｌに対しては、このビット
線ＢＬ１Ｌ，／ＢＬ１Ｌの電位を所定電位（ＶＨ）にプ
リチャージしかつイコライズするためのプリチャージ回
路２ｂが設けられる。ビット線対ＢＬ２Ｌ，／ＢＬ２Ｌ
に対してはプリチャージ回路２ｃが設けられる。プリチ
ャージ回路２ｂおよび２ｃは、プリチャージ指示信号φ
ＥＬに応答して対応のビット線対を所定電位ＶＨにプリ
チャージする。メモリセルアレイ３Ｌが非選択状態の場
合、通常プリチャージ指示信号φＥＬは“Ｈ”の状態に
あり、メモリセルアレイブロック３Ｌはプリチャージ状
態に維持される。
【０１９１】偶数列のビット線ＢＬ２Ｌ，／ＢＬ２Ｌに
対しセンス・ＩＯゲート１２１ａが設けられる。センス
・ＩＯゲート１２１ａとビット線対ＢＬ２Ｌ，／ＢＬ２
Ｌの間に選択ゲートＣＳＧ１が設けられる。選択ゲート
ＣＳＧ１は、ブロック選択信号φＬに応答して導通状態
となるｎチャネルＭＯＳトランジスタ１２５および１２
６を含む。このブロック選択ゲートＣＳＧ１によりビッ
ト線対ＢＬ２Ｌ，／ＢＬ２Ｌはセンス・ＩＯゲート１２
１ａのノードＮＤｂおよびＮＤａにそれぞれ接続され
る。
対しセンス・ＩＯゲート１２１ａが設けられる。センス
・ＩＯゲート１２１ａとビット線対ＢＬ２Ｌ，／ＢＬ２
Ｌの間に選択ゲートＣＳＧ１が設けられる。選択ゲート
ＣＳＧ１は、ブロック選択信号φＬに応答して導通状態
となるｎチャネルＭＯＳトランジスタ１２５および１２
６を含む。このブロック選択ゲートＣＳＧ１によりビッ
ト線対ＢＬ２Ｌ，／ＢＬ２Ｌはセンス・ＩＯゲート１２
１ａのノードＮＤｂおよびＮＤａにそれぞれ接続され
る。
【０１９２】ビット線対ＢＬ１Ｌ，／ＢＬ１Ｌに対して
は列ブロック選択ゲートＣＳＧ２が設けられる。ブロッ
ク選択ゲートＣＳＧ２はブロック選択信号φＬに応答し
て導通状態となるｎチャネルＭＯＳトランジスタ１２７
および１２８を含む。この列ブロック選択ゲートＣＳＧ
２は導通状態となるとビット線ＢＬ１Ｌ，／ＢＬ１Ｌを
センス・ＩＯゲート１２１ｂのノードＮＤｂおよびＮＤ
ａへそれぞれ接続する。
は列ブロック選択ゲートＣＳＧ２が設けられる。ブロッ
ク選択ゲートＣＳＧ２はブロック選択信号φＬに応答し
て導通状態となるｎチャネルＭＯＳトランジスタ１２７
および１２８を含む。この列ブロック選択ゲートＣＳＧ
２は導通状態となるとビット線ＢＬ１Ｌ，／ＢＬ１Ｌを
センス・ＩＯゲート１２１ｂのノードＮＤｂおよびＮＤ
ａへそれぞれ接続する。
【０１９３】プリチャージ指示信号φＥＬは、ブロック
選択信号φＬとプリチャージ指示信号φＥとから作成さ
れる。ブロック選択信号φＬが“Ｌ”の場合、プリチャ
ージ出力信号φＥＬは“Ｈ”にあり、プリチャージ回路
２ｃおよび２ｂはプリチャージ／イコライズ動作を実行
する。ブロック選択信号φＬが“Ｈ”となると、プリチ
ャージ指示信号φＥＬはプリチャージ指示信号φＥをそ
のまま通過させる。これによりプリチャージ回路２ｂお
よび２ｃによるプリチャージ動作は完了する。
選択信号φＬとプリチャージ指示信号φＥとから作成さ
れる。ブロック選択信号φＬが“Ｌ”の場合、プリチャ
ージ出力信号φＥＬは“Ｈ”にあり、プリチャージ回路
２ｃおよび２ｂはプリチャージ／イコライズ動作を実行
する。ブロック選択信号φＬが“Ｈ”となると、プリチ
ャージ指示信号φＥＬはプリチャージ指示信号φＥをそ
のまま通過させる。これによりプリチャージ回路２ｂお
よび２ｃによるプリチャージ動作は完了する。
【０１９４】図２２は図１９に示すメモリアレイブロッ
ク３Ｒの回路部分を示す図である。この図２２において
は２列の部分が代表的に示される。図２２において、メ
モリアレイブロック３Ｒは、ビット線対ＢＬ１Ｒ，／Ｂ
Ｌ１Ｒ、およびＢＬ２Ｒ，／ＢＬ２Ｒと、ワード線ＷＬ
１Ｒ、およびＷＬ２Ｒを含む。ワード線ＷＬ１Ｒとビッ
ト線ＢＬ１ＲおよびＢＬ２Ｒの交点にメモリセルＭＣ
１，１ＲおよびＭＣ２，１Ｒが配置される。ワード線Ｗ
Ｌ２Ｒと相補ビット線／ＢＬ1 Ｒおよび／ＢＬ２Ｒの交
点にメモリセルＭＣ１，２ＲおよびＭＣ２，２Ｒが配置
される。各メモリセルＭＣは１トランジスタ／１キャパ
シタ型のダイナミック型メモリセルの構造を備える。
ク３Ｒの回路部分を示す図である。この図２２において
は２列の部分が代表的に示される。図２２において、メ
モリアレイブロック３Ｒは、ビット線対ＢＬ１Ｒ，／Ｂ
Ｌ１Ｒ、およびＢＬ２Ｒ，／ＢＬ２Ｒと、ワード線ＷＬ
１Ｒ、およびＷＬ２Ｒを含む。ワード線ＷＬ１Ｒとビッ
ト線ＢＬ１ＲおよびＢＬ２Ｒの交点にメモリセルＭＣ
１，１ＲおよびＭＣ２，１Ｒが配置される。ワード線Ｗ
Ｌ２Ｒと相補ビット線／ＢＬ1 Ｒおよび／ＢＬ２Ｒの交
点にメモリセルＭＣ１，２ＲおよびＭＣ２，２Ｒが配置
される。各メモリセルＭＣは１トランジスタ／１キャパ
シタ型のダイナミック型メモリセルの構造を備える。
【０１９５】ビット線対ＢＬ１Ｒ，／ＢＬ１Ｒに対して
プリチャージ回路２ｄが設けられ、ビット線対ＢＬ２
Ｒ，／ＢＬ２Ｒに対しプリチャージ回路２ｅが設けられ
る。プリチャージ回路２ｄおよび２ｅはそれぞれプリチ
ャージ指示信号φＥＲに応答して対応のビット線対を所
定の電位（ＶＨ）にプリチャージしかつイコライズす
る。ビット線対ＢＬ１Ｒ，／ＢＬ１Ｒに対しブロック選
択ゲートＣＳＧ３が設けられる。ブロック選択ゲートＣ
ＳＧ３は、ブロック選択信号φＲに応答して導通状態と
なり、ビット線ＢＬ１Ｒおよび／ＢＬ１Ｒを図２０に示
すセンス・ＩＯゲート１２１ｂのノードＮＤｂおよびＮ
Ｄａへ接続するｎチャネルＭＯＳトランジスタ１３６お
よび１３５を含む。
プリチャージ回路２ｄが設けられ、ビット線対ＢＬ２
Ｒ，／ＢＬ２Ｒに対しプリチャージ回路２ｅが設けられ
る。プリチャージ回路２ｄおよび２ｅはそれぞれプリチ
ャージ指示信号φＥＲに応答して対応のビット線対を所
定の電位（ＶＨ）にプリチャージしかつイコライズす
る。ビット線対ＢＬ１Ｒ，／ＢＬ１Ｒに対しブロック選
択ゲートＣＳＧ３が設けられる。ブロック選択ゲートＣ
ＳＧ３は、ブロック選択信号φＲに応答して導通状態と
なり、ビット線ＢＬ１Ｒおよび／ＢＬ１Ｒを図２０に示
すセンス・ＩＯゲート１２１ｂのノードＮＤｂおよびＮ
Ｄａへ接続するｎチャネルＭＯＳトランジスタ１３６お
よび１３５を含む。
【０１９６】ビット線対ＢＬ２Ｒ，／ＢＬ２Ｒに対しブ
ロック選択ゲートＣＳＧ４が設けられる。ブロック選択
ゲートＣＳＧ４は、ブロック選択信号φＲに応答して導
通状態となり、ビット線ＢＬ２Ｒおよび／ＢＬ２Ｒをセ
ンス・ＩＯゲート１２１ｃで接続するｎチャネルＭＯＳ
トランジスタ１３９および１４０を含む。プリチャージ
指示信号φＥＲはブロック選択信号φＲとプリチャージ
指示信号φＥとから生成される。ブロック３Ｒが選択さ
れたとき、プリチャージ指示信号φＥＲは“Ｌ”とな
り、プリチャージ回路２ｄおよび２ｅはプリチャージ／
イコライズ動作を完了する。メモリアレイブロック３Ｒ
が非選択状態の場合プリチャージ指示信号φＥＲは
“Ｈ”にあり、プリチャージ回路２ｄおよび２ｅはプリ
チャージ動作を持続する。
ロック選択ゲートＣＳＧ４が設けられる。ブロック選択
ゲートＣＳＧ４は、ブロック選択信号φＲに応答して導
通状態となり、ビット線ＢＬ２Ｒおよび／ＢＬ２Ｒをセ
ンス・ＩＯゲート１２１ｃで接続するｎチャネルＭＯＳ
トランジスタ１３９および１４０を含む。プリチャージ
指示信号φＥＲはブロック選択信号φＲとプリチャージ
指示信号φＥとから生成される。ブロック３Ｒが選択さ
れたとき、プリチャージ指示信号φＥＲは“Ｌ”とな
り、プリチャージ回路２ｄおよび２ｅはプリチャージ／
イコライズ動作を完了する。メモリアレイブロック３Ｒ
が非選択状態の場合プリチャージ指示信号φＥＲは
“Ｈ”にあり、プリチャージ回路２ｄおよび２ｅはプリ
チャージ動作を持続する。
【０１９７】センス・ＩＯゲート１２１ａ、１２１ｂ、
１２１ｃは同一の構成を備える。ブロック選択信号φＲ
およびφＬはたとえば行アドレス信号の最上位ビットに
より生成される。次にメモリセルアレイブロック３Ｌに
含まれるメモリセルＭＣ１，１Ｌが記憶する“Ｈ”のデ
ータを読出す場合の動作について説明する。
１２１ｃは同一の構成を備える。ブロック選択信号φＲ
およびφＬはたとえば行アドレス信号の最上位ビットに
より生成される。次にメモリセルアレイブロック３Ｌに
含まれるメモリセルＭＣ１，１Ｌが記憶する“Ｈ”のデ
ータを読出す場合の動作について説明する。
【０１９８】まず行アドレス信号が与えられると、この
行アドレス信号のたとえば最上位ビットにより、メモリ
アレイブロック３Ｌが選択される。これにより、ブロッ
ク選択信号φＲが“Ｌ”となり、メモリセルアレイブロ
ック３Ｒがセンス・ＩＯゲート１２１ｂおよび１２１ｃ
から電気的に切離される。メモリアレイブロック１０３
Ｒにおいてプリチャージ状態が維持される。
行アドレス信号のたとえば最上位ビットにより、メモリ
アレイブロック３Ｌが選択される。これにより、ブロッ
ク選択信号φＲが“Ｌ”となり、メモリセルアレイブロ
ック３Ｒがセンス・ＩＯゲート１２１ｂおよび１２１ｃ
から電気的に切離される。メモリアレイブロック１０３
Ｒにおいてプリチャージ状態が維持される。
【０１９９】一方、メモリセルアレイブロック３Ｌにお
いては、ブロック選択信号φＬは“Ｈ”の状態に維持さ
れており、メモリアレイブロック３Ｌの各ビット線対は
センス・ＩＯゲート１２１ａおよび１２１ｂに接続され
ている。
いては、ブロック選択信号φＬは“Ｈ”の状態に維持さ
れており、メモリアレイブロック３Ｌの各ビット線対は
センス・ＩＯゲート１２１ａおよび１２１ｂに接続され
ている。
【０２００】次いで、行デコーダ（図示せず）の出力に
よりワード線ＷＬ１Ｌの電位が“Ｈ”に立ち上がる。こ
れにより、メモリセルＭＣ１，１ＬおよびＭＣ２，１Ｌ
の記憶するデータがそれぞれビット線ＢＬ１ＬおよびＢ
Ｌ２Ｌへ読み出される。ビット線ＢＬ１Ｌの電位は少し
上昇する。このワード線ＷＬ１Ｌの電位上昇とほぼ同時
刻に列選択信号Ｙ１を“Ｈ”に立ち上げる。分離制御信
号φＴは“Ｌ”の状態にある。ラッチノードＬＳａおよ
びＬＳｂがそれぞれ内部データ伝達線／ＩＯ，ＩＯ（Ｉ
Ｏａ、ＩＯｂ）へ接続される。
よりワード線ＷＬ１Ｌの電位が“Ｈ”に立ち上がる。こ
れにより、メモリセルＭＣ１，１ＬおよびＭＣ２，１Ｌ
の記憶するデータがそれぞれビット線ＢＬ１ＬおよびＢ
Ｌ２Ｌへ読み出される。ビット線ＢＬ１Ｌの電位は少し
上昇する。このワード線ＷＬ１Ｌの電位上昇とほぼ同時
刻に列選択信号Ｙ１を“Ｈ”に立ち上げる。分離制御信
号φＴは“Ｌ”の状態にある。ラッチノードＬＳａおよ
びＬＳｂがそれぞれ内部データ伝達線／ＩＯ，ＩＯ（Ｉ
Ｏａ、ＩＯｂ）へ接続される。
【０２０１】ノードＮＤｂへはビット線ＢＬ１Ｌの電位
が伝達され、ノードＮＤａの電位は相補ビット線／ＢＬ
１Ｌと同一電位である。これにより、トランジスタ１３
１の導電率がトランジスタ１３２の導電率より高くな
る。この結果、内部データ伝達線ＩＯの電位が内部デー
タ伝達線／ＩＯの電位よりも高くなる。この内部データ
伝達線ＩＯ，／ＩＯ（ＩＯａ，ＩＯｂ）に接続された差
動増幅器（たとえば図３参照）により検出され、メモリ
セルＭＣ１，１Ｌに書込まれていた情報が“Ｈ”である
ことが検出される。これにより“Ｈ”のデータが読出さ
れる。
が伝達され、ノードＮＤａの電位は相補ビット線／ＢＬ
１Ｌと同一電位である。これにより、トランジスタ１３
１の導電率がトランジスタ１３２の導電率より高くな
る。この結果、内部データ伝達線ＩＯの電位が内部デー
タ伝達線／ＩＯの電位よりも高くなる。この内部データ
伝達線ＩＯ，／ＩＯ（ＩＯａ，ＩＯｂ）に接続された差
動増幅器（たとえば図３参照）により検出され、メモリ
セルＭＣ１，１Ｌに書込まれていた情報が“Ｈ”である
ことが検出される。これにより“Ｈ”のデータが読出さ
れる。
【０２０２】選択されたメモリセルＭＣ１，１Ｌが
“Ｌ”のデータを記憶している場合の読出動作も同様に
して実行される。また、メモリセルＭＣ１，１Ｌへのデ
ータの書込のときも、図９，図１４および図１７を参照
して説明した場合と同様にして選択されたメモリアレイ
ブロックに含まれる選択メモリセルへのデータの書込が
実行される。
“Ｌ”のデータを記憶している場合の読出動作も同様に
して実行される。また、メモリセルＭＣ１，１Ｌへのデ
ータの書込のときも、図９，図１４および図１７を参照
して説明した場合と同様にして選択されたメモリアレイ
ブロックに含まれる選択メモリセルへのデータの書込が
実行される。
【０２０３】この交互配置型シェアドセンス・ＩＯゲー
トの構成において、図１９に示す構成において、選択回
路ＭＸ１およびＭＸ２とセンス・ＩＯゲート１２１ａ，
１２１ｂ，１２１ｃとの間にラインテスト回路を設けれ
ば、１つのメモリアレイブロックにおいて１行のメモリ
セルのテストを実行する構成が得られる。この場合、１
つのメモリアレイブロックにおいて、様々なデータパタ
ーンを有するデータの書込および読出を実行することが
容易に類推できるであろう。データ出力用差動増幅器は
各内部データ伝達線対ＩＯａ，ＩＯｂ，ＩＯｃに設けら
れてもよい。
トの構成において、図１９に示す構成において、選択回
路ＭＸ１およびＭＸ２とセンス・ＩＯゲート１２１ａ，
１２１ｂ，１２１ｃとの間にラインテスト回路を設けれ
ば、１つのメモリアレイブロックにおいて１行のメモリ
セルのテストを実行する構成が得られる。この場合、１
つのメモリアレイブロックにおいて、様々なデータパタ
ーンを有するデータの書込および読出を実行することが
容易に類推できるであろう。データ出力用差動増幅器は
各内部データ伝達線対ＩＯａ，ＩＯｂ，ＩＯｃに設けら
れてもよい。
【０２０４】図２３ないし図２５はこの発明のさらに他
の実施例での半導体記憶装置の要部の構成を示す図であ
る。この図２３ないし図２５は図２０ないし図２２の構
成にそれぞれ対応する。
の実施例での半導体記憶装置の要部の構成を示す図であ
る。この図２３ないし図２５は図２０ないし図２２の構
成にそれぞれ対応する。
【０２０５】図２３を参照すると、センス・ＩＯゲート
１９１ｂは、図２０に示すセンス・ＩＯゲートの構成
と、Ｐ型センスアンプＰＳＡが設けられていないことを
除いて同一の構成を備える。すなわち、センス・ＩＯゲ
ート１９１ｂは、増幅回路ＮＳＡ（Ｎ型センスアンプと
して動作可能でありかつ読出ゲートとしても動作する）
とプリチャージ回路２ａのみを含む。
１９１ｂは、図２０に示すセンス・ＩＯゲートの構成
と、Ｐ型センスアンプＰＳＡが設けられていないことを
除いて同一の構成を備える。すなわち、センス・ＩＯゲ
ート１９１ｂは、増幅回路ＮＳＡ（Ｎ型センスアンプと
して動作可能でありかつ読出ゲートとしても動作する）
とプリチャージ回路２ａのみを含む。
【０２０６】図２４は、メモリアレイブロック３Ｌに対
する構成を示す図であり、図２４のノードＥ、Ｆは図２
３のノードＥ、Ｆにそれぞれ接続される。図２４の構成
においては、図２１に示す構成と異なり、各ビット線対
にプリチャージ回路とＰ型センスアンプとが設けられ
る。すなわち、ビット線対ＢＬ１Ｌ，／ＢＬ１Ｌに対し
てはプリチャージ回路２ｂとＰ型センスアンプＰＳＡ１
Ｌとが設けられ、ビット線ＢＬ２Ｌ、／ＢＬ２Ｌにはプ
リチャージ回路２ｃとＰ型センスアンプＰＳＡ２Ｌとが
設けられる。
する構成を示す図であり、図２４のノードＥ、Ｆは図２
３のノードＥ、Ｆにそれぞれ接続される。図２４の構成
においては、図２１に示す構成と異なり、各ビット線対
にプリチャージ回路とＰ型センスアンプとが設けられ
る。すなわち、ビット線対ＢＬ１Ｌ，／ＢＬ１Ｌに対し
てはプリチャージ回路２ｂとＰ型センスアンプＰＳＡ１
Ｌとが設けられ、ビット線ＢＬ２Ｌ、／ＢＬ２Ｌにはプ
リチャージ回路２ｃとＰ型センスアンプＰＳＡ２Ｌとが
設けられる。
【０２０７】センス・ＩＯゲート１９１ａは図２３に示
すゲート１９１ｂと同一構成を備える。
すゲート１９１ｂと同一構成を備える。
【０２０８】図２５は、メモリセルアレイブロック３Ｒ
に対する構成を示す図であり、図２５のノードＧ，Ｈは
図２３のノードＧ，Ｈにそれぞれ接続される。この図２
５に示す構成においても、図２４に示すメモリアレイブ
ロック３Ｌに対する構成と同様、メモリアレイブロック
３Ｒの各ビット線対に対しプリチャージ回路とＰ型セン
スアンプとが設けられる。すなわち、ビット線対ＢＬ１
Ｒ，／ＢＬ１Ｒに対してプリチャージ回路２ｄとＰ型セ
ンスアンプＰＳＡ１Ｒが設けられ、ビット線対ＢＬ２
Ｒ，／ＢＬ２Ｒに対してはプリチャージ回路２ｅおよび
Ｐ型センスアンプＰＳＡ２Ｒが設けられる。センス・Ｉ
Ｏゲート１９１ｃは図２３に示すセンス・ＩＯゲート１
９１ｂと同一の構成を備える。
に対する構成を示す図であり、図２５のノードＧ，Ｈは
図２３のノードＧ，Ｈにそれぞれ接続される。この図２
５に示す構成においても、図２４に示すメモリアレイブ
ロック３Ｌに対する構成と同様、メモリアレイブロック
３Ｒの各ビット線対に対しプリチャージ回路とＰ型セン
スアンプとが設けられる。すなわち、ビット線対ＢＬ１
Ｒ，／ＢＬ１Ｒに対してプリチャージ回路２ｄとＰ型セ
ンスアンプＰＳＡ１Ｒが設けられ、ビット線対ＢＬ２
Ｒ，／ＢＬ２Ｒに対してはプリチャージ回路２ｅおよび
Ｐ型センスアンプＰＳＡ２Ｒが設けられる。センス・Ｉ
Ｏゲート１９１ｃは図２３に示すセンス・ＩＯゲート１
９１ｂと同一の構成を備える。
【０２０９】メモリセルＭＣに十分な“Ｈ”レベル（電
源電圧Ｖｃｃのレベル）のデータを書込むためには、こ
のメモリセルＭＣが接続されるビット線（ＢＬまたは／
ＢＬ）を電源電圧Ｖｃｃのレベルにまで充電する必要が
ある。このビット線の“Ｈ”レベルへの充電は、Ｐ型セ
ンスアンプにより行なわれる。
源電圧Ｖｃｃのレベル）のデータを書込むためには、こ
のメモリセルＭＣが接続されるビット線（ＢＬまたは／
ＢＬ）を電源電圧Ｖｃｃのレベルにまで充電する必要が
ある。このビット線の“Ｈ”レベルへの充電は、Ｐ型セ
ンスアンプにより行なわれる。
【０２１０】図２０ないし図２２に示す構成の場合、Ｐ
型センスアンプＰＳＡにより検知・増幅された“Ｈ”レ
ベルは、ブロック選択ゲートＣＳＧを介して対応のビッ
ト線へ伝達される。この場合、電源電圧Ｖｃｃレベルの
電位を対応のビット線へ伝達するためには、ブロック選
択信号φＲまたはφＬをＶｃｃ＋Ｖｔｈのレベルにまで
昇圧する必要がある。ここで、Ｖｔｈはブロック選択ゲ
ートを構成するＭＯＳトランジスタのしきい値電圧であ
る。
型センスアンプＰＳＡにより検知・増幅された“Ｈ”レ
ベルは、ブロック選択ゲートＣＳＧを介して対応のビッ
ト線へ伝達される。この場合、電源電圧Ｖｃｃレベルの
電位を対応のビット線へ伝達するためには、ブロック選
択信号φＲまたはφＬをＶｃｃ＋Ｖｔｈのレベルにまで
昇圧する必要がある。ここで、Ｖｔｈはブロック選択ゲ
ートを構成するＭＯＳトランジスタのしきい値電圧であ
る。
【０２１１】高集積化された大記憶容量の半導体記憶装
置においては、トランジスタのサイズが小さくなるた
め、印加される電圧は耐圧特性の観点からは低い方が好
ましい。また、Ｖｃｃ＋Ｖｔｈのレベルの昇圧信号を実
現するためには、昇圧回路が必要とされ、チップ占有面
積および消費電力の観点からはこのような昇圧回路は用
いないのが好ましい。
置においては、トランジスタのサイズが小さくなるた
め、印加される電圧は耐圧特性の観点からは低い方が好
ましい。また、Ｖｃｃ＋Ｖｔｈのレベルの昇圧信号を実
現するためには、昇圧回路が必要とされ、チップ占有面
積および消費電力の観点からはこのような昇圧回路は用
いないのが好ましい。
【０２１２】図２３ないし図２５の構成においては、各
ビット線対にＰ型センスアンプが設けられている。これ
により、ブロック選択ゲートにおける信号損失が生じる
ことはなく、確実にビット線の電位を電源電圧Ｖｃｃの
レベルにまで昇圧することができる。
ビット線対にＰ型センスアンプが設けられている。これ
により、ブロック選択ゲートにおける信号損失が生じる
ことはなく、確実にビット線の電位を電源電圧Ｖｃｃの
レベルにまで昇圧することができる。
【０２１３】この図２３ないし図２５に示す半導体記憶
装置の動作は先に図２０ないし図２２を参照して説明し
たものと同様であり、単に選択メモリアレイブロックに
対してのみＰ型センスアンプが動作することが異なって
いるだけである。
装置の動作は先に図２０ないし図２２を参照して説明し
たものと同様であり、単に選択メモリアレイブロックに
対してのみＰ型センスアンプが動作することが異なって
いるだけである。
【０２１４】図２６はこの発明のさらに他の実施例であ
る半導体記憶装置の構成を示す図である。図２６におい
ては１対のビット線に関連する回路部分のみが示され
る。図２６において、メモリセルアレイＭＡは３つのメ
モリブロックＢ＃１、Ｂ＃２およびＢ＃３を含む。メモ
リセルアレイＭＡに含まれるメモリブロックの数は任意
である。メモリブロックＢ＃１は、ビット線対ＢＬａ，
／ＢＬａを含み、メモリブロックＢ＃２はビット線対Ｂ
Ｌｂ，／ＢＬｂを含み、メモリブロックＢ＃３はビット
線対ＢＬｃ，／ＢＬｃを含む。
る半導体記憶装置の構成を示す図である。図２６におい
ては１対のビット線に関連する回路部分のみが示され
る。図２６において、メモリセルアレイＭＡは３つのメ
モリブロックＢ＃１、Ｂ＃２およびＢ＃３を含む。メモ
リセルアレイＭＡに含まれるメモリブロックの数は任意
である。メモリブロックＢ＃１は、ビット線対ＢＬａ，
／ＢＬａを含み、メモリブロックＢ＃２はビット線対Ｂ
Ｌｂ，／ＢＬｂを含み、メモリブロックＢ＃３はビット
線対ＢＬｃ，／ＢＬｃを含む。
【０２１５】図２６に示す半導体記憶装置は、また、メ
モリブロックＢ＃１ないしＢ＃３に共通に設けられるメ
インビット線対ＭＢＬ，／ＭＢＬと、メインビット線対
ＭＢＬ，／ＭＢＬに対して設けられるセンス・ＩＯゲー
ト２９１を含む。メモリブロックＢ＃１ないしＢ＃３の
各ビット線対ＢＬａ，／ＢＬａ、ＢＬｂ，／ＢＬｂ、お
よびＢＬｃ，／ＢＬｃはそれぞれ、ブロック選択ゲート
ＢＳＧａ、ＢＳＧｂおよびＢＳＧｃを介してメインビッ
ト線対ＭＧＬ，／ＭＢＬに接続される。
モリブロックＢ＃１ないしＢ＃３に共通に設けられるメ
インビット線対ＭＢＬ，／ＭＢＬと、メインビット線対
ＭＢＬ，／ＭＢＬに対して設けられるセンス・ＩＯゲー
ト２９１を含む。メモリブロックＢ＃１ないしＢ＃３の
各ビット線対ＢＬａ，／ＢＬａ、ＢＬｂ，／ＢＬｂ、お
よびＢＬｃ，／ＢＬｃはそれぞれ、ブロック選択ゲート
ＢＳＧａ、ＢＳＧｂおよびＢＳＧｃを介してメインビッ
ト線対ＭＧＬ，／ＭＢＬに接続される。
【０２１６】ブロック選択ゲートＢＳＧａ、ＢＳＧｂお
よびＢＳＧｃは、ブロック選択信号φＢＳ１、φＢＳ
２、およびφＢＳ３に応答して導通状態となる。ブロッ
ク選択信号φＢＳ１ないしφＢＳ３は、たとえば、行ア
ドレス信号の２ビット（上位または下位）をデコードし
て発生される。センス・ＩＯゲート２９１の構成は図２
に示すものと同様である。
よびＢＳＧｃは、ブロック選択信号φＢＳ１、φＢＳ
２、およびφＢＳ３に応答して導通状態となる。ブロッ
ク選択信号φＢＳ１ないしφＢＳ３は、たとえば、行ア
ドレス信号の２ビット（上位または下位）をデコードし
て発生される。センス・ＩＯゲート２９１の構成は図２
に示すものと同様である。
【０２１７】１本のビット線対（ＢＬまたは／ＢＬ）に
接続されるメモリセルの数が多くなれば、１本のビット
線に付随する浮遊容量が大きくなり、高速動作に対する
１つの障害となる。ビット線を複数のブロックに分割
し、１つのブロックのビット線のみをメインビット線に
接続する構成とすれば、メインビット線ＭＢＬ，／ＭＢ
Ｌに接続されるメモリセルの数が低減されるため、メイ
ンビット線（ＭＢＬまたは／ＭＢＬ）に付随する寄生容
量を低減することができ、高速動作が可能となる。
接続されるメモリセルの数が多くなれば、１本のビット
線に付随する浮遊容量が大きくなり、高速動作に対する
１つの障害となる。ビット線を複数のブロックに分割
し、１つのブロックのビット線のみをメインビット線に
接続する構成とすれば、メインビット線ＭＢＬ，／ＭＢ
Ｌに接続されるメモリセルの数が低減されるため、メイ
ンビット線（ＭＢＬまたは／ＭＢＬ）に付随する寄生容
量を低減することができ、高速動作が可能となる。
【０２１８】この図２６に示すようなビット線階層構造
とすることにより、より高速で動作する半導体記憶装置
が得られる。このビット線階層構造の半導体記憶装置の
動作は、ブロック分割方式の半導体記憶装置のそれと同
様である。
とすることにより、より高速で動作する半導体記憶装置
が得られる。このビット線階層構造の半導体記憶装置の
動作は、ブロック分割方式の半導体記憶装置のそれと同
様である。
【０２１９】またこの図２６に示すビット線階層構造
は、図２０ないし図２５に示すシェアドセンスアンプ構
成と組合せて用いられてもよい。
は、図２０ないし図２５に示すシェアドセンスアンプ構
成と組合せて用いられてもよい。
【０２２０】またセンス・ＩＯゲートにおいて、Ｐ型セ
ンスアンプが読出ゲートと共用される構成が用いられて
もよい。
ンスアンプが読出ゲートと共用される構成が用いられて
もよい。
【０２２１】
【発明の効果】請求項１の発明によれば、センスアンプ
を分離トランジスタを設けることにより読出ゲートとし
て用いられるように構成したので、チップ面積を増大さ
せることなく高速動作する半導体記憶装置を得ることが
できる。
を分離トランジスタを設けることにより読出ゲートとし
て用いられるように構成したので、チップ面積を増大さ
せることなく高速動作する半導体記憶装置を得ることが
できる。
【０２２２】請求項２の発明によれば、センスアンプと
読出ゲートとを共用する構成とし、かつ、テストモード
時には、所定の電位にプリチャージされた内部データ伝
達線へ複数のメモリセルのデータを読出し、この内部デ
ータ伝達線の電位に従ってこれらの複数のメモリセルに
不良メモリセルが含まれるか否かを判別する構成とした
ので、チップ面積を増大させることなくテスト時間を大
幅に短縮することのできる半導体記憶装置を得ることが
できる。
読出ゲートとを共用する構成とし、かつ、テストモード
時には、所定の電位にプリチャージされた内部データ伝
達線へ複数のメモリセルのデータを読出し、この内部デ
ータ伝達線の電位に従ってこれらの複数のメモリセルに
不良メモリセルが含まれるか否かを判別する構成とした
ので、チップ面積を増大させることなくテスト時間を大
幅に短縮することのできる半導体記憶装置を得ることが
できる。
【図１】この発明の一実施例である半導体記憶装置の全
体の構成を概略的に示すブロック図である。
体の構成を概略的に示すブロック図である。
【図２】図１に示す半導体記憶装置のメモリセルアレイ
およびセンス・入出力ゲートの構成の一例を示す図であ
る。
およびセンス・入出力ゲートの構成の一例を示す図であ
る。
【図３】図１に示す半導体記憶装置の負荷回路、テスト
回路および入出力回路の構成の一例を示す図である。
回路および入出力回路の構成の一例を示す図である。
【図４】この発明の一実施例である半導体記憶装置の動
作を示す信号波形図である。
作を示す信号波形図である。
【図５】図１に示す負荷回路のプリチャージ動作制御信
号発生回路およびその動作を示す図である。
号発生回路およびその動作を示す図である。
【図６】図１に示す負荷回路のイコライズ動作制御信号
を発生するための回路構成およびその動作を示す図であ
る。
を発生するための回路構成およびその動作を示す図であ
る。
【図７】図２に示す分離制御信号を発生するための回路
構成およびその発生タイミングを示す図である。
構成およびその発生タイミングを示す図である。
【図８】図１に示す半導体記憶装置の他の動作態様を示
す信号波形図である。
す信号波形図である。
【図９】この発明による半導体記憶装置のテスト動作を
示す信号波形図である。
示す信号波形図である。
【図１０】この発明の他の実施例である半導体記憶装置
の全体の構成を概略的に示すブロック図である。
の全体の構成を概略的に示すブロック図である。
【図１１】図１０に示す半導体記憶装置のメモリセルア
レイおよびセンス・入出力ゲートの構成の一例を示す図
である。
レイおよびセンス・入出力ゲートの構成の一例を示す図
である。
【図１２】図１０に示す半導体記憶装置の負荷回路およ
びテスト回路の構成の一例を示す図である。
びテスト回路の構成の一例を示す図である。
【図１３】図１０に示す半導体記憶装置のテストデータ
入力回路および選択回路ならびに入出力回路の構成を示
す図である。
入力回路および選択回路ならびに入出力回路の構成を示
す図である。
【図１４】この発明の他の実施例である半導体記憶装置
の動作を示す信号波形図である。
の動作を示す信号波形図である。
【図１５】図１０に示す選択回路の選択制御信号を発生
するための回路構成およびその動作を示す図である。
するための回路構成およびその動作を示す図である。
【図１６】この発明のさらに他の実施例である半導体記
憶装置の要部の構成を示す図である。
憶装置の要部の構成を示す図である。
【図１７】図１６に示す半導体記憶装置の動作を示す信
号波形図である。
号波形図である。
【図１８】シェアドセンスアンプ構成の半導体記憶装置
の全体の構成を示す図である。
の全体の構成を示す図である。
【図１９】この発明のさらに他の実施例である半導体記
憶装置の全体の構成を示す図である。
憶装置の全体の構成を示す図である。
【図２０】図１９に示す半導体記憶装置における隣接メ
モリアレイで共有されるセンス・ＩＯゲートの構成を示
す図である。
モリアレイで共有されるセンス・ＩＯゲートの構成を示
す図である。
【図２１】図１９に示す左側メモリセルアレイ部の構成
を示す図である。
を示す図である。
【図２２】図１９に示す右側メモリセルアレイ部の構成
を示す図である。
を示す図である。
【図２３】この発明によるシェアドセンスアンプ構成の
半導体記憶装置の変更例におけるシェアドセンス部の構
成を示す図である。
半導体記憶装置の変更例におけるシェアドセンス部の構
成を示す図である。
【図２４】この発明によるシェアドセンスアンプ構成の
半導体記憶装置の変更例における左側メモリアレイ部の
構成を示す図である。
半導体記憶装置の変更例における左側メモリアレイ部の
構成を示す図である。
【図２５】この発明によるシェアドセンスアンプ構成の
半導体記憶装置の変更例における右側メモリアレイ部の
構成を示す図である。
半導体記憶装置の変更例における右側メモリアレイ部の
構成を示す図である。
【図２６】この発明のさらに他の実施例である半導体記
憶装置の要部の構成を示す図である。
憶装置の要部の構成を示す図である。
【図２７】従来の半導体記憶装置の全体の構成を概略的
に示すブロック図である。
に示すブロック図である。
【図２８】図２７に示す半導体記憶装置の要部の構成を
示す図である。
示す図である。
【図２９】従来の半導体記憶装置の動作を示す信号波形
図である。
図である。
【図３０】従来の半導体記憶装置の他の構成例を示す図
である。
である。
【図３１】図３０に示す半導体記憶装置の要部の構成を
示す図である。
示す図である。
【図３２】図３０および図３１に示す半導体記憶装置の
動作を示す信号波形図である。
動作を示す信号波形図である。
１ センス・入出力ゲート ２ イコライズ／プリチャージ回路 ３ メモリセルアレイ ４ 負荷回路 ５ ラインテスト回路 ６ 入出力回路 ＰＳＡ Ｐ型センスアンプ ＮＳＡ Ｎ型センスアンプと読出ゲートとが共用される
増幅回路 ＩＯ 内部データ伝達線 ／ＩＯ 相補内部データ伝達線 ９２１ 選択回路 ９２２ テストデータ入力回路
増幅回路 ＩＯ 内部データ伝達線 ／ＩＯ 相補内部データ伝達線 ９２１ 選択回路 ９２２ テストデータ入力回路
Claims (2)
- 【請求項１】 行および列からなるマトリクス状に配列
された複数のメモリセルを含むメモリセルアレイ、 各々に前記マトリクスの一列のメモリセルが接続される
複数の列線、 内部書込データおよび内部読出データを伝達するための
内部データ伝達線、 与えられたアドレスに応答して列選択信号を発生するた
めの列選択手段、 前記列選択信号に応答して対応の列線を前記内部データ
伝達線へ接続するための列接続手段、 各前記列線に設けられ、対応の列線上の電位を検知し増
幅するための増幅手段、前記増幅手段は該対応の列線上
の電位を検出するための検出ノードと該検出された電位
を増幅しかつラッチするためのラッチノードとを備えて
おり、かつ前記ラッチノードは前記列接続手段に結合さ
れ、 各前記増幅手段の前記ラッチノードと前記検出ノードと
の間に設けられ、該ラッチノードと該検出ノードとを分
離するための分離手段、 与えられたアドレスに応答して前記マトリクスの対応の
１行のメモリセルを選択するための行選択手段、および
前記行選択手段による行選択および前記列選択信号発生
後、前記ラッチノードと前記検出ノードとを接続するよ
うに分離制御信号を発生して前記分離手段へ与えるため
の制御手段を備える、半導体記憶装置。 - 【請求項２】 行および列からなるマトリクス状に配列
された複数のメモリセルを含むメモリセルアレイ、 各々に前記マトリクスの１列のメモリセルが接続される
複数の列線、 内部書込データおよび内部読出データを伝達するための
内部データ伝達線、 前記内部データ伝達線を所定電位にプリチャージするた
めのプリチャージ手段、 各前記列線に対応して設けられ、対応の列線上の電位を
検知し増幅するための増幅手段、前記増幅手段は対応の
列線上の電位を検出するための検出ノードと該検出され
た電位を増幅しかつラッチするためのラッチノードとを
含み、 前記ラッチノードと前記検出ノードとの間に設けられ、
該ラッチノードと該検出ノードとを分離するための分離
手段、 テストモード指示信号に応答して前記内部データ伝達線
に関連するすべての列線を前記内部データ伝達線へ接続
するための列接続手段、前記列接続手段は前記ラッチノ
ードを前記内部データ伝達線へ接続し、および前記テス
トモード指示信号と前記内部データ伝達線上の電位とに
応答して前記内部データ伝達線に接続された列線に欠陥
メモリセルが存在するか否かを判別するための判別手段
を備える、半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3221863A JPH0620465A (ja) | 1991-09-02 | 1991-09-02 | 半導体記憶装置 |
| US07/873,431 US5305261A (en) | 1991-09-02 | 1992-04-23 | Semiconductor memory device and method of testing the same |
| DE4214970A DE4214970C2 (de) | 1991-09-02 | 1992-05-06 | Halbleiterspeichereinrichtung und Betriebsverfahren dafür |
| KR1019920015948A KR950014559B1 (ko) | 1991-09-02 | 1992-09-02 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3221863A JPH0620465A (ja) | 1991-09-02 | 1991-09-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0620465A true JPH0620465A (ja) | 1994-01-28 |
Family
ID=16773373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3221863A Pending JPH0620465A (ja) | 1991-09-02 | 1991-09-02 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5305261A (ja) |
| JP (1) | JPH0620465A (ja) |
| KR (1) | KR950014559B1 (ja) |
| DE (1) | DE4214970C2 (ja) |
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| KR950014559B1 (ko) | 1995-12-05 |
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