KR950014559B1

KR950014559B1 - 반도체 기억장치

Info

Publication number: KR950014559B1
Application number: KR1019920015948A
Authority: KR
Inventors: 키요히로 후루타니; 미치히로 야마다; 시게루 모리
Original assignee: 미쓰비시덴키 가부시키가이샤; 시키모리야
Priority date: 1991-09-02
Filing date: 1992-09-02
Publication date: 1995-12-05
Also published as: US5305261A; DE4214970A1; KR930006725A; JPH0620465A; DE4214970C2

Abstract

내용 없음.

Description

반도체 기억장치

제1도는 이 발명은 한 실시예인 반도체 기억장치의 구성을 개략적으로 표시하는 블록도.

제2도는 제1도에 표시하는 메모리셀어레이 및 센스.입출력게이트의 구성의 일예를 표시하는 도면.

제3도는 제1도에 표시하는 반도체기억장치의 부하회로, 테스트회로 및 입출력회로의 구성의 한예를 표시하는 도면.

제4도는 이 발명의 한 실시예인 반도체기억장치의 동작을 표시하는 신호 파형도.

제5도는 제1도에 표시하는 부하회로 프리차지(precharge)동작제어신호 발생회로 및 그 동작을 표시하는 도면.

제6도는 제1도에 표시하는 부하회로의 이쿼라이즈 동작제어신호를 발생하기 위한 회로구성 및 그 동작을 표시하는 도면.

제7도는 제2도에 표시하는 분리제어신호를 발생하기 위한 회로구성 및 발생타이밍을 표시하는 도면.

제8도는 제1도에 표시하는 반도체기억장치의 다른 동작양태를 표시하는 신호파형도.

제9도는 이 발명에 의한 반도체기억장치의 테스트동작을 표시하는 신호파형도.

제10도는 이 발명의 다른 실시예인 반도체기억장치의 전체의 구성을 개략적으로 표시하는 블록도.

제11도는 제10도에 표시하는 반도체기억장치의 메모리셀어레이 및 센스입출력 게이트의 구성의 한예를 표시하는 도면

제12도는 제10도에 표시하는 반도체기억장치의 부하회로 및 테스트회로의 구성을 일예를 표시하는 도면제13도는 제10도에 표시하는 반도체기억장치의 테스트데이터 입력회로 및 선택회로 및 입출력회로의 구성을 표시하는 도면.

제14도는 이 발명의 다른 실시예인 반도체기억장치의 동작을 표시하는 신호파형도.

제15도는 제10도에 표시하는 선택회로의 선택제어신호를 발생하기 위한 회로구성 및 그 동작을 표시하는 도면.

제16도는 이 발명의 또 다른 실시예인 반도체기억장치의 요부의 구성을 표시하는 도면.

제17도는 제16도에 표시한 반도체기억장치의 동작을 표시하는 신호파형도.

제18도는 세어드센스앰프(shared sense amplifier)구성의 반도체기억장치의 전체의 구성을 표시하는 도면.

제19도는 이 발명의 또다른 실시예인 반도체장치의 전체의 구성을 표시하는 도면.

제20도는 제19도에 표시하는 반도체장치의 있어서의 인접 메모리어레이로 공유되는 센스 IO게이트를 표시하는 도면.

제2l도는 제19도에 표시한 좌측메모리셀어레이부의 구성을 표시하는 도면.

제22도는 제19도에 표시한 우측메모리셀어레이부의 구성을 표시하는 도면.

제23도는 이 발명에 의한 세어드센스앰프구성의 반도체기억장치의 변경예에 있어서의 세어드센스부의 구성을 표시하는 도면.

제24도는 이 발명에 의한 세어드센서앰프구성의 반도체기억장치의 변경예에 있어서의 좌측 메모리어레이부의 구성을 표시하는 도면.

제25도는 이 발명의 세어드센스앰프구성의 반도체기억장치의 변경예에 있어서의 우측메모리어레이부의 구성을 표시하는 도면.

제26도는 이 발명의 또 다른 실시예인 반도체기억장치의 요부의 구성을 표시하는 도면이다.

제27도는 종래의 반도체기억장치의 전체의 구성을 개략적으로 표시하는 블록도.

제28도는 제27도에 표시한 반도체기억장치의 요부의 구성을 표시하는 도면.

제29도는 종래의 반도체기억장치의 동작을 표시하는 신호파형도.

제30도는 종래의 반도체기억장치의 다른 구성예를 표사하는 도면.

제31도는 제30도 및 제31도에 표시하는 반도체기억장치의 요부의 구성을 표시하는 도면.

제32도는 제30도 및 제31도에 표시하는 반도체기억장치의 동작을 표시하는 신호발형도이다.

* 도면의 주요 부분에 대한 부호의 설명

1 : 센스입출력게이트 2 : 아퀴라이즈/프리차지(equaIize/pre charge)회로

3 : 메모리셀어레이 4 : 부하회로

5 : 라인데스트회로 6 : 입출력회로

PSA : P형 센스앰프 NSA : N형센스앰프과 판독게이트가공용되는 증폭회로

IO : 내부데이터전달선 /IO : 상보(相補)내부전달선

921 : 선택회로 922 : 테스트데이터입력회로

이 발명은 반도체기억장치에 관해, 특히 그 고속화, 고집적화 및 테스트용이화를 실현시키기 위한 구성에 관한 것이다.

제27도는 종래의 반도체기억장치의 전체의 구성을 개략적으로 표시하는 블록도이다. 이 제27도에 표시하는 반도체기억장치의 구성은, 예를 들면[1990 심포지옴 온 VLST서킷, 제17쪽 밑 제l8쪽의 나카고메등에 의한 64Mb DRAM을 위한 15V 회로기술]이라는 제목하의 논문에 실려 있다. 제27도를 참조해서, 종래의 반도체기억장치는, 행(行)과 열(列)로된 매트릭스상으로 배열된 메모리셀을 포함하는 메모리셀어레이(196)와, 내부행어드레스신호에 따라 메모리셀어레이(196)의 대응하는 행을 선택하는 행디코더(decoder)(199)와, 내열어드레스신호에 응답해서 메모리셀어레이(196)의 대응하는 열을 선택하기 위한 열선택신호를 발생하는 열디코더(192)를 포함한다. 이 메모리셀어레이(196)는 예를 들면 256행 256열의 행열상으로 배치된 다이나믹형 메모리셀을 포함한다. 종래의 반도체기억장치는 또 열디코더(192)로부터의 열선택신호에 응답해서 메모리셀어레이(196)의 대응열을 내부이터 전달선 IO,/IO로 접속하기 위한 입출력게이트(193)와, 행디코더(199)에 의해 선택된 1행의 메모리셀의 데이터를 검지하고 증폭을 위한 센스앰프회로(194)와, 반도체기억장치의 스텐바이시에 메모리셀어레이(196)의 각 열을 소정전위(예를 들면 전원전위 Vcc와 접지전위 Vss의 1/2)에 프리차지(pre-charge)하기 위한 프리차지회로(195)와 스텐바이시에 내부데이터전달선 대(代) IO,/IO소정전왼(예를 들면 "H"레벨)에 프리차지를 하기 위한 IO선 프리차지회로(197)와, 이 내부데이터전달선 IO,/IO에 결합되는 입출력회로(198)를 포함한다. 입출력회로(198)는 데이터기록시에는 외부기록 데이터 Din에 따라서 내부기록데이터를 생성하고 내부데이터전달선 IO,/IO에 전달한다. 입출력회로(198)은 데이터판독시에는 내부데이터전달선 IO,/IO상의 내부판독데이터(선택된 메모리셀로부터 전달된 데이터)에 응답해서 외부판독데이터 dout를 생성한다.

제27도에 표시하는 반도체기억장치의 구성에 있어서, 행디코더(199)와 열디코더(192)에 의해 지정된 행 및 열의 교점에 위치한 메모리셀이 선택되고, 이 선택된 메모리셀에 대해 데이터의 기록 및 판독이 시행된다.

제28도는, 제27도에 표시하는 반도체기억장치의 요부의 구성을 표시하는 도면이다. 제28도에 있어서는, 메모리셀어레이(196)의 일열에 관련하는 회로부분이 대표적으로 표시된다. 제28도를 참조해서 메모리셀어레이(196)는 열선으로서의 한쌍의 비트선 BL,/BL과, 각각에 1행의 메모리셀이 접속되는 행선으로서의 워드선(WLl) 내지 (WL256)을 포함한다. 하나의 워드선과 한쌍의 비트선중, 한쪽의 비트선과의 교점에 메모리셀 MC1,2이 배치된다.

워드선 WL(256)과 상보비트선/BL교점에 메모리셀 MC1,256이 배치된다. 즉 워드선 WLl하고 비트선BL와의 교점에 메모리셀 MC1,1이 배치되고 워드선 WL2와 상보(相補)비트선/BL교점에 메모리셀 MC1,256이 배치된다.

메모리셀 MC(이하 메모리셀을 총칭적으로 표시할때 부호 MC를 사용한다)는 1트랜지스터, 1캐퍼시터형의 다이나믹형 메모리셀을 구비한다. 1트랜지스터, 1캐퍼시터형 다이나믹형 메모리셀에서는 정보는 전하의형태로 캐퍼시터(210,211,212)에 기억되고, 이 캐퍼시터에 기억된 정보는, 대응의 워드선상의 신호 WL(워드선 선택신호를 총칭적으로 표시)에 응답해서 전송(轉送)게이트(207,208,209)를 통해서 대응하는 비트선(BL 또는/BL)에 전달된다.

프리차지회로(195)는 프리차지신호 0E에 응답해서 각 비트선 BL,/BL를 소정의 프리차지전위 VH에 프리차지하기 위한 프리차지 트랜지스터(204) 및 (205)와, 프리차지지신호 0E에 응답해서 비트선 BL,/BL의 전위를 이쿼라이즈하기 위한 이쿼라이즈 트랜지스터(206)를 포함한다. 프리차지트랜지스터(204) 및 (205)는 모두 n채널 MOS트랜지스터로 구성된다. 트랜지스터(204)는 프리차지지신호 0E에 응답해서 상보비트선/BL에 프리차지전위 VH(통상 Vcc/2 ; Vcc는 동작전원전위)를 전달한다.

트랜지스터(205)는 프리차지지시신호 0E에 응답해서 비트선 BL에 프리차지전위 VH를 전달한다. 이쿼라이즈트랜지스터(206)는 프리차지지신호 0E에 응답하해서 비트선 BL과 상보비트선/BL은 단락한다. 센스앰프회로(194)는 N형 센스앰프구동신호 0N에 응답해서 비트선대(線對) BL,/BL의 저전위의 비트선의 전위를 방전하는 N형 센스앰프 NSA와, P형 센스앰프구동신호 0P에 응답해서 비트선대 BL,/BL의 고전위의비트선의 전위를 충전하기 위한 P형 센스앰프 PSA를 포함한다.

N형 센스앰프 NSA는 한쌍의 교차결합된 n채널 MOS트랜지스터(202) 및 (203)을 포함한다. N채널 MOS트랜지스터(202) 는 그 게이트가 비트선 BL에 접속되고, 그 한쪽 도통(導通)단자(드레인)이 상보비트선 /BL에 접속되고, 그 다른쪽의 도통단자(소스)에 N형 센스앰프구동신호 0N을 받는다. N채널 MOS트랜지스터(203)는 그 게이트가 상보비트선 /BL에 접속되고, 그 한쪽 도통 단자(드레인)이 비트선 BL에 접속되며, 다른쪽 도통단자(소스)에 N형 센스앰프구동신호 0N를 받는다.

p형 센스앰프 PSA는, 한쌍의 교차결합된 P채널 MOS트랜지스터(213)과 (214)를 포함한다. P채널 MOS트랜지스터(213)는 그 게이트가 비트선 BL에 접속되고 그 한쪽 도통단자(드레인)이 상보비트선 /BL에 접속되며 다른쪽 도통단자(소스)에 P형 센스앰프구동신호 0P를 받는다. P채널 MOS트랜지스터(214)는 이 게이트가 상보 비트선/BL에 접속되고, 그 한쪽 도통단자(드레인)은 비트선 BL에 접속되며, 그 다른쪽 도통단자(소스)에 P형 센스앰프구동신호 0P를 받는다.

입출력게이트(193)는 열디코더(제27도 참조)로부터의 열선택신호 Y1에 응답해서 비트선 BL,/BL을 내부데이터전달선 IO,/IO에 각각 접속하기 위한 열선택게이트(201) 및(200)을 포함한다. 열선택게이트(200) 및(201)은 n채널 MOS트랜지스터에 의해 구성된다. 다음에, 동작에 대해 제29도에 표시한 동작타이밍1도를 참조해서 설명한다.

우선 메모리셀 MC1,1이 "H"데이터를 보존하고 있을때의 데이터 판독동작에 대해 설명한다 시각 to에있어서, 프리차지 지시신호 0E가 "L"로 하강됨으로써, 메모리사이클에 개시된다 이 프리차지지신호 0E의 하강에 응답해서 이쿼라이즈회로(l95)는 불활성상태가 되고, 비트선 BL,/BL은 프리차지전위 VH에서의프로팅(fIoatmg) 상태로 된다.

시각 t1에 있어서 행디코더(199)에 내부행어드레스가 디코드되어, 대응하는 워드선 WL1의 전위가 "H"로 상승한다. 이에 응답해서 메모리셀 MC1,1의 전송게이트(208)가 도통하고, 메모리 캐퍼시터(211)에 보존되어 있던 "H"의 데이터가 비트선 BL에 전달된다. 이로인해, 비트선 BL의 전위가 상승한다. 상보비트선 /BL과 워드선 WL1과의 교점에는 메모리셀은 존재하지 않으므로, 상보비트선 /BL의 전위는 프리차지 전위 VH그대로이다.

시각 t2에 있어서, N형 센스앰프구동신호 0N가 중간전위 Vcc/2로부터 "L"로 하강하고 또 P형 센스앰프구동신호 0P가 중간전위 Vcc/2로부터 "H"로 상승한다. 이로인해, N형 센스앰프 NSA 및 P형 센스앰프PSA가 활성화되어 비트선 BL과 상보비트선/BL과의 전위차가 차동적으로 증폭된다.

즉 비트선 BL의 전위가 "H"로 상보비트선 /BL의 전위가 "L"로 변화한다. 시각 t3에서 열디코더(190)로부터 내부열어드레스의 디코드 결과에 따라 열선택신호 Yl이 발생되고, 열선택게이트(200) 및(201)이 도통한다.

비트선 BL 및 상보비트선 /BL상의 전위는 내부데이터전달선 IO /IO로 전달된다. 이로인해 소정의 전위에 프리차지되어 있던 내부데이터 전달선 IO,/IO의 전위가 비트선 BL,/BL의 전위에 대응한 것이 된다. 즉 내부데이터전달선 IO의 전위가 "H"로 상승하고, 또 상보내부데이터전달선 /IO의 전위가 약간 하강한다.

여기서 상보내부데이터전달선 /IO의 전위가 "L"의 레벨까지 저하하지 않는 것은 IO선 프리차지회로(197)는 풀업수단을 갖추고 있고, 이 풀업수단에 의해 전위저하가 억제되어 있기 때문이다. 또, 비트선 BL,/BL의 전위가 시각 t3에서 약간 변화해 있는 것은 비트선 BL,/BL이 소정의 프라차지전위로 프리차지된 내부데이터전달선 IO,/IO에 접속되어 그 전위변동을 받기때문이다.

이 내부데이터전달선 IO,/IO로 판독된 데이터는 제27도에 표시한 입출력회로(198)에 포함되는 출력회로에 의해 검출된다. 이 출력회로는 내부데이터전달선 IO가 내부데이터전달선 /IO보다도 고전위인 것을 감지하고 "H"의 외부출력데이터 Dout을 생성한다.

다음에 이 메모리셀 MC1,1에 "L"의 데이터를 기록하는 동작에 대해 설명한다.

시각 t4까지는 데이터판독시와 같은 동작이 시행된다. 시각 t4에서, 입출력회로(198)는 "L"의 기록데이터Din에 응답해서 내부데이터전달선 IO의 전위를 "L", 상보데이터전달선 /IO의 전위를 "H"로 설정한다. 이내부데이터전달선 IO./IO상의 데이터는 열선택게이트(201) 및 (200)를 통해서 비트선 BL,/BL상에 전달된다. 입출력회로(138)내의 입력회로의 구동능력은 센스앰프 PSA 및 NSA의 레칭능력보다도 크고, 비트선BL,/BL의 전위는 기록데이터에 대응한 전위가 된다. 비트선 BL상의 "L"의 데이터는 메모리셀 MC1,1의 전송게이트(208)를 통해 메모리셀 캐퍼시터(211)에 전달된다.

이로인해, 메모리셀 MC1,1에 "L"의 데이터기록이 완료된다. 시각 t5에서 프리차지지시신호 0E를 "H"로 한다. 프리차지회로(195)가 활성화되어 비트선 BL,/BL의 전위를 소정의 프리차지전위 VH로 해서 다음의 메모리사이클에 대비한다. 여기서, 프리차지지시신호 0E가 "H"로 상승하는 시각 t5에서는 이미 워드선 WL1상의 워드선 선택신호 WL1 및 열선택신호 Y1은 불활성상태의 "L"로 하강하여 있고, 또 센스앰프구동신호 0N 및 0P도 각각 중간전위 복귀해 있다.

제27도 및 제28도에 표시하는 반도체기억장치에 있어서, 데이터판독에 요하는 시간을 단축하기 위해서는 열선택신호 Y1을 가능한한 빠른 타이밍으로 발생할 필요가 있다. 센스앰프 NSA 및 PSA가 활성화되는 시간 t2보다도 먼저 열선택신호 Y1을 발생할 수는 없다. 왜냐하면 비트선 BL,/BL에 생긴 미소한 전위차가 이 내부데이터전달선 IO,/IO으로의 접속에 의해 더욱 작게되므로, 센스앰프 PSA 및 NSA가 정확한 증폭동작을 할 수 없게 되기 때문이다.

센스앰프구동신호 0N 및 0P가 발생되는 직후의 시각 t2에의 열선택신호 Y1이 발생되는 시각 t3를 근접시켰을때도 같은 문제가 생긴다. 즉 센스앰프 NSA 및 PSA에 의해 비트선 BL,/BL의 전위가 충분히 증폭되기전에, 비트선 BL,/BL이 내부데이터 전달선 IO,/IO에 접속되며 센스앰프 NSA 및 PSA가 증폭해야할 전위차가 작게된다. 이 때문에 센스앰프가 오동작해 정확한 데이터의 증폭동작을 실행할 수가 없어 틀린 데이터의 판독이 실행된다.

따라서, 제27도 및 제28도에 표시한 반도체기억장치의 구성에서는 센스앰프 NSA 및 PSA가 활성화되고, 비트선 BL,/BL상의 전위가 확정된 상태에서 일선택신호 Y1을 발생할 필요가 있다. 이 때문에 데이터 판독시의 액세스 시간을 충분히 고속화할 수 없다는 문제가 있다.

제30도는 종래의 반도체기억장치의 다른 구성을 표시하는 도면이다.

제30도에 표시하는 반도체기억장치는 예를 들면 상술한 l990년 심포지움, 온 VLSI서킷의 나카고메 등의 논문에 실려 있다.

제30도를 참조해서 반도체기억장치는 제27도에 나타낸 반도체기억장치와 같이 메모리셀이 행열상으로 배치된 메모리셀어레이(318)와 메모리셀어레이(318)로부터 1행을 선택하기 위한 행디코더(319)와 메모리셀어레이(318)의 1열을 선택하기 위한 열디코더(313)와 메모리셀어레이(318)의 각 열선을 소정전위로 프리차지하는 프리차지회로(317)와 메모리셀어레이(318)의 행디코더(319)에 의해 선택된 메모리셀의 데이터를 검지하고 증폭하기 위한 센스앰프회로(316)를 포함한다.

이 제30도에 표시하는 반도체기억장치는 또 데이터판독시에 있어서, 메모리셀어레이(318)의 행디코더(319) 및 열디코더(313)에 의해 선택된 메모리셀의 데이터를 판독데이터전달선 O,/O에 전달하기 위한 판독게이터(315)와 데이터기록시에 있어서 이 메모리셀어레이(318)의 선택메모리셀에 기록데이터를 전달하기 위한 기록게이트(314)를 포함한다. 이 기록게이트(314) 및 판독게이트(315)는 열디코더(313)로부터 열선택신호에 응답해서 메모리셀어레이(318)의 대응하는 열을 내부데이터전달선 I,/I 및 O,/O에 접속한다.

내부판독데이터전달선 O,/O에 대해서는 이 내부판독데이터전달선 O,/O를 소정전위에 프리차지하기 위한출력선 프리차지회로(322)와 내부판독데이터전달선 O,/O상의 내부판독데이터로부터 외부판독데이터Dout를 생성하는 출력회로(321)가 설치된다. 내부기록데이터전달선 I,/I에 대해서는 외부기록데이터 Din에 응답해서 내부기록데이터전달선 I/I에 내부기록데이터를 전달하는 입력회로(320)가 설치된다.

이 제30도에 표시한 반도체기억장치는 내부데이터전달선을 판독데이터만을 전달하는 판독데이터전달선O,/O과 기록데이터만을 전달하는 기록데이터전달선 I,/I로 2개로 나누는 IO분리구성을 구비하고, 센스업회로(316)의 활성화전에 데이터판독을 실행하고, 이로인해 데이터판독시의 액세스시간의 단축화를 도모하고있다.

제31도는 제30도에 표시하는 반도체기억장치의 1열에 관련하는 회로부분을 표시하는 도면이다.

제31도에 센스앰프회로(316), 프리차지회로(317) 및 메모리셀어레이(318)는 각각 제28도에 표시하는 센스앰프회로(194), 프리차지회로(196) 및 메모리셀어레이(196)와 같은 구성을 하고 있다. 단지 각 구성요소에 부쳐진 참조번호가 다를뿐이고, 이들 회로의 구성을 상세한 설명은 생략한다.

판독게이트(315)는 비트선 BLl,/BL1상의 전위에 응답해서 판독데이터전달선 O,/O의 전위를 방전하기 위한 방전트랜지스터(224) 및 (225) 및 열디코더 (313)로부터의 열선택신호(Yl)에 응답해서, 방전트랜지스터(224) 및 (225)를 각각 판독데이터전달선 /O 및 O에 접속하는 판독열선택게이트(222) 및 (223)을 포함한다. 방전트랜지스터(224) 몇 (225)는 그 게이트가 비트선 /BL1 및 BL1에 각각 접속되는 n채널 MOS트랜지스터를 구비한다.

방전트랜지스터(224) 및 (225)의 한쪽 도통단자(소스)는 접지전위에 접속된다. 판독열선택게이트(222) 및(223)은 그 게이트에 열선택신호 Y1을 받고, 방전트랜지스터(224) 및 (225)의 다른 도통단자(드레인)를 판독데이터전달선 /O 및 O에 각각 접속한다. 기록게이트(314)는 기록지시신호 W에 응답해서 도통상태로 되는 n채널 MOS트랜지스터(220) 및 (221)과 열디코더(313)로부터의 열선택신호(Yl)에 응답해서 트랜지스터(220) 및 (221)을 기록데이터전달선/I 및 I에 각각 접속하는 기록열선택게이트(218) 및 (219)를 포함한다.

기록열선택게이트(218) 및 (219)는 각각 열선택신호(Yl)에 응답해서 트랜지스터(220) 및 (221)에 한쪽 도통단자를 각각 판독데이터전달선 /I 및 I에 접속한다. 즉 이 기록게이트(314)는 데이터기록/(1에만 선택열을 기록데이터전달선 /I 및 I에 접속한다. IO프리차지회로(322)는 풀업(pull up)수단을 구비하고, 판독데이터전달선 O,/O를 소정전위(H"레벨)에 프리차지한다.

이 프리차지회로(322)는 판독데이터전달선 O,/O를 함께 "H"로 풀업하기 위한 풀업스톄이지를 포함한다. 이 프리차지회로(322)와 방전트랜지스터(244) 및 (255)에 의해 전류를 검출하는 전류검출형 센스회로가 구성된다. 다음으로 동작에 대해 그 동작파형도인 제32도를 참조해서 설명한다.

제32도에 있어서는 아래와 같은 것이 가정된다. 데이터기록 및 판독에 대해 메모리셀 MC1,1이 선택된다. 메모리셀 MC1,1은 "H"의 데이터를 보유하고 있다. 데이터기록시 메모리셀 MC1,1에 "L"의 데이터가기록된다.

시각 to에서 프리차지지시신호 0E가 가 "L"로 하강하고 메모리사이클이 개시된다. 비트선 BLl,/BL1은 중간전위의 프리차지전위 VH로 프로팅상태가 된다. 판독데이터전달선 O,/O는 "H"의 레벨로 프리차지되어 있다. 시각 t1에서 행디코더(319)의 디코드결과에 따라 워드선 WL1의 전위가 "H"로 상승한다. 메모리셀 MC1,1의 전송게이트(232)가 도통상태가 되고 메모리셀 캐퍼시터(235)에 보존되어 있는 "H"의 데이터가 비트선 BL1에 전달되고 비트선 BL1의 전위가 보다 약간 상승한다. 상보비트선 /BL1은 프리차지전위 VH를 유지하고 있다. 이때 행선택신호 WL1과 거의 동시 또는 약간 늦게 열선택신호(Yl)이 "H"로 상승한다. 여기서 행어드레스신호와 열어드레신호는 non multiplex 방식으로 동시에 반도체 기억장치에 주어지고 있다. 그러나 이것은 멀티플렉스방식에 따라 행어드레스신호와 열어드레스신호가 시분할적으로 주어져도 된다. 다만 열선택신호(Yl)이 센스앰프회로(316)의 활성화전에 발생되면 된다.

이 열선택신호(Yl)에 응답해서 판독게이트(3l5)에 포함되는 판독열선택게이트(222) 및 (223)이 도통상태로 된다. 비트선 BL1의 전위는 상보비트선/BL1의 전위보다 높다. 이 때문에 트랜지스터(225)의 도전율은 트랜지스터(224)의 도전율보다 높게 되어 판독데이터전달선 O의 전위를 상보판독데이터 전달선 IO의 전위보다도 저하시킨다. 이때, 트랜지스터(224)도 상보판독데이터전달선 /O의 전위를 약간 저하시킨다. 출력회로(321)는 이 판독데이터전달선 O,/O의 전위차를 검지하여 대응하는 외부출력데이터 Dout를 생성한다.

즉 내부데이터전달선 O의 전위가 내부데이터전달선 /O의 전위보다도 낮은 것을 출력회로(321)가 검지하면 "H"의 데이터 Dout를 출력한다. 이어서, 시각 t2에서 N형 센스앰프구동신호 0N 및 P형 센스앰프구동신호 0P를 중간전위로부터 각각 "L" 및 "H"로 함으로써 n형 센스앰프 NSA 및 P형 센스앰프 PSA가 활성화된다. 이로인해, 비트선 BL과 상부비트선 /BL과의 전위차가 증폭된다. 데이터판독시에는 이 센스앰프 NSA 및 PSA에 의한 비트선 BL,/BL의 증폭동작에 의해 판독된 메모리셀 데이터를 다시 선택메모리셀 MC1,1에 재기록하는 리스토어동작이 실행된다. 이 동작에 의해 데이터판독의 사이클이 완료된다.

다음에 데이터기록동작에 대해 설명한다. 센스앰프 PSA 및 NSA가 활성화되기까지의 동작은 데이터판독시와 같다. 입력회로(320)는 시각 t3에서 기록신호 W를 "H"에 설정한다. 입력회로(320)은 또 이 시각 t3이전에 기록데이터전달선 I,/I의 전위를 기록데이터에 대응한 것에 설정한다. 이때, 기록데이터전달선 I가 "L", 상보(相補)내부기록데이터 전달선 /I가 "H"에 설정된다. 여기서 제32도에 있어서의 입력회로(320)는 센스앰프 PSA 및 NSA가 활성화되는 시각 t2이전에 있어서 내부기록데이터전달선 I,/I의 전위를 기록데이터에 대응한 값에 설정하고 있도록 표시되어있다. 이 입력회로(320)의 내부기록데이터의 발생타이밍은 시각t2와 시각 t3의 사이라도 무방하다. 시각 t3에서 기록신호(W)가 발생함으로써 트랜지스터(220) 및 (221)이 도통상태로 된다. 열선택신호(Yl)은 이미 "H"로 상승해 있다. 이 기록데이터에 응답해서 비트선 BL,/BL의 전위는 각각 "L" 및 "H"로 변화한다. 이때, 이 비트선 BL/BL의 신호전위변화는 또 트랜지스터(222),(223),(224) 및 (225)로 구성된 판독게이트를 통해 판독데이터전달선 O,/O에 전달되어 있으므로 이 판독데이터전달선 O,/O의 전위도 변화한다. 비트선 BL의 "L"의 데이터의 메모리셀 MC1,1의 전송게이트트랜지스터(232)를 통해서 메모리셀 캐퍼시터(235)에 기록된다. 이어서, 워드선 선택신호(WLl), 열선택신호(Yl)을 불활성상태의 "L"에 설정하고, 시각 t4에 있어서 프리차지지시신호 0E를 "H"로 함으로써 데이터 기록사이클이 종료한다. 즉 비트선 BL,/BL1의 전위가 각각 종전전위 VH에 복귀하고 다음의 데이터기록 또는 판독동작에 대비하는 스텐바이상태로 설정된다.

제30도 및 제31도에 표시하는 구성에서는 센스앰프 SPA 및 NSA가 구동되는 타이밍보다도 먼저 데이터의 판독이 되고 있다. 즉 워드선 선택신호(WLl)이 "H"로 사응하면 센스앰프 PSA 및 NSA가 활성상태가되기전에 열선택시호(Y_l)을 "H"로 하고 있다. 이로인해 센스앰프가 활성화되는 시각 t2보다도 빠른 타이밍으로 내부데이터전달선 O,/O에 데이터를 판독할 수가 있으므로, 메모리셀의 데이터의 판독에 필요한 시간 즉 액세스시간이 짧게 된다는 이점이 있다.

상술한 바와 같이, 제30도 및 제31도에 표시하는 반도체기억장치의 구성에 있어서는 판독데이터전달선과 기록데이터 전달선을 따로따로 설치함으로써 데이터판독동작을 고속화할 수가 있다 그러나, 제28도에 표시한 반도체 기억장치의 구성에서는 입출력게이트는 트랜지스터(200) 및 (201)의 두개의 트랜지스터만으로 구성되어 있지만, 제30도 및 제31도에 표시한 IO분리의 반도체장치에서는 기록게이트에는 트랜지스터(218),(219),(220) 및 (221)의 4개의 트랜지스터가 필요하며, 또 판독게이트에는 트랜지스터(222),(223),(224) 및(225)의 4개의 트랜지스터가 필요하다. 즉 이 IO분리의 반도체기억장치에서는 판독게이트 및 기록게이트는 함께 8개의 트랜지스터가 필요하므로, 제28도에 표시한 반도체기억장치의 구성에 비해 6개의 트랜지스터가 여분으로 필요하게 되어 이때문에 칩면적이 증대한다는 문제가 생긴다.

또 반도체기억장치에 있어서는 제조후 각 메모리셀이 정상적으로 데이터의 기억동작을 실행할 수 있는지의 여부를 획인하여 테스트가 실행된다. 제28도의 구성에서는 1비트씩 메모리셀을 선택해서 메모리셀의 양/불량을 판정할 필요가 있다. 이 때문에 테스트시간이 길어진다는 결점이 있다.

한편 이 제30도 및 제31도에 표시하는 구성에서는 마진드매치(marglned match)선 테스트데이터선 방식이 채용된다. 이 마진드매치선테스트데이터선 방식은 예를 들면 1991 IEEE, ISSCC의 다이제스트 오브 테크니컬 페이퍼즈 110 및 111페이지에 모리등에 의한 [마진드메치선 테스트방식을 구비한 45ns 64매가비트 DRAM] 에 실려있다.

이 마진드매치선테스트 데이터선 방식은 테스트모드시에 있어서 열선택신호를 모두 "H"로 상승시킨다. 이로인해 선택된 1행에 접속되는 모든 메모리셀의 데이터가 동시에 판독데이터 전달선 O,/O에 판독된다. 이 판독데이터전달선 O,/O의 데이터는 테스트모드시에 있어서 테스트회로에 접속된다. 테스트회로는 이 판독데이터전달선 O,/O의 전위를 검출함으로써, 이 1행의 메모리셀에 불량메모리셀이 존재하는지의 여부를 판별한다. 즉 불량메모리셀이 존재할때는 모든 메모리셀에 동일한 데이터가 기록되어 있기 때문에, 판독데이터전달선 O,/O의 전위는 "H" 및 "L"로 변화한다. 한편 하나라도 불량메모리셀이 존재하는 경우, 이 판독데이터전달선 O,/O의 전위는 함께 "L"로 변화한다. 이로인해 불량메모리셀의 존재를 검출할 수가 있다.

이와같이 l행의 메모리셀을 동시에 테스트함으로써, 테스트시간의 단축을 할 수 있다. 그러나 이때, 테스트시간의 단축이 가능하나 판독게이트나 기록게이트의 구성소자수가 많고 칩면적이 증대한다는 문제가 생긴다.

그러므로 이 발명의 목적은 상술한 종래의 반도체기억장치가 갖는 결점을 제거하고 고속이며 작은 칩점유면적을 갖는 반도체기억장치를 제공하는 것이다. 이 발명의 다른 목적은 칩점유면적을 증대시키지 않고 단축된 테스트시간을 실현하는 반도체기억장치를 제공하는 것이다.

이 발명의 또 다른 목적은 고속으로 데이터의 판독을 할 수 있고, 칩점유면적이 작고, 테스트시간이 단축된 반도체기억장치를 제공하는 것이다.

이 발명에 관한 반도체기억장치는 요약하며, 내부데이터입출력선(IO선)공용형 반도체기억장치에서 판독게이트와 센스앰프와 테스트게이트를 공용하는 구성을 갖도록 함으로써, 소자수 및 칩면적의 저감 및 고속액세스 및 테스트시간의 단축을 가능케 한 것이다.

즉 이 발명에 관한 반도체기억장치는 내부기록데이터 및 내부 판독데이터를 함께 전달하기 위한 내부데이터전달선과, 행열상의 배열된 메모리셀을 포함하는 메모리셀어레이와, 주어진 어드레스신호에 응답해서 이메모리셀어레이부터 대응하는 열을 선택하기 위한 열선택신호를 발생하는 열선택수단과, 열선택신호에 응답해서 대응하는 열선을 내부데이터전달선에 접속하는 열접속수단과 각 열선에 대해 설치되어, 대응하는 열선상의 전위를 검출해서 증폭하는 증폭수단을 포함한다.

이 증폭수단은 대응하는 열선상의 전위를 검출하기 위한 검출노드하고, 검출된 전위를 증폭해 래치하는 래치노드를 포함한다. 열접속수단은 이 래치노드 내부데이터 전달선에 접속한다.

이 발명의 반도체기억장치는 또 증폭수단의 래치노드와 검출노드사이에 설치되어 래치노드와 검출노드를 분리하기 위한 분리수단과, 메모리셀어레이의 행 및 열 선택후 래치노드와 검출노드를 접속하도록 분리수단의 도통/비도통을 제어하는 제어수단을 포함한다.

이 발명에 관한 반도체기억장치는 행열상에 배치되는 복수의 메모리셀을 포함하는 메모리셀어레이와 내부기록데이터 및 내부판독데이터를 함께 전달하기 위한 내부데이터전달선과, 메모리셀어레이의 각 열에 설치되고, 대응하는 열상의 신호전위를 검지하고 증폭하는 증폭수단은 포함한다. 이 증폭수단은 대응하는 열상의 신호전위롤 검지하기 위한 검출노드와 검출된 신호전위를 증폭하고 또 래치하기 위한 래치노드를 포함한다. 이 래치노드에 래치된 전위는 검출노드에 피드백이 가능하다. 이 발명의 반도체기억장치는 또 증폭수단의 래치노드와 검출노드를 분리하기 위한 분리수단과, 테스트모드지시신호에 응답해서 메모리셀어레이의 내부데이터전달선에 관련되는 열의 전부를 내부데이터전달선에 접속하는 열접속수단을 포함한다. 열접속수단은, 증폭수단의 래치노드를 내부데이터 전달선에 접속한다. 이 발명의 반도체기억장치는 또 내부데이터전달선을 소정전위에 프리차지하기 위한 프리차지수단과, 테스트모드지시신호와 내부데이터 전달선상의전위에 응답해서 접속된 열의 불량메모리셀이 포함되는지의 여부를 판별하는 판별수단을 포함한다.

이 발명의 반도체기억장치에서는 증폭수단의 래치노드와 검출노드사이에 설치된 분리수단에 의해 이 증폭수단을 판독게이트로 기능시키는 것이 가능하다. 이로인해 데이터입력선(l선)과 데이터출력선(O선)이 분리된 IO분리구성의 반도체 기억장치에서의 판독게이트와 센스앰프가 공용되는 구성을 얻을 수 있다. 이결과 칩면적을 증가시키지 않고 고속액세스가 가능하게 된다. 이 발명의 반도체기억장치에 있어서, 테스트모드시에는 내부데이터전달선에 관련하는 열의 모두가 내부데이터전달선에 접속된다. 증폭수단의 래치노드와 검출노드는 분리수단에 의해 분리된다. 판별수단은 이 내부데이터전달선의 프리차지전위의 열접속전후의 변화상태를 봄으로써 불량메모리셀의 유무를 판별한다.

이로인해 1행의 메모리셀이 동시에 테스트되는 라인테스트모드가 간이한 회로 구성으로 실현되고 칩점유면적을 증대시키는 일없이 테스트시간이 단축된다. 제1도는 이 발명의 한 실시예인 반도체기억장치의 전체의 구성을 표시하는 블록도이다. 제1도를 참조해서 반도체기억장치는 행 및 열로부터 되는 매트릭스상으로 배열된 복수의 메모리셀을 구비하는 메모리셀어레이(3)와 메모리셀어레이(3)의 각 열(비트선내)을 소정전위로 이쿼라이즈하고 또 프리차지하는 이쿼라이즈/프리차지(PE)회로(2)와 어드레스버퍼(401)로부터의 내부형어드레스를 디코드하고, 메모리셀어레이(3)의 대응하는 행을 선택하는 행디코더(403)와, 어드레스버퍼(40l)로부터 내부열어드레스를 디코드하고 메모리셀어레이(3)의 대응하는 열을 선택하는 열선택신호를 발생하는열디코더(402)를 포함한다. 어드레스버퍼(401)에는 행어드레스 및 열어드레스가 논멀티플렉스(nonmultiplex)방식으로 동시에 주어지고 내부행어드레스 및 내부열어드레스가 거의 동시에 발생되는 경우가 일예로 표시된다. 행어드레스와 열어드레스가 어드레스버퍼(401)에 멀티플렉스 방식으로 시분할적으로 공급되는 구성이 사용되어도 된다.

반도체기억장치는 또 이쿼라이즈/프리차지회로(2)와 열디코더(402)사이에 마련되는 센스입출력게이트(1)를 포함한다. 이 센스입출력게이트는 메모리셀어레이(3)의 각 열(비트선내)의 신호를 검지하고 증폭하기 위한 센스앰프와 열디코더(402)에 의해 선택된 열을 내부데이터전달선 IO,/IO에 접속하기 위한 입출력게일와, 라인테스트모드시에 복수열(최대 1행에 접속되는 열)을 내부데이터전달선 IO,/IO에 접속하는 테스트용게이트가 공용되는 상태로 포함되어 있다. 이 센스입출력게이트(1)의 구성은 후에 상세히 설명한다.

제1도에 표시하는 반도체기억장치는 또 내부데이터전달 IO,/IO를 소정의 전위에 프리차지하기 위한 부하회로(4)와 내부데이터 전달선 IO,/IO상의 프리차지 전위의 변화를 봄으로써, 최대 1행의 메모리셀의 테스트를 실행하는 라인테스트회로(5)와, 내부데이터전달선 IO,/IO에 결합되는 입출력회로 IO,/IO를 포함한다.

부하회로(4)는 풀업스테이지를 포함하고, 이 내부데이터전달선 IO,/IO를 소정의 고전위("H"레벨)로 프리차지한다. 라인테스트회로(5)는 테스트모드 지시신호/LTE에 응답해서 활성화되고, 내부데이터전달선 IO,/IO상의 신호전위에 따라, 내부데이터 전달선 IO,/IO에 접속되는 열에 불량메모리셀이 존재하는지의 여부를 판정하고, 이 판정결과를 표시하는 신호 ERROR를 발생한다.

입출력회로(6)는 데이터판독시에는 내부데이터전달선 IO,/IO상에 판독된 데이터로부터 외부데이터 Dout생성하다. 데이터 기록시는 기록지시신호/WDE에 응답해서 외부기록데이터 DIN으로부터 내부기록데이터를 생성하고, 이 생성한 내부기록데이터를 내부데이터전달선 IO,/IO상에 전달한다.

이 반도체기억장치는 또 주변회로로서, 외부로부터 공급되는 제어신호, 즉 로어드레스스트로브(rowaddres strobe)신호/RAS, 커럼 어드레스 스트로브(colum address strobe)신호/CAS 및 라이트 인에이불(write enable)신호/WE에 응답해서 각종 내부제어신호를 발생하는 제어신호 발생회로(405)와 센스입출력게이트(1)의 동작을 제어하기 위한 제어신호 φT를 발생하는 φT발생회로(404)를 포함한다. 제어신호발생회로(405)로부터 발생되는 내부제어신호로서 메모리셀어레이(3)에 있어서의 각 열의 전위의 이쿼라이즈 및 프리차지를 지시하는 이쿼라이즈신호 φE와, 라인테스트모드를 지시하는 테스트모드 지시신호/LTE와, 입출력회로(6)에 공급되는 기록지시신호/WDE가 대표적으로 표시된다. 이 제1도에 표시하는 구성에서는 테스트모드 지시신호/LTE는 외부제어신호/RAS/CAS 및 /WE의 상태의 조합(예를들면 라이트인에이불 CAS before RAS ; WCbR)의 타이밍에서 발생된다. 이 테스트모드지시신호/LTE는 외부에서 직접 공급되는 구성이 사용되어도 무방하다. 또, 이 제1도에 표시하는 구성에 있어서는, 입출력회로(6)는 외부기록데이터Din과 외부판독데이터 Dout를 별개의 단자를 통해서 입출력하도록 표시하고 있다. 외부데이터를 입력하는 단자와 출력하는 단자와는 동일단자가 사용되는 구성이라도 좋다.

이때, 입출력회로(6)에는 다시 출력상태를 제어하기 위한 내부제어신호/ODE가 주어진다 이 출력인에이블제어신호/ODE는 외부로부터주어지는출력인에이블신호/OE에응답해서, 제어신호발생회로(405)로부터 발생된다. 이 구성이 사용되어도 되지만, 이하의 설명에서는 데이터의 입출력은 각각의 핀(pin)단자를 통해서 실행되는 것으로 해서 설명한다. φT발생회로(404)는 제어신호 /RAS와 열어드레스의 변화시점을 검출하는 신호 CATD에 응답해서 제어신호 φT를 발생한다.

다음에 이 제1도에 표시하는 각 블록의 구체적 구성에 대해 설명한다.

제2도는, 제1도에 표시한 반도체기억장치의 메모리셀어레이의 2열에 관련하는 회로부분의 상세한 구성을 표시하는 도면이다. 이 메모리셀어레이(3)는 256행,256열의 매트릭스상으로 배열된 메모리셀을 포함한다.

제2도를 참조해서 대표적으로 에시된 2줄의 열선은 비트선내 BLl,/BL1과 비트선대 BL2,/BL2를 포함한다.

워드선 WL1∼WL256의 각각에는 1행의 메모리셀이 접속된다.

각 열선과의 교점에 1개의 메모리셀이 배치된다.

즉, 워드선 WL1과 비트선 BLl, BL2의 교점에, 각각 메모리셀 MC1,1 및 MC2,1이 배치된다. 워드선 WL2와 상보비트선 /BLl,/BL2의 교점에 각각 메모리셀 MC1,2 및 MC2,2가 배치된다. 워드선 WL256과 상보비트선 /BL,/BL2와의 교점에 각각 메모리셀 MCl, 256 및 MC2, 256이 배치된다. 메모리셀 MC(메모리셀을 총칭적으로 표시)는, 다이나믹형 메모리셀을 구비하고, 정보를 기억하기 위한 메모리셀 캐패시터(115,1l6,117,118,119 및 120)와 메모리셀캐페시터를 대응하는 비트선(BL 또는 /BL)에 접속하기 위한조성게이트 트랜지스터(25,26,27,28,29 및 30)을 포함한다.

프리차지/이쿼라이즈회로(2)는, 이쿼라이즈신호(프리차지지시신호)φE에 응답해서 각 비트선 BLl,/BL 및 BL2,/BL2를 소정의 프리차지전위(통상전원전위 Vcc의 1/2)에 프리차지하고 또 비트선대의 전위를 이쿼라이즈한다.

비트선대 BLl,/BL1에 대해서는 프리차지 트랜지스터(19)(20)가 설치되고 또 이쿼라이즈 트랜지스터(21)가 설치된다. 비트선대 BL2,/BL2에 대해서는 프리차지(22) 및 (23)이 설치되고, 또 이쿼라이즈 트랜지스터(24)가 설치된다. 이 이쿼라이즈 트랜지스터 및 프리차지 트랜지스터의 구성 및 동작은 종래의 반도체기억장치의 것과 같다.

센스 입출력게이트(1), P형 센스앰프구동신호 φP에 응답해서 각 비트선대 BLl,/BL1 및 BL2,/BL2의 전위를 차동적으로 증폭하기 위한 P형 센스앰프 PSA1 및 PSA2와 판독게이트와 센스앰프가 공용된 증폭회로 NSA1 및 NSA2를 포함한다. 비트선대 BLl,/BL1에 대해 설치된 P형 센스앰프 PSA1은, 교차 결합된 한쌍의 P채널 MOS트랜지스터(31) 및 (32)를 포함한다.

비트선대 BL2,/BL2에 대해 설치된 P형 센스앰프 PSA2는, 한쌍의 교차결합된 P채널 MOS트랜지스터(33) 및 (34)를 포함한다. 이 P형 센스앰프 PSA1 및 PSA2는 P형 센스앰프 구동신호 φP에 응답해서 활성화되어, 대용하는 비트선 대중 고전위의 비트선전위를 "H"레벨까지 상승시킨다.

비트선대 BLl,/BL1에 대해서 설치된 증폭회로 NSA1은, 교차결합된 한쌍의 n채널 MOS트랜지스터(9)및 (10)과, 분리수단으로서의 n채널 MOS트랜지스터(11) 및 (12)를 포함한다. MOS트랜지스터(9)는 그 게이트가 비트선 BL1에 접속되고, 한편 도통단자(드레인)가 래치노드/LN1에 접속되고, 또 다른쪽 도통단자(소스)가 접지전위 Vss에 접속된다.

MOS트랜지스터(10)는 그 게이트가 상보비트선 /BL1에 접속되고, 그 한쪽 도통단자 래치노드 LN1에 접속되고, 다른쪽 도통단자가 접지전위 Vss에 접속된다. 분리수단으로서의 분리 트랜지스터(11)는 상보비트선 /BL1과 래치노드/LN1사이에 설치된다. 분리트랜지스터(12)는 비트선 BL1와 래치노드 LN1사이에 설치된다.

비트선내 BL2 및 /BL2에 대해서 설치된 증폭회로 NSA는 한쌍의 교차결합된 n채널 MOS트랜지스터(15) 및 (16)과, 분리수단으로서의 트랜지스터(17)과 (18)을 포함한다. 트랜지스터(15)의 게이트는 비트선BL2에 접속되고, 그 한쪽 도통단자가 래치노드/LN2에 접속된다. MOS트랜지스터(16)는 게이트가 상보비트선 /BL2에 접속되고, 그 한쪽 도통단자 래치노드 LN2에 접속되며 다른쪽 도통단자가 접지전위 Vs에접속된다. 분리 트랜지스터(17)는 상보비트선 /BL2와 래치노드/LN2과의 사이에 설치된다.

분리 트랜지스터(18)은, 비트선 BL2와 래치노드 LN2 사이에 설치된다. 제어신호 φT가 "H"인 경우, 분리트랜지스터(11),(12),(17) 및 (18)은 도통상태가 된다. 이로인해, 증폭회로 NSAl, NSA2는, 종래와 같은 N형 센스앰프로서 기능을 하고 대응하는 비트선내 BL,/BL중 저전위의 비트선의 전위를 저하시킨다. 제어신호 φT가 "L"일때, 분리트랜지스터(11),(12),(17) 및 (18)은 비도통상태가 된다. 이때, 증폭회로NSA1 및 NSA2는 종래의 IO분리형의 반도체기억장치에 있어서의 판독게이트와 같은 기능을 실행한다.

즉, 이 분리 트랜지스터(11),(12),(17) 및 (18)은 증폭회로 NSAl 및 NSA2의 래치노드 LN과, 전위검출노드 MOS트랜지스터(9,10,15 및 16)와 비트선(/BLl, BLl,/BL2, BL2)와의 접속점)을 분리/접속함으로써 증폭회로 N형 센스앰프 또는 판독게이트로서 기능시킨다.

이 센스앰프입출력, 테스트게이트(1)는 다시 열선택신호 Y1에 응답해서 비트선대 BLl,/BL1을 내부데이터 전달선 IO,/IO에 접속하는 열선택게이트(7)(8)와 열선택신호 Y2에 응답해서 비트선대 BL2,lBL2를 내부데이터 전달선 IO,/IO에 접속하는 열선택게이트(13),(14)를 포함한다. 이 열선택게이트(7),(8),(13) 및(14)는 각각 증폭회로 NSA1 및 NSA2는 래치노드 LN,/LN를 각각 내부데이터 전달선대 IO /IO에 접속한다.

또 증폭회로 NSA1 및 NSA2에 있어서, 각 트랜지스터의 게이트와 비트선과의 접속점을 편의적으로 검출노드라고 칭하는 것은, 이 게이트에 의해 대응하는 비트선상의 전위가 검출되기 때문이다. 또 각 MOS트랜지스터의 한쪽 도통단자와 비트선과의 교점을 편의적으로 래치노드라칭하는 것은 이 게이트에 부여된 전위가 증폭되어, 래치노드에 전달되고, 분리트랜지스터가 도통상태의 경우 이 래치노드에 증폭된 데이터가 래치되기 때문이다.

제3도는, 제1도에서 표시하는 부하회로, 라인테스트회로 및 입출력회로의 구체적 구성의 한예를 표시하는 도면이다. 부하회로(4)는, 제어신호 φA에 응답해서, 전원전위 Vcc를 전달하기 위한 P채널 MOS트랜지스터(35) 및 (36)와, 트랜지스터(35) 및 (36)으로부터 전달된 신호전위를 그 임계치전압 Vth만큼 저하시켜서 내부데이터 전달선 /IO 및 IO에 전달하는 P채널 MOS트랜지스터(37) 및 (40)과, 이 내부데이터 전달선 IO 및 /IO상의 전위를 검출하기 위한 P채널 MOS트랜지스터(38)과 (39)와, 이 내부네이터 전달선 IO및 /IO의 전위를 이쿼라이즈 하기 위한 P채널 MOS트랜지스터(41)을 포함한다.

트랜지스터(37) 및 (38)은 병열로 접속되고, 트랜지스터(39) 및 (40)이 병열로 접속된다. 트랜지스터(38)의 게이트는 내부데이터 전달선 IO에 접속되고, 트랜지스터(39)의 게이트는 상보내부데이터 전달선 /IO에 접속된다. 트랜지스터(37) 및 (40)은 다이오드접속되고 있으며, 부하저항으로 기능함과 동시에, 내부데이터전달선 IO,/IO의 전위를 결정한다. 이 부하회로(4)의 동작에 대해 아래에서 간단히 설명한다.

제어신호 φA는 데이터기록시이외에는 "L"로 설정된다. 기록시에는 이 부하회로는 기능하지 않고, 내부데이터 전달선 IO,/IO의 신호전위는 기록데이터에 대응한 전위로 설정된다 제어신호 φB는 스텐바이시, 또는 내부데이터전달선 리세트시에만 "L"가 되고, 내부데이터 전달선 IO,/IO의 전위를 이쿼라이즈한다.

내부데이터전달선 IO,/IO에 데이터가 판독되지 않는 상태하에서는, 내부데이터 전달선 IO,/IO는 트랜지스터(37) 및 (40)을 통해 각각 전위 Vcc-Vth에 설정된다. 여기서 제어신호 φA는 부여된 전원전위 Vcc를 모두 통과시키는 레벨이 설정되는 것으로 해서 설명한다.

지금, 내부데이터 전달선,IO,/IO에 메모리셀의 데이터가 판독되어 노드 NA의 전위가 노드 NB의 전위보다 약간 낮아진 경우를 생각한다. 이때, 트랜지스터(39) 및 (40)에서는, 트랜지스터(39)를 통해서 전류가 내부데이터전달선 IO에 흐른다.

트랜지스터(37) 및 (38)에서는, 트랜지스터(38)의 게이트전위는 '트랜지스터(37)의 게이트전위보다 높기 때문에, 트랜지스터(38)가 오프상태로 된다. 이때, 트랜지스터(37)는 부하저항으로 기능을 하고 있으며 약간의 전류만 흘린다.

이로인해, 제2도에 표시하는 증폭회로에 포함되는 방전트랜지스터에 의해 내부데이터 전달선 /IO의 전위가 내부전달선 IO의 전위보다도 하강한다.

비트선내 BL,/BL의 전위가 센스동작 의해 폴전압레벨의 "H" 및 "L"까지 증폭되면, 이 노드 NB의 전위는 다시 먼저의 "H"(이경우 Vcc-Vth)의 레벨까지 상승한다.(방전경로가 완전히 없어지기 때문)

이 부하회로(4)의 P채널 MOS트랜지스터로 구성되는 풀업스테이지와, 증폭화로에 포함되는 방전트랜지스터로부터 대칭적 커렌트미러(Current mirror)증폭기가 구성된다. 트랜지스터(37) 및 (40)은 노드 NA 및NB의 전위레벨을 결정하는 동시에, 이 노드 NA, NB의 전위레벨의 비교기준치를 부여하고 있다. 테스트회로(5)는, 내부데이터전달선IO,/IO상의신호전위와테스트모드지시신호/LTE를 받는3입력NOR게이트회로(46)를 포함한다.이 테스트회로(5)에 포함되는 NOR게이트회로(46)은 부여된 3입력이 모두 "L"일 때 불량메모리셀의 존재를 표시하기 위해, 신호 ERROR를 "H"로 상승시킨다.

입출력회로(6)는, 내부데이터전달선 IO상의 신호전위를 그 정입력(正入力)으로 받고, 내부데이터전달선 /IO상의 데이터를 그 부입력(負入力)으로 받는 차동증폭기(42)를 포함한다. 차동증폭기(42)로부터는 외부데이터 Dout가 출력된다. 입출력회로(6)는 또, 기록지시신호/WDE에 응답해서 활성화되는 트라이 스테이트버더(trl-state-buffer)(43) 및 (44)와, 외부로부터의 데이터 Din을 반전하는 인버터(45)를 포함한다. 인버터(45)의 출력은, 트라이 스테이트버퍼(43)에 부여된다. 트라이스테이트버퍼(44)는 외부데이터 Din을 직접 받는다. 트라이 스테이트버퍼(43)의 출력은 내부데이터전달선 /IO에 전달하고, 트라이스테이트버퍼(44)의 출력은 내부데이터선달선 IO상에 전달된다.

다음에 동작에 대해 그 동작파형도인 제4도를 참조해서 설명한다.

이하의 동작설명에서는 다음과 같은 가정이 사용된다. 선택되는 메모리셀을 워드선 WL1과 비트선 BL1과의 교점에 존재하는 메모리셀 MC1,l이다. 메모리셀 MC1,1은 "H"의 데이터를 기억하고 있다. 메모리셀 MC2, 1 도 또 "H"의 데이터를 기억하고 있다. 메모리셀 MC1,1로부터 데이터가 판독된다. "L"의 데이터가 메모리셀 MC2, 1에 기록된다.

시각 t₀에서 이쿼라이스(프리차지지시)신호 φE가 "L"로 하강하고 또 IO 이쿼라이즈신호 φB가 "H"로 상승하여, 메모리 사이클이 개시된다.

내부데이터전달선 IO,/IO는 이쿼라이즈 상태로부터 개방되기는 하나, 부하회로(4)에 포함되는 P채널 AIOS트랜지스터로 구성된 풀업스테이지에 의해 "H" 정확하게는 Vcc-Vth의 레벨)에 프리차지된다.

메모리셀어레이(3)의 비트선 BLl,/BLl, BL2,/BL2는 중간전위의 프리차지 전위 VH에서 플로팅(Floating) 상태로 된다.

시각 t1에서, 행코더(403)로부터 행선택신호 WLl이 발생되고, 워드선 WL1의 전위가 "H"로 상승한다. 여기서, 신호와 이 신호가 전달되는 신호선을 같은 부호를 사용하고 있다. 이때, 거의 동시에, 열디코더(402)로부터 열선택신호 Y1이 발생된다. 제어신호 φT는 "L"의 상태에 있다.

워드선 WL1의 전위가 상승함으로써, 메모리셀 MC1, 1 및 MC2,1이 보유하고 있는 "H"의 데이터가 비트선 BLl 및 BL2에 전달된다. 이로인해, 비트선 BL1 및 BL2의 전위가 약간 상승한다.

제어신호 φT는 "L"의 상태에 있고, 증폭회로 NSA1 및 NSA2의 검출노드와 래치노드는 분리되어 있다. 래치노드 LNl,/LN1은 열선택게이트(8) 빛 (7)을 통해서 내부데이터 전달선 IO,/IO에 접속되어 있다.

즉, 트랜지스터(9)의 도전율이 트랜지스터(10)의 도전율보다 높게 되고, 래치노드/LN1을 통해서의 방전에 의한 내부데이터 전달선 /IO의 전위하강이, 레치노드 LN1을 통한 방전에 의한 내부데이터 전달선 IO의전위하강보다도 크게 된다. 이 내부데이터 전달선 IO,/IO에 발생한 전위차는 입출력회로(6)에 포함되는 차동증폭기(42)에 의해 검출된다. 차동증폭기(42)는, 그 정입력에 내부데이터 전달선 IO상의 신호를 받고 있다. 따라서 이 경우, 차동증폭기(42)로 부터는 "H"의 신호가 외부판독데이터 Dout로서 출력된다.

시간 t2에서 P형 센스앰프 구동신호 φP가 중간전위로부터 "H"로 상승하게 된다. 이로인해 P채널 센스앰프 PSA1 및 PSA2가 활성화되어, 비트선 BL1 및 BL2의 전위가 상승한다.

시각 t3에서 분리제어신호 φT가 "H"로 상승한다. 이로인해 분리트랜지스터(11),(12),(17) 및 (18)이 도통상태가 되고, 증폭회로 NSA1 및 NSA2는 교차결합된 N형 센스앰프로서 기능하고, 각 래치노드 LNl,/LN1 및 NL2,/LN2의 전위가 이 검출 노드에 접속되어, 비트선 /BL1 및 /BL의 전위가 저하한다.

여기서 제4도에 있어서, 시각 t3에서 제어신호 φT가 "H"로 상승한때, 비트선 /BL1의 전위가 승상해 있는 것은, 비트선 /BL1이 트랜지스터(7) 및 (11)을 통해서 내부데이터전달선 /IO에 접속되기 때문이다.

시각 t3에서, N형 센스앰프가 활성화되면, 트랜지스터(10)의 방전동작이 안되고, 내부데이터전달선 IO의전위는 부하회로(4)로부터의 전류에 의해 상승한다. 내부데이터 전달선 /IO의 전위는 방전트랜지스터(9)의 방전동작과 방전동작과 부하회로(4)로부터의 전류공급과의 균형된 레벨에 안정한다.

이 P형 센스앰프 PSA1 및 PSA2와 N형 센스앰프로서 기능하는 증폭회로 NSA1 및 NSA2의 증폭동작에 의해 메모리셀 MC1,1 및 MC2,1의 메모리셀 캐퍼시터(115) 및 (118)에는, 최초 보유하고 있던 "H"의 데이터가 다시 기록된다.

시각 t4에서, 내부기록지시신호/WED를 "L"로 하강시킨다.

이로인해, 트라이스테이트버퍼(43) 및 (44)가 활성화된다.

내부기록데이터 Din은 "L"의 데이터이다. 따라서, 내부기록데이터전달선 IO의 전위가 "L"로 되고, 상보내부데이터전달선 /IO의 전위가 "H"로 된다. 이 시각 t4에서 내부기록지시신호/WDE가 발생될때, 동시에, 또 IO선 프리차지지시신호 φA가 "H"로 상승하고, 내부데이터전달선 IO,/IO의 전위는 풀업 동작이 금지된다. 이로인해, 내부데이터전달선 IO,/IO의 전위는 기록데이터 Din에 대응하는 값으로 설정된다. 이 내부데이터전달선 IO,/IO의 신호전위는, 트랜지스터(7),(8),(11) 및 (12)를 통해서 비트선 BL1 및 /BL1상에 전달된다. 비트선 BL1의 전위가 "L"로, 상보비트선 /BLl의 전위가 "H"로 되고, 메모리셀 MC1,1에는 "L"의 데이터가 기록된다.

계속해서, 메모리셀 MC2,1의 데이터의 판독동작에 대해 설명한다. 이 제10도에 있어서는 하나의 메모리사이클에서 연속해서 메모리셀 MC1,1 및 MC2,1에 엑세스하는 경우가 표시된다.

이것은 통상의 패이지모드, 스타틱컬럼 모드등의 고속액세스 모드를 생각하면 된다. 시각 t5에서, 내부데이터전달선 IO,/IO를 리세트상태로 하기 위해, 제어신호 φA가 "L"로 하강하고, 한편 IO선 이쿼라이즈신호 φB가 "L"로 하강한다. 이로인해, 내부데이터전달선 IO,/IO의 전위는 소정의 전위레벨로 프리차지되고 또 이쿼라이즈 된다. 이 상태에서는 열선택신호 Y1은 "L"로 하강하고 있고 열선택동작은 실행되지 않으며, 모든 비트선대는 내부데이터전달선 IO,/IO와 분리되어 있다.

시각 t6에서,IO선 이쿼라이즈신호 φ/B가 "H"로 되고, 내부데이터전달선 IO,/IO의 이쿼라이즈 동작이완료된다. 또 시각 t6에서, 열디코더(420)에 의해 열선택신호 Y2가 발생되고, 비트선 BL2,/BL2가 내부데이터전달선 IO,/IO에 접속된다. 비트선 BL2,/BL2의 전위는 각각이 접속에 의해 약간 변화한다. 제어신호φT는 "H"의 상태에 있다. 이때문에, 비트선 BL2,/BL2의 전위가 내부데이터전달선 IO,/IO에 전달된다. 비트선 BL2의 전위는 비트선 /BL2의 전위보다 높다. 이 때문에 내부데이터전달선 IO의 전위는 내부데이터전달선 /IO의 전위보다도 높아진다. 차동증폭기(42)는 이 정(正)입력으로 내부데이터 전달선 IO상의 신호를 받으며 또 이 부(負)입력으로 상보내부데이터전달선 /IO의 신호전위를 받고 있다. 이로인해, 차동증폭기(42)로부터는 "H"의 출력데이터 Dout가 출력된다.

워드선 구동신호 WL1 및 열선택신호 Y2, 및 제어신호 φT가 각각 "L"로 하강하고 계속해서 t7에서 프리차지신호 φE가 "H"로 상승하여, IO선 이쿼라이즈신호 φB가 "L"로 하강함으로써, 비트선내의 전위의이쿼라이즈 및 내부데이터 전달선전위의 이쿼라이즈가 이루어지고 다음의 데이터의 판독/기록 동작에 대비한다.

다음에, 각 제어신호를 발생하는 위한 회로구성에 대해 순서대로 설명한다.

이하의 설명에서는 로어드레스스트로브(row address strobe)신호/RSA를 메모리사이클 규정신호로 이용하고 있다. 그러나, 행어드레스와 열어드레스가 논 멀티플렉스방식으로 부여되는 경우, 이 로어드레스스토로브신호/RAS대 신에, 칩 셀렉트신호/CS가 사용되어도 된다.

제5도(A)는 내부데이터전달선을 소정전위로 풀업(Pu1l up)하는 제어신호 φA를 발생하기 위한 회로를 표시하는 도면이다. 제5도(A)를 참조해서, φA발생회로(901)을 라이트인에이블(write enable)신호/WE와 로어드레스스트로브신호/RSA에 응답해서 제어신호 φA를 발생한다. 이 φA발생회로(901)는 제1도에 표시하는 제어신호 발생회로(405)에 포함된다. 이 φA발생회로(901)의 동작을 그 동작파형도인 제5도(B)를 참조해서 설명한다.

φA발생회로(901)는, 로어드레스스트로브신호/RAS가 "L"가되면 활성화되어, 라이트인에이블신호/WE에 응답해서 제어신호 φA를 발생한다.

이 제어신호 φA는, 내부기록지시신호/WED의 반전신호이다.

제6도(A)는 IO선 이쿼라이즈신호 φB를 발생하는 회로구성을 표시하는 도면이다.

제6도(A)를 참조해서, IO선 이쿼라이즈 φB를 발생하는 회로는, 열어드레스의 변시점짐을 검출하는 열어드레스 변화검출호로(ATD회로(902)와 로어드레스 스트로브신호/RAS와 ATD회로(902)로부터의 열어드레스 변화검출신호 ATD에 응답해서 IO선 이쿼라이즈신호 φB를 발생하는 φB 발생회로(903)를 포함한다.

다음에 이 제6도(A)에 표시하는 IO선 이쿼라이즈신호 φB를 발생하는 회로의 동작에 내해 이 동작파형도인 제6도(B)를 참조해서 설명한다.

φB발생회로(903)는, 로어드레스 스트로브신호/RAS의 하강에 응답해서 IO선 이쿼라이즈신호 φB를 "H"로 상승시킨다.

ATD회로(92)는 열어드레스신호의 변화시점을 검출해서 열어드레스신호 ATD를 발생한다. φB발생회로(903)는, 이 열어드레스변화검출신호 ATD에 응답해서 "H"의 IO선 이쿼라이즈신호 φB를 "L"로 하강시킨다. φB발생회로(903)는 이 열어드레스변환 검출신호 ATD가 부여된 후 소정시간(열어드레스가 디코더되어, 열선택신호가 발생되기까지의 기간)이 경과한 후 다시 IO선 이쿼라이즈신호 φB를 "H"로 상승시킨다. φB발생회로(903)는 로어드레스 스트로브신호/RAS가 "H"로 상승하면, 이 IO선 이쿼라이즈신호 φB를 "H"로 하강시킨다. 열선택신호가 발생되기까지 이 IO선의 이쿼라이즈동작을 완료되어 있으면 되므로, 제4도에 표시하는 동작파형동 있어서 IO선 이쿼라이즈신호 φB는 시각 t1에서 "H"로 상승하도록 구성되어 된다.

ATD회로(902)는 어드레스버퍼로부터 부여되는 열어드레스신호의 변화를 검출하는 구성으로 해도 좋다. 또 외부로부터의 열어드레스신호의 변화시점을 검출하는 구성으로 되어도 된다.

제7도(A)에 분리제어신호 φT를 발생하기 위한 회로구성을 표시한다.

제7도(A)를 참조해서, φT발생회로(904)는, 로어드레스스트로브/RSA를 반전하는 인버터회로(905)와, 인버터회로(905)의출력신호의 상승만을 지연하는 상승지연회로(906)를 포함한다. 상승지연회로(906)로부터 분리제어신호 φT가 발생된다.

다음 이 제7도(A)에 표시하는 분리제어시는 φT발생회로의 동작에 대해 이 동작파형도인 제7도(B)를 참조해서 설명한다.

로어드레스 스트로브신호/RAS가 "L"로 하강하면, 인버터회로(905)의 출력은 "H"로 상승한다. 상승지연회로(906)는, 이 인버터회로(905)로부터 출력신호의 상승을 지연시켜서 출력한다.

따라서 로어드레스 스트로브신호/RAS가 "L"로 하강해서 소정시간 경과한 후에 분리제어신호 φT가 "H"로 상승한다. 로어드레스스트로브신호/RAS가 "H"로 상승하면 인버터회로(905)의 출력은 "L"로 하강한다. 이에 응답해서, 상승지연회로(906)로부터의 출력신호 즉 분리제어신호 φT도 "L"로 하강한다.

제4도에 표시하는 동작파형도의 타이밍에 따라서 제1도에 표시하는 반도체기억장치는 정확하게 동작한다. 그러나, 다시 반도체기억장치의 고집적화가 진행되면, 메모리셀 캐패시터의 량이 작아진다.

이때, 제4도에 표시하는 동작파헝도에서 시각 t1에서 시각 t2사이에 각 비트선대 BLl,/BL1 및 BL2,/BL2에 발생하는 전위차가 작아진다. P형 센스앰프 PSA1 및 PSA2는 시각 t2로부터 센스동작을 개시한다. 센스될 전위차가 작기 때문에, 이 P형 센스앰프 PSA1 및 PSA2에 의한 증폭시간이 길어진다.

시각 t3에 분리제어신호 φT를 "H"에 설정되고, 각 비트선대는 N형 센스앰프에 의해 저전위의 비트선의 전위가 방전된다.

이때 급히 분리제어신호 φT를 "H"로 상승시키면, N형 센스앰프로서 가능하는 증폭회로 NSA1의 동작속도는 빨라지나, 한편, 감도가 저하한다.

이때, P형 센스앰프 PSA1의 센스동작에 장시간이 걸리며, 충분히 비트선간의 전위치가 크게되어 있지않을때 N형 센스앰프(증폭회로)NSA1이 동작하기 때문에, N형 센스앰프가 오동작할 염려가 발생한다.

이를 피하기 위해, 고집적화가 전진되어, 메모리셀 캐패시터의 용량의 작아졌을 때, 시각 t3에 분리제어신호 φT를 상승시키는 속도(시간 td)를 크게한다.

이때, 각 비트선내 BLl,/BL1 및 BL2,/BL2의 전위차는 천천히 증폭된다.

이로인해, N형 센스앰프에 의한 센스감도가 개선되어 N형 센스앰프의 오동작이 방지된다. 이 분리제어신호 φT의 상승속도 td를 크게하는 구성은, 제7도(A)에 표시하는 상승지연회로(906)에 포함되는 구동트랜지스터(출력트랜지스터)의 사이즈를 작게 함으로써 실현시킬 수 있다. 즉 구동트랜지스터의 사이즈를 작게 하므로써, 이 구동트랜지스터의 전류공급능력이 작아지고, 분리제어신호 φ-T의 상승이 완만하게 된다.

제4도에 표시하는 동작파형도에서 시각 t3에서 분리제어신호 φT가 "H"로 상승하고, 비트선 BLl,/BLl이 내부데이터전달선 IO,/IO에 접속된다. 내부데이터 전달선 /IO의 전위를 비트선BL1의 전위보다 높다. 시각 t3에서 비트선 /BL1이 내부데이터 전달선 /IO에 접속되면, 비트선 /BL1의 전위가 상승한다.

상술한 바와같이, 반도체 기억장치의 고집적화가 진전되면, 비트선대의 전위차가 작게되고, P형 센스앰프 PSA(PSAl, PSA2)의 센시시간이 길게된다.

이때문에 다시 고집적화 진행되었을때, 이 시각 t3에서 비트선 BLl,/BL1과 내부데이터전달선 IO,/IO를 각각 접속하면, 비틋너대의 작은 전위차가 더욱 작게되어, N형 센스앰프(트랜지스터(9) 및 (10)으로 구성된다)가 오동작할 위험성이 있다.

이와같은 비트선내와 내부데이터전달선과의 접속에 의한 비틋너간전위차의 손실을 방지하기 위해, 제8도에 표시하는 바와같이, 시각 t3에 있어서 분리제어신호 φT가 "H"로 상승하기 전에 열선택신호 Yl을 "L"로 하강시킨다.

시각 t3에, 분리제어신호 φT를 "H"로 상승시키고, 증폭회로 NSA1을 N형 센스앰프로서 동작시킬 때, 비트선 BL1,/BL은 내부데이터 전달선 IO,/IO와 분리되어 있기 때문에, 이로인해, 비트선 /BL1의 전위상이 방지되고, 비트선 BLl,/BL1에 있어서 증폭해야할 전위차의 손실이 없고, N형 센스앰프는 안정하게 센스동작을 실행할 수가 있다.

계속해서, 메모리셀 MC1,1에 "L"의 데이터를 기록하기 위해서는, 시각 4에 다시 열선택신호 Y1을 "H"로하고, 열선택게이트(7) 및 (8)의 도통시킨다. 이로인해, 내부데이터전달선 IO,/IO에 전달되어 있는 내부기록데이터에 대응한 전위가 비트선 BLl,/BL1에 전달된다.

제8도에 표시하는 동작타이밍에 있어서는, 나머지의 신호의 타이밍은 같다.

또, 분리제어신호 φT의 상승속도 td도 똑같이, 센스감도를 개선하기 위해 길게되어도 무방하다.

상술한 바와같이, 열선택신호 Y1은 일단 "L"로 하강시키는 구성은, 컬럼어드레스 스트로브신호/CAS 또는 열어드레스변화검출신호 ATD의 지연신호로 일단 일디코더를 불활성상태로 하는 구성에 의해 실현된다. 다음에, 제1도에 표시한 반도체기억장치의 테스트동작에 대해 제9도에 표시하는 동작파형도를 참조해서 설명한다. 이하의 설명에서는, 다음의 것이 가정된다.

메모리셀어레이(3)에 있어서의 메모리셀 모두에게는 "H"의 데이터가 기록되어 있다. 테스트시에 일행의 메모리셀이 동시에 검사된다.

시각 t1에서 내부기록지시신호/WDE를 "L"로 하강시키고, 기록버퍼(43) 및 (44)를 동작시킨다. 이때, 외부로부터의 기록데이터 Din으로서는 "H"의 데이터가 부여된다. 이로인해, 내부데이터전달선 IO의 전위가 "H"내부데이터전달선 /IO의 전위가 "L"로 된다.

제9도에서는 시각 t1에서 메모리셀어레이(3)의 프리차지신호 φE가 "L"로 하강하고, 또 부하회로(4)에 공급되는 제어신호 φA 및 φB가 모두 "H"로 상승해 있다.0

이 제어신호 φA, φB 및 φE의 불활성화의 타이및은 시각 t1이전이라도 무방하다. 시각 t2에서, 행디코더(403)에 의한 디코더 동작에 의해, 워드선 WL(메모리셀어레이(3)에서의 하나의 워드선)의 전위를 "H"로 상승시킨다.

이로인해, 선택된 워드선 WL에 접속되는 메모리셀이 보존하고 있는 데이터 이로인해, 선택된 워드선WL에 접속되는 메모리셀이 보존하고 있는 데이터 "H"가 각 비트선내에 전달된다. 제9도에서는, 두쌍의 비트선 BLl,/BL1 및 BL2,/BL2의 전위변화만을 표시한다. 비트선 BLl BL2의 전위가 상승한다.

시각 t3에서 P형 센스앰프구동신호 φP를 "H"로 상승시키고 P형 센스앰프 PSA(PSAl, PSA2…)를 동작시킨다. 이로인해 메모리셀에 접속되는 비트선 /BLl, BL2의 전위가 전원전압 Vcc의 레벨로 상승한다. 이때 상보비트선 /BL1 및 /BL2는 플리팅상태에 있으므로, 이 비트선 BL1 및 BL2의 전위상승에 따라 용량결합을 통해서 약간 상승한다.

P형 센스앰프 PSA에 의한 센스동작이 완료한 시점 t4에서 분리제어 신호 φT를 "H"로 상승시키고, 증폭회로 NSA(NSAl, NSA2…)를 N형 센스앰프로서 동작시킨다. 이로인해 비트선 /BL1 및 /BL2의 전위가 접지전위레벨의 "L"에 하강한다. 이 선택된 워드선 WL에 접속되는 메모리셀이 정상적으로 데이터 "H"를 기억하고 있으면, 비트선 BL1∼BL256의 전위는 "H", 상보비트선 /BL1∼/BL256의 전위는 "L"로 된다.

시각 t5에서, 내부기록지시신호/WDE를 "H"로 상승시킨다.

이로인해 트라이스테이트버퍼(43) 및 (44)를 출력하이인피던스 상태로 된다.

이때 또 분리 제어신호 φT를 "L"로 하강시킨다.

이로인해, 각 비트선대 BL(BL1∼BL256),/BL(BL1∼BL256)과 래치노드 LN,/LN이 분리된다 시각 t6에서 열디코더로부터의 열선택신호 Y1∼Y256을 모두 "H"에 설정한다.

이로인해, 각 비트선대의 래치노드 LN/, LN가 플로팅상태의 내부데이터전달선 IO 및 /IOP 접속된다. 비트선 BL의 전위는 "H", 상보비트선 /BL의 전위는 "L"이다. 증폭회로 NSA에서, 상보비트선/BL에 그 게이트가 접속된 트랜지스터(10,16)은 비도통이다.

이로인해, 내부데이터 전달선 IO는 "H"의 전위를 보존한다.

한편 비트선 BL이 그 게이트에 접속된 트랜지스터(9,15)는 도통하기 때문에, 내부데이터 전달선/IO의 전위는 "L"를 보존한다.

따라서 시각 t6에서 테스트지시신호/LTE가 "L"가 되어도, 테스트회로(5)에 포함되는 NOR게이트회로(46)의 출력은 "L"로 된다. 즉,1행의 메모리셀 MC1, j-MC256, j(j=1∼256의 사이의 정수)로부터 "H"의 데이터가 판독된 것을 알 수 있다. 이때, 신호 ERROR는 "L"이다.

다음에, 선택워드선이 워드선 WL1이고 메모리셀 MC2, l이 불양메모리셀 인때를 생각한다. 이때, 메모리셀 MC2,1로부터는 "L"의 데이터가 판독된다.

시각 t3에서 P형 센스앰프 PSA가 동작했을 때, 메모리셀 MC2,1의 데이터의 판독불량에 의해, 이 비트선 BL2,/BL2의 전위가 함께 상승하고, 또 시각 t4에서 V형 센스앰프에 의한 동작이 되었을 때, 비트선BL2의 전위가 "L", 상보비트선 /BL2의 전위가 "H"가 되었다고 가정한다(제9도에 파선으로 표시)

시각 t6에서 모든 열선택신호 Y1∼Y256이 "H"가 되면 각 비트선대의 래치노드 LN,/LN이 내부데이터전달선 IO 및 /IO에 각각 접속된다. 이때, 상보비트 선 BL2에 그 게이트가 접속된 트랜지스터(16)가 도통상태로 된다.

따라서, 시각 t1에서 "H"로 프리차지되고 또 플로팅상태로 된 내부데이터전달선 IO의 전위는, 이 트랜지스터(16)를 통해서 방전되어, "L"로 저하한다.

다른 비트선(예를들면 비트선 BLl,/BLl)에서는, 트랜지스터(9)가 도통상태로 되어 있기 때문에, 상보내부데이터 전달선/IO의 전위는 "L"이다.

따라서, 시각t6에서 테스트지시신호/LTE가"L"로 하강되면, NOR게이트회로(46)의 출력신호ERROR가 "H"로 상승하는 것은 용이하게 이해할 수가 있을 것이다.

1행의 메모리셀에 미리 "L"의 데이터를 기록하고, 이 "L"의 데이터가 정상적으로 판독되어지는지의 여부를 테스트하기 위해서는, 시각 t1에서 내부데이터전달선 IO의 전위는 "L", 상보내부데이터 전달선/IO의 전위를 "H"에 프리차지한다.

이점을 제외하고 제9도에 표시하는 동작파동도와 같은 동작을 실행함으로써, 이 "L"데이터의 판독의 테스트를 실행할 수 있다.

어느 경우에 있어서도, 선택된 1행의 메모리셀중 적어도 하나의 메모리셀의 데이터의 판독이 정상적으로 실행될 수 없을 때에는, 시각 t6에서, 내부데이터전달선 IO 및 /IO의 전위가 모두 "L"가 된다. 이때, 테스트회로에 포함되는 NOR게이트회로(46)로부터의 출력신호 ERROR가 "H"로 되어 잘못된 데이터의 판독이 된 것이 검출된다.

여기서, 테스트모드시에 있어서, 증폭회로 NSA를 판독 게이트로해서 사용하는데는, 분리제어신호 φT가 테스트모드시에는, 열선택신호 Y가 발생되기전에 "L"로 하강하도록 분리제어신호 발생회로(제7도 참조)의 구성으로 변경을 하면 된다.

또, 테스트모드시에는, 열선택신호 Y(Yl,Y2,…)가 "H"로 상승하는 타이밍은 통상의 데이터 기록 및 판독을 하는 타이밍과 다르다. 이것은, 테스트 모드시에서는, 열디코더를 분활성상태로 하고, 소정의 타이밍(컬럼 어드레스 스트로보신호/CAS의 지연신호) 또는 테스트 지시신호/LTE에서 열디코더의 출력을 모두"H"로 상승시키는 구성을 사용하면 쉽게 실현된다.

또, 제 1도에 표시하는 구성에서는, 테스트지시신호/LTE는 외부로부터의 클럭(clock)신호/RAS,/WE및 /CAS의 상태의 조합에 의해 발생되고 있으나, 이것은 다른 핀단자에 대해 부여도는 제어신호라도 된다.

상술한 구성에 의하면 1행의 메모리셀에 대해 모두 "L" 또는 "H"의 동일한 데이터를 기록하고 또 판독하는 테스트밖에는 실행할 수가 없다. 그러나, 인접하는 메모리셀에 대해서는 서로 논리가 역이되는 데이터를 기록하고, 그 후 각 메모리셀로부터 데이터를 판독하는 테스트방법쪽이, 인접메모리셀간의 리크(leak)등에 의한 오동작을 검출할 수 있다는 이점이 있다 이하, 이 인접메모리에 대해 다른 논리의 데이터를 기록하는 구성에 대해 설명한다.

제10도는, 이 발명의 다른 실시예인 반도체 기억장치의 전체의 구성을 표시하는 도면이다.

제10도를 참조해서, 메모리셀어레이(3) 및 프리차지/이쿼라이즈회로(2)는 제1도에 표시하는 반도체기억장치와 같은 구성을 갖고 있다. 제l0도에서는, 각 비트선대에 대해서 설치되는 프리차지/이쿼라이즈회로는부호 PE로 표시한다. 또 메모리셀은 MC로 표시하고 있다.

센스, 입출력게이트(1)는, 인접하는 2쌍의 비트선(BLl,/BL1 및 BL2,/BL2)에 대해 같은 열선택신호Y1이 부여되는 것을 제외하고, 제1도에 표시하는 반도체기억장치의 그것과 같은 구성을 하고 있다.

이 반도체 기억장치는 또, 2쌍의 내부데이터 전달선 IO1,/IO1 및 IO2,/IO2를 포함한다.

이 두쌍의 내부데이터 전달선대 IO1,/IO1, 및 IO2,/IO2에는 동시에 비트선 BLl,/BL1 및BL2,/BL2가 각각 접속된다. 즉 내부데이터 전달선 IO1,/IO1은 기수열(비트선 BLl,/BLl,…)을 위한 데이터가 전달된다. 내부데이터 전달선 IO2,/IO2는 우수번호의 비트선(BL2,/BL2)을 위한 데이터가 전달된다.

반도체 기억장치는 또, 이 두쌍의 내부데이터 전달선 I0,/IO1, 및 IO2,/IO2를 각각 소정전위에 프리차지하기 위한 부하회로(4a) 및 (4b)와, 이 내부데이터 전달선 IO,/IO1 및 IO2,/IO2상의 신호전위에 응답해서, 선택된 메모리셀의 데이터가 정상적으로 판독되었는지의 여부를 검출하는 라인테스트회로(5)와 열선택신호 φRA 및 φRB에 응답해서 내부데이터 전달선 IO1,/IO1과 내부데이터 전달선 IO2,/IO2의 한쪽을 선택하는 선택회로(921)과, 테스트모드시에 테스트데이터 TDl, 및 TD2로부터 내부테스트데이터를 생성하고, 내부데이터 전달선 IO1,/IO1 및 IO2,/IO2를 각각 테스트데이터에 대응한 전위에 프리차지하는 테스트데이터입력회로(922)를 포함한다. 선택회로(921)는 입력출회로(6)에 접속된다.

제11도는, 제10도에 표시하는 반도체 기억장치의 메모리셀어레이(3)에서의 2열(2쌍의 비트선)에 관련하는부분의 회로구성을 상세히 표시하는 도면이다. 이 제11도에 표시하는 회로구성은 제2도에 표시하는 구성과 같고, 단지 참조 번호가 다르게 되어있을 뿐이므로 이 상세한 설명은 생략한다. 이 제11도에서는, 열선택게이트(47),(48),(62) 및 (63)에 같은 열선택신호 Y1이 부여된다.

이로인해 각 래치노드 LNl,/LN1 및 LN2,/LN2는 각각 내부데이터 전달선 IO를 IO1,/IO1 및 IO2,/IO2에 동시 접속된다.

제12도는 제10도에 표시하는 부하회로 및 테스트회로의 상세한 구성을 표시하는 도면이다. 부하회로(4a)및 (4b)는 모두, 제3도에 표시하는 부하회로(4)와 같은 구성을 구비하고 있으며, 단지 각 트랜지스터에 부여된 참조번호가 다를뿐이고, 이 상세한 설명을 반복하지 않는다. 부하회로(4a)는 내부데이터 전달선 IO2,/IO2를 소정의 "H"레벨에 프리차지한다. 부하회로(4b)는 내부데이터 전달선 IO1,/IO1을 소정의 "H"레벨에 프리차지한다.

테스트회로(5)는, 테스트지시신호/LTE와 내부데이터 전달선 IO2 및 IO2상의 신호전위를 받는 NOR게이트(98)와 내부데이터 전달선 IO1 및 /IO1상의 신호전위와 테스트지시신화LTE를 받는 NOR게이트(99)와, NOR게이트(98) 및 (99)의 출력을 받는 OR게이트(l00)을 포함한다.

OR게이트(100)으로부터 신호 ERROR가 출력된다. 이 테스트회로(5)의 구성에 있어서는, 내부데이터전달선 IO1,/IO1 또는 내부데이터 전달선 IO2,/IO2의 신호전위가 모두 "L"로 되었을 때 신호 ERROR이 "H"로 상승한다.

제13도는, 제10도에 표시하는 선택회로(921), 테스트데이터 입력회로(922) 및 입출력회로(6)의 구체적 구성을 표시하는 도면이다. 제13도에 있어서, 테스트데이터 입력회로(922)는 테스트데이터 기록지시신호/TWE에 응답해서 작동상태가 되는 트라이 스테이트버퍼(tri-state buffer)(101),(102),(103) 및 (104)와, 테스트데이터 TD1 및 TD2를 각각 반전하는 인버터회로(106) 및 (105)를 포함한다. 트라이스테이트버퍼(102)는 인버터회로(105)의 출력을 반전해서 내부데이터 전달선/IO2상에 전달한다. 트라이스테이트버퍼(101)은, 테스트데이터 TD2를 내부데이터 전달선 IO2상에 전달한다. 트라이스테이트버퍼(101)은, 테스트데이터 TD2를 내부데이터 전달선 IO2에 전달한다.

트라이스테이트버퍼(104)는, 인버터회로(106)의 출력을 내부데이터전달선/IO1에 전달한다.트라이스테이트 버퍼(104)는, 테스트데이터 TD1을 내부데이터 전달선 IO1에 전달한다. 선택회로(921)은 제어신호 φRA에 등압해서 내부데이터 전달선 IO1,/IO1을 선택하기 위한 IO선택게이트.(107) 및 (108)과, 선택제어신호 φRB에 응답해서 내부데이터 전달선 IO2,/IO2를 선택하는 IO선택게이트(109) 및 (10)을 포함한다. IO선택게이트(107) 및 (108)은 각각 내부데이터 전달선 IO1 및 /IO1을 공통데이터 전달선 CIO 및 /CIO에 접속한다. IO선택게이트(110) 및 (109)는, 각각 데이터데이터 전달선 IO2 및 /IO2를 각각 공통내부데이터전달선 CIO 및 /CIO에 접속한다.

입력출력회로(6)은, 공통데이터 전달선 CIO상의 신호전위를 이 정(正)입력으로 받고, 공통내부데이터 전달선/CIO상의 신호전위를 이 부(負)입력으로 받은 차동 증폭기(111)와, 외부데이터 Din를 반전하는 인버터회로(114)와, 인버터회로(114)의 출력을 반전해서 공통데이터 전달선 CIO에 전달하는 트라이스테이트 인버터(112)와, 외부데이트 Din을 반전해서 공통내부데이터 전달선/CIO에 전달하는 트라이 스테이트 인버터(l13)를 포함한다. 트라이스테이트 인버터(112) 및 (113)은 각각 기록지시신호/WDE가 "H"일 때, 출력인피던스 상태로 된다.

다음에 동작에 대해 설명한다.

지금, 기수열(BLl, BL2,…)의 메모리셀(MC1,1,…)에 "H"의 데이터가 기록되고, 또 우수열(BL2, BL2,…)의 메모리셀(MC2,1,MC4,l…)에 "L"의 데이터가 기록되어 있는 상태에서의 테스트 동작에 대해 설명한다. 이 테스트 동작에서의 제어신호의 타이밍은 기록지시신호/WDE를 테스트데이터 기록지시신호/TWDE로 바꾸어 판독하는 것 이외는 제9도에 표시하는 동작 다이밍과 같다. 또, 테스트동작기간중엔은, IO선 선택제어신호 φRB는 모두 "L"가 된다. 이로 인해 선택회로(921)의 트랜지스터(107),(108),(109) 및(1l0)은 모두 비도통 상태가 된다.

시각 t1에 있어서 테스트 데이터 기록지시신호/TWDE를 "L"로 하강시키고, 트라이스테이트 버퍼(101),(102),(103) 및 (104)를 동작시킨다. 지금, 외부의 테스트데이터 TD1 및 TD2는 각각 "H" 및 "L"이다. 이로인해, 내부데이터 전달선 IO1, 및 /IO2가 "H"로, 한편, 내부데이타 전달선/IO1 및 IO2가 "L"에 전위에 설정된다.

시각 t3에서 P센서앰프 구동신호 φP를 "H"로 상승시키고, 시각 t4에서 분리제어신호 φT를 "H"에 설정한다. 이로인해, 시각 t6까지는 기수열이 비트선 BL2n-1의 전위는 "H"로, 또 기수열이 상보비트선/BL2n-1의 전위는 "L"에 안정한다.

한편, 우수열에서는, 비트선 BL2n의 전위가 "L", 상보비트선/BL2n의 전위가 "H"로 된다.

시각 t5에서 분리제어신호 φT를 "L"에 설정하고, 시각 t6에서 모든 열선택신호 Yi를 "H"에 설정한다.

이로인해, 제11도에 표시하는 열선택게이트 트랜지스터(47),(48),(62) 및 (63)이 도통상태가 된다. 가수열의 비트선대의 래치노드가 내부데이터 전달선 IO1,/IO1에 접속되고, 우수열의 비트선내의 래지노드가 내부데이터 전달선 IO2,/IO2에 접속된다. "H"에 프리차지된 내부데이터 전달선 IO1은, 기수열에서의 상보비트선/BL2n-1에 그 게이트가 접속되는 트랜지스터(50)가 비도통 상태이기 때문에, "H"의 전위를 유지한다.

또, "H"에 프리차지된 내부데이터 전달선/IO2는, 우수열의 비트선 BL2n에 그 게이트가 점속되는 트랜지스터(64)가 비도통 상태이기때문에, "H"의 프리차지 전위를 유지한다.

한펀, "L"의 프리차지된 내부데이터 전달선/IO1 및 IO2 및 모두 각각 도통상태를 트랜지스터(49) 및(65)에 의해 "L"의 프리차지 전위를 유지한다.

따라서, 라인테스트회로(5)에 포함되는 NOR게이트회로(98) 및 (99)의 출력은, 테스트지시신호/LTE가 "L"로 하강해도, "L"이다.

이로인해, OR게이트회로(100)의 출력신호 ERROR는 "L"가 되고, 이 1행의 메모리셀의 정상적으로 동작하고 있는 것이 검출된다.

예를들면, "L"의 데이터를 기록하고 있던 메모리셀 NlC2,1의 데이터를 판독했을 때, 오동작에 의해 비트선 BL1의 전위가 "H", 상보비트선/BL2의 전위가 "L"가 되었다고 한다(제14도에서 파선으로 표시한다) 시각 t6에서 모든 열선택 신호 Y1가 "H"가 되었을 때, 트랜지스터(62)(63)이 도통해서, 래치노드 LN2 및 /LN2가 각각 내부데이터 전딜선 IO2 및 /IO2에 접속된다. 이때 트랜지스터(64)는 도통상대가 되고 H로 프라치지되어 있는 내부데이터전달선/IO2의 전위가 "L"에 방전되어, 내부데이터 전달선 IO2 및 /IO2의 전위가 모두 "L"이 된다.

이 결과, 테스트지시신호/LTE가 "L"로 하강했을 때, NOR게이트회로(98)의 출력이 "H"가 되고, OR게이트(100)의 출력신호 ERROR가 "H"가 된다. 이로인해, 1행의 메모리셀에서 오동작이 발생된 것이 검출된다.

상술한 설명에서 기술열의 메모리셀에 "H", 우수열의 메모리셀에 "L"의 데이터의 기록을 하고 또 판독을 하는 테스트동작에 대해 설명했다. 그러나, 이 우수열의 메모리셀에 "L"의 데이터를, 기수열의 메모리셀에 "H"의 데이터를 기록하고 또 판독함으로써 테스트동작을 하는 것도 똑같이 할 수 있는 것은 쉽게 추측이 된다.

또, 1행의 메모리셀 모두에 대해 "H" 또는 "L"의 동일데이터의 기록을 하고 또 동시에 판독함으로써, 테스트를 동일하게 실행할 수 있다는 것도 용이하게 유추할 수 있다.

또,1행의 메모리셀 모두에 대하여 "H" 또는 "L"의 동일데이터의 기록을 하고 또한 동시에 판독함으로써 테스트를 동일하게 실행할 수 있는 것도 용이하게 유추할 수 있다.

또, 내부데이터전달선대는 IO1,/IO1 및 IO2,/IO2로 개조가 설치되어 있으나, 이 내부데이터전달선대의수를 증가시키면, l행의 메모리셀에서 "110011" 등의 패턴을 구비한 데이터에 의한 테스트를 실현시킬 수도 있다는 것을 용이하게 유추할 수 있다.

또, 제2조의 내부데이터 전달선내를 설치해두고, 우수번째의 행에서는 "1010--"의 데이터패턴이 기록되고, 기수번째의 행의 메모리셀에 대해서는 "0101--"의 패턴의 데이터가 기록되고, 이 데이터패턴의 판독테스트를 실행하면, 책커보드(checker board)의 테스트 패턴을 사용한 데스트를 실행할 수 있는 것은 용이하게 유추할 수가 있다. 이 각각의 데이터의 기록은, 테스트 데이터 기록시에 있어서, 기록데이터 TD1및 TD2를 각각 소망의 패턴에 설정함으로써 용이하게 실현된다.

통상의 기록 및 판독에는, 선택회로(921)를 구동하고, 테스트데이터 입력회로(922)를 부동작상태로 한다.

이때, 기록된 인에이블신호/WDE에 따라서 데이터 기록동작이 실행되고, 데이터 판독동작은 차동증폭기(111)에 의해 실행된다.

제15도(A)에 선택회로(921)에 대한 IO선 선택제어신호를 발생하는 위한 회로구성을 표시한다. 선택제어신호 φRA는 제어신호 φ와 열드레스의 최하위비트 AO를 받는 게이트회로(98l) 및 (982)를 포함한다. 게이트회로(981)은, 이 진입력(眞入力)에 제어신호 φ를 받고, 이 위입력(僞人力)에 열어드레스의 최하위비트 AO를 받는다.

게이트회로(982)는 이 양진입력(兩眞人力)에 위신호(僞信號)φ 및 열드레스 최하위 비트 AO를 받는다.

게이트회로(981)로부터 내부데이터 전달선 IO1,/IO1을 선택하기 위한 선택제어신호 φRA회로가 발생된다. 게이트회로(982)로부터 내부데이터 전달선 IO2,/IO2을 선택하기 위한 선택제어신호 φRA가 발생된다. 게이트회로(982)로부터 내부데이터 전달선 IO2,/IO2를 접속하기 위한 선택제어신호 φR13가 발생된다.

제어신호 φ는 로어드레스트로브시호/RAS 또는 컬럼어드레스 스트로브신호/CAS의 반전신호로 부여된다. 또는 이 신호 φ는 열어드레스신호의 변화를 검출하는 열어드레스 변화검출신호 ATD에 응답해서 소정기간 발생되는 신호라도 무방하다.

제15도(B)는 제15도(A)에 표시하는 회로의 동작을 표시하는 신호파형도이다.

제15도(B)에 표시하는 바와같이, 제어신호φ가 "H"로 상승한 시점에서, 열어드레스신호의 최하위비트 AO의 값에 의해 선택제어신호 φRA 및 φRB의 한쪽이 발생된다. 열어드레스 최하위비트 AO가 "O"("L")일 때는 제어신호 φRA가 발생된다. 최하위비트 AO가 "T"("H")일 때, 선택제어신호 φRl3가 발생된다. 이로인해,2쌍의 내부데이터 전달선대를 설치했더라도, 1비트의 메모리셀에 확실하게 액세트할 수가 있다.

제16도는 이 발명의 또 다른 실시예인 반도체 기억장치의 요부의 구성을 표시하는 도면이다.

이 제16도에 표시하는 반도체 기억장치에서는, 증폭회로 NSA(NSAl, NSA2,…)를 구성하는 트랜지스터의 소스단자에 부여되는 전위로서 접지전위 대신에 제어신호 φN가 사용되는 점이 제2도에 표시하는 구성과 다르다. 신호 φN는 N형 센스앰프 구동신호로 사용된다.

다음에 이 제16도에 표시하는 반도체 기억장치의 동작을 이 동작파형도인 제17도를 참조해서 설명한다.

시각 t1에서 프리차지/이쿼라이즈신호(프리차지지시신호) φE가 "L"로 하강하고, 각 비트선내 BLl,/BLl, 및 BL2,BL2가 중간전위의 플로팅 상태로 된다. 제어신호 φN는 접지전위 레벨의 "L"에 설정된다.

시각 t2에서, 워드선 WL이 선택되고, 이 전위가 상승하며 또, 거의 동시에 열선택신호 Y1이 "H"로 상승한다. 이 워드선 WL1의 전위의 상승에 의해, 비트선 BL1 및 비트선 BL2의 전위가 약간 상승한다. 여기서 메모리셀 MC1,1 및 MC2,1은 모두 "H"의 데이터를 기억하고 있다고 가정한다.

이 시각 t2에서 열선택신호 Y1이 "H"로 상승하면, 열선택게이트(7) 및 (8)이 도통상태가 되고, 래치노드 LNl,/LN1이 내부데이터 전달선 IO,/IO에 접속된다.

이로인해, 내부데이터 전달선 IO의 전위가 내부데이터 전달선/IO보다는 높게 된다. 이 내부데이토 전달성 IO,/IO의 전위차는 도시하지 않은 차동증폭기에 의해 검출되고, 데이터가 판독된다. 시간 t3에서, 열선택신호 Y1을 "L"로 하강시키고, 열선택게이트(7) 및 (8)을 비도통상태에 설정한다.

시각 t4에서 신호 φN를 Vcc레벨의 "H"로 상승시킨다. 이 제어신호 φN는 트랜짓터(9) 및 (10)의 소스에 접속되어 있다.

이로인해, 트랜지스터(9) 및 (10)의 게이트전위보다도 소스전위가 높게 되어, 증폭회로 NSA1 및 NSA2는 대기상태로 설정된다. 시각 t5에서 제어신호 φT를 "H"로 상승시키고 증폭회로 NSA의 래치노드 LNl,/LN1을 비트선 BL1 및 /BL1에 접속한다.

이로인해 N형 센스앰프가 비트선내에 접속된다.

시각 t6에서 P센스앰프구동신호 φP를 "H"로 상승시키고 또 제어신호 N를 "L"로 하강시킨다. 이로인해 각 비트선대에 있어서 P형 및 N형 센스앰프기 동작해서, 각 비트선내의 전위차가 증폭된다.

메모리셀 MC1,1에 "L"의 데이터를 기록하기 위해서는 시각 t7에서 다시 열선택신호 Yl을 "H"로 상승시키고, 내부데이터전달선 IO,/IO와 비트선대를 접속한다. 이로인해 비트선 BLl,/BL1의 전위는 각각 "L" 및 "H"로 설정된다.

다음으로, 메모리셀 MC2,1의 데이터를 판독하기 위해서는, 열선택신호 Y1을 "L"로 하강시키고, 또 내부데이터 전달선대 IO,/IO를 소정의 프리차지 전위에 프리차지한 후, 시각 t8에서 열선택신호 Y2를 "H"로 설정한다. 이로인해, 비트선 BL2,/BL2가 내부데이터 전달선 IO,/IO에 접속되고, 내부데이터 전달선 IO의 전위가 "H", 내부데이터 전달선/IO의 전위가 "L"에 각각 부하회로에 의해 포함되는 풀업스테이지에 의해설정된다.

이 메모리셀 MC1,1에의 데이터의 기록 및 메모리셀 MC2,1로부터의 데이터의 판독은 먼저 제8도를 참조해서 설명한 동작과 같다.

시각 t9에서 프리차지지시신호 φE가 "H"로 상승하고, 다음의 메모리셀에의 데이터의 기록 및 판독동작에 대비한다.

이 제17도에 표시하는 바와같이 시각 t6에서 제어신호 φN를 "H"레벨로부터 완만하게 "L"로 변화시킴으로써, N형 센스앰프의 센스감도가 개선되고, 고집적화시에 미소한 전위가가 생기더라도, 확실히 메모리셀데이터의 검지, 증폭을 실행할 수가 있다.

즉, 제어신호 φT가 "H"로 상승한 시점에서 증폭회로의 검출노드와 래치노드가 급속히 접속되었을 대, 센스앰프는 이 미소전위차를 확실히 검출할 수가 없는 우려가 생긴다.

이때, 제어신호 φT가 급속히 상승했다해도, 제어신호 φT는 "H"로 상승해있고, 그 후 완만하게 "L"로 하강시킴으로써, 설사 미소한 전위차라도, 확실히 비트 선대의 전위차의 검지 및 증폭을 실행할 수가 있다.

또 상술한 각 실시예에 있어서 내부데이터 전달선 IO가 비트선 BL에 접속되고, 또 상보내부데이터 전달선/IO가 상보비트선/BL에 접속되어 있다. 이 경우, 접속을 역으로해, 내부데이터전달선 IO를 상보비트선 /BL에 접속하고 또 내부데이터전달선/IO를 상보비트선/BL에 접속하고, 외부데이터 Din 및 Dout와 메모리셀에 실제로 기억되는 데이터가 논리가 반전되는 구성이 사용되어도 된다. 또 데이터 입력단자와 데이터 출력단자가 공용되는 구성이 사용되어도 무방하다.

고집적화된 대기억용량의 반도체 기어장치에서는, 칩면적을 저감하기위해, 인접하는메모리셀 어레이블록으로 센스앰프를 공유하는 세어드 센스 앰프구성이 사용된다.

제18도에 종래의 세어드 센스앰프 구성의 반도체기억장치의 구성을 표시한다.

제18도를 참조해서, 종래의 세어드센스방식의 반도체기억장치는, 메모리셀 어레이블록 MA 및 MB와, 이 메모리셀 어레이 블록 MA 및 MB사이에 설치되는 세어드센스앰프회로 SA와, 블록선택신호 φL에 응답해서 메모리셀어레이 블록 MA의 각열을 세어드앰프회로 SA에 접속하기 위한 접속게이트 TG와, 블록선택 신호 φR에 응답해서 메모리셀어레이 블록 MB의 각열을 세어드센스앰프회로 SA에 접속하기 위한 접속게이트 TGB를 포함한다.

동작시에는 블록선택신호 φL 및 φB에 의해, 한쪽의 메모리셀어레이 블록만이 세어드 센스앰프회로 SA에 접속되고, 각열의 전위 및 검지 및 증폭이 시행된다.

이 세어드 센스 구성에 본 발명의 센스앰프. 입출력. 테스트게이트 공용방식을 적용할 수도 있다.

제19도는 이 발명의 또 다른 실시예인 반도체기억장치의 전체의 구성을 개략적으로 표시하는 도면이다. 제19도에서, 반도체기억장치는, 메모리셀어레이블록(3L) 및 (3R)와, 메모리셀어레이블록(3L)의 우수열에내부데이터 전달선 IOa로 접속하기 위한 센스IO게이트(121a)와, 블록선택신호 φL에 응답해서 이 메모리어레이 블록(3L)의 우수열을 각각 센스 IO게이트(l21a)에 접속하기 위한 열선택 게이트 CSG1과, 메모리어레이블록(3L) 및 (3R)의 기수열에 대해 설치되는 센스 IO게이트(121b)고, 블록선택신호 φL에 응답해서 메모리어레이 블록(3L)의 기수열을 센스IO게이트(121b)에 접속한 열선택 CSG2와 블록선택신호 φR에응답해서 메모리어레이 블록(3R) 의 기수열을 센스 IO게이트(121b)에 접속하는 열선택게이트 CSG3와, 메모리어레이블록(3R)의 우수열에 대해 설치되는 센스IO게이트(121C)와, 블록선택신호 φR에 응답해서 메모리어레이블록(3R)의 우수열을 센스 IO게이트(121C)에 접속하는 열선택게이트 CSG4를 포함한다.

이 제9도에 표시하는 반도체 기억장치는 메모리어레이 블록의 양측에 교대로 센스 IO게이트가 설치되어있다. 이 구성은, 통상, 교대 배치형 세어도센스앰프구성이라 불러지고 있다.이 구성에 의하면, 2쌍의 비트선에 대해 하나의 센스. IO게이트를 설치할 수가 있으므로, 센서 IO게이트의 피치 조건을 완화할 수가 있고, 고집적화된 반도체 기억장치에서도 충분한 면적을 센스 IO게이트에 대해 이용할 수가 있다.

이 제10도에 표시하는 반도체기억장치는 또, 센스 IO게이트(121a)와 센스 IO게이트(121b)중 어느 한쪽을 열어 드레스 최하위비트 AO에 응답해서 선택하기 위한 선택회로 NIX1과, 열어 드레스 최하위비트 AO에 응답해서 센서 IO게이트(121b) 및 센서. IO게이트(12lC)중 어느 한쪽을 선택하는 선택회로 XIX2와, 블록선택비트(최상위행어드레스 비트가 사용되어도 된다) R/L에 응답해서 어느 한쪽의 블록(선택회로 AIX1 및MX2)를 선택하는 선택회로 MX3를 포함한다.

선택회로 MX3를 통해서 데이터의 입출력이 된다.

제20도는, 제19도에 표시하는 센스-IO게이트(121b)의 구체적구성을 표시하는 도면이다.

제20도를 참조해서 센스.IO게이트(12lb)는, 교차결합한 한쌍의 p채널 NIOS트랜지스터(151) 및(152)로부터 된 P형 센스앰프 PSA와, 노드(N,Da) 및 (NDb)의 전위는 소정전위(VH)에 프리차지하고 또 이쿼라이즈하기 위한 프라차지회로(2a)를 포함한다.

프리차지회로(2a)는, 먼저 표시한 프리차지/이쿼라이즈회로(제11도 참조)(2)에 포함되는 프리차지/이쿼라이즈회로(PE)와 같은 구성을 갖는다.

센스-IO게이트(121b)는 다시 노드(NDa) 및 (NDb)를 각각 래치노드 LSa 및 LSb로 제어신호 φT에 응답해서 접속하기 위한 분리수단으로서의 n채널 MOS트랜지스터(133) 및 (134)와 노드(NDa) 및 (NDb)의 전위를 검출하고, 이 검출한 전위를 노드(LSa) 및 (LSb)에 래치하는 n채널 NlOS트랜지스터(131),(132)와, 열선택신호 Y1에 응답하여 래치노드(LSa) 및 (LSb)를 내부데이터 전달선 IOb,/IO 및 IO에 접속하는 열선택게이트로서의 n채널 MOS트랜지스터(129) 및 (130)을 포함한다. 트랜지스터(131) 및 (l32)의 한쪽 도통단자(소스)는 접지전위 Vss에 접속된다.

제21도는 제19도에 표시하는 반도체기억장치의 어레이블록(3L) 및 센스、IO게이트(12la)의 구성을 표시하는 도면이다. 이 메모리어레이블록(3L)는, 비트선대 BLlL,/BLIL, 및BL2L,/BL2L과 워드선 WLIL 및WL2L을 포함한다. 워드선 WLlL 및 WL2L과 비트선내 BLlL,/BLlL 및 비트선내 BL2L,/BL2L과의 교점에 메모리셀이 배치된다.

워드선 WLlL과 비트선 BLlL 및 BL2L과의 교점에 메모리셀 MC1,lL 및 MC2,lL이 배치된다.

워드선 WL2L과 상보비트선/BLlL 및 /BL2L과의 교점에 메모리셀 MC1,2L 및 MC2,2L이 배치된다. 각트랜지스터 메모리셀 MC는 한개의 전송게이트와 1개의 캐퍼시터를 구비하고 있다.

비트선대 BLlL,/BLlL에 대해서는, 이 비트선 BLlL,/BL1L의 전위를 소정전위(VH)에 프리차지하고 또 이쿼라이즈하기 위한 프리차지회로(2b)가 설치된다. 비트선대 BL2L,/BL2L에 대해서는 프리차지회로(2C)가 설치된다.

프리차지회로(2b) 및 (2c)는 프리차지신호 φEL에 응답해서 대응하는 비트선대를 소정전위 VH에 프리차지한다,

메모리셀어레이(3L)이 비선택상태일 때, 통상프리차지지시신호 φEL는 "H"의 상태에 있고, 메모리셀어레이 블록(3L)는 프리차지상태로 유지된다.

우수열의 비트선 BL2L,/BL2L에 대해서 센스 IO게이트(121a)이 설치된다.

센스.IO게이트(121a)와 비트선대 BL2L,/BL2의 사이에 선택게이트 CSG1이 설치된다. 선택게이트 CSG1은 블록선택신호 φL에 응답해서 도통상태가 되는 n채널 MOS트랜지스터(125) 및 (126)을 포함한다.

이 블록선택게이트 CSG1에 의해 비트선대 BL2L,/BL2L은 센스 IO게이트(121a)의 노드(NDb) 및(NDa)에 각각 접속된다.

비트선대 BLlL,/BLlL에 대해서는 열블록선택게이트 CSG2가 설치된다.

블록선택게이트 CSG2는 블록선택신호 φL에 응답하여 도통상태로 되는 n채널 MOS트랜지스터(127) 및(128)을 포함한다. 이 열블록 선택게이트 CSG2는 도통상태가 되면 비트선 BLlL,/BLlL를 센스 IO게이트(121b)의 노드(NDb) 및 (NDa)에 각각 접속한다.

프리차지지시신호 φEL는, 블록선택신호 φL과 프리차지지시신호 φE로 작성된다.

블록선택신호 ∮L가 "L"인 경우, 프리차지 출력신호 φEL는 "H"에 있고, 프리차지회로(2c) 및 (2b)는 프리차지/이쿼라이즈동작을 실행한다. 블록선택신호 ∮L가 "H"가 되면, 프리차지지시신호 φEL을 프리차지지시신호 φE를 그대로 통과시킨다. 이로인해 프리차지회로(2b) 및 (2c)에 의한 프리차지동작을 완료한다.

제22도는 제19도에 표시하는 메모리어레이블록(3R)의 회로부분을 표시하는 도면이다. 이 제22도에서는 2열의 부분이 대표적으로 표시된다. 제22도에서 메모리어레이 블록(3R)은, 비트선내 BLlR,/BLlR, 및BL2R,/BL2R와, 워드선 WLlR 및 WL2R를 포함한다, 워드선 WLlR과 비트선 BLlR 및 BL2R의 교점에 메모리셀 MC1,lR 및 MC2,lR가 배치된다. 워드선 WL2R과 상보비트선 /BLlR 및 /BL2R의 교점에 메모리셀 MCl,2R 및 MC2,2R이 있다. 각 메모리셀 MC은 1트랜지스터/1캐패시터형의 다이나믹형 메모리셀의 구조를 갖는다.

비트선대 BLlR,/BLlR에 대해서 프리차지회로(2d)가 설치되고, 비트선내 BL2R,/BL2R에 대해 프리차지회로(2e)가 설치된다. 프리차지회로(2d) 및 (2e)는 각각 프리차지지신신호 φER에 응답해서 대응하는 비트선대를 소정위 전위(VH)에 프리차지하고 또한 이쿼라이즈한다.

비트선대 BLlR,/BLlR에 내해 블록선택게이트 CSG3가 설치된다. 블록선택게이트 CSG3는, 블록선택신호 φR에 응답해서 도통상태가 되고, 비트선 BLlR 및 /BLlR를 제20도에 표시하는 센스 IO게이트(121b)의 노드(NDb) 및 (NDa)에 접속하는 21채널 MOS트랜지스터(136) 및 (135)를 포함한다.

비트선대 BL2R,/BL2R에 대해 블록선택게이트 CSG4가 설치된다. 블록선택게이트 CSG4는 블록선택신호 φR에 응답해서 도통상태가 되고 비트선 BL2R 및 /BL2R를 센스 IO게이트(121c)로 접속하는 n채널 MOS트랜지스터(l39) 및 (l40)을 포함한다. 프리차지지시신호 φER는 블록선택신호 φR과 프리차지지지신호φE로 생성된다. 블록 3R가 선택되었을 때, 프리차지지시신호 φER는 "L"가 되고, 프리차지회로(2d) 및(2e)는 프리차지/이쿼라이즈동작을 완료한다. 메모리어레이블록(3R) 가 비선택상태의 경우 프리차지지시신호 φER는 "H"에 있고, 프리차지회로(2d) 및 (2e)는 프리차지동작을 지속한다.

센스 IO게이트(121a),(121b),(121c)는 같은 경우 구성을 구비한다. 블록선택신호 φR 및 φL는 예를들면 행어드레스신호의 최상위 비트에 의해 생성된다.

다음에 메모리셀어레이 블록(3L)에 포함되는 메모리셀 MC1,lL가 기억하는 "H"의 데이터를 판독하는 경우의 동작에 대해 설명한다.

우선, 행어드레스 신호가 부여되며, 이 행어드레스 신호의 예를들면 최상위비트에 의해, 메모리 어레이 블록(3L)이 선택된다. 이로인해 블록선택신호 φR가 "L"로 되고, 메모리어레이블록(3R)가 센스IO게이트(121b) 및 (121c)에서 전기적으르 분리된다. 메모리어레이블록(103R)에서 프리차지상태가 유지된다.

한편, 메모리셀어레이 블록(3L)에서는, 블록선택신호 φL는 "H"의 상태로 유지되어 있고, 메모리어레이블록(3L)의 각 비트선대는 센스.IO게이트(212a) 및 (121b)에 접속되어 있다.

계속해서, 행디코더(도시않음)의 출력에 의해 워드선 WLlL의 전위가 "H"로 상승한다.

이로인해, 메모리셀 MC1,lL 및 MC2,lL이 기억하는 데이터가 각각 비트선 BLlL 및 BL2L에 판독된다. 비트선 BLlL의 전위는 약간 상승한다.

이 워드선 WLlL의 전위상승과 거의 같은 시각에 열선택신호 Y1을 "H"로 상승시킨다.

분리제어신호 φT는 "L"의 상태에 있다. 래치노드 LSa 및 LSb가 각각 내부 데이터전달선/IO,IO(10a,10b)에 접속된다.

노드 NDb에는 비트선 BLlL의 전위가 전달되고, 노드 NDa의 전위는 상보비트선/BLlL과 동일 전위이다. 이로인해, 트랜지스터(131)의 도전율이 트랜지스터(132)의 도전율보다 높게 된다. 이 결과, 내부데이터전달선 IO의 전위가 내부데이터 전달선/IO의 전위보다도 높게 된다 이 내부데이터전달선 IO,/IO(10a,10b)에 접속된 차동증폭기(예를들면, 제3도 참조)에 의해 검출되고, 메모리셀 MC1,lL에 기록된 정보가"H"인 것이 검출된다. 이로인해 "H"의 데이터가 판독된다.

선택된 메모리셀 MC1,lL가 "L"의 데이터를 기억하고 있을 때의 판독동작도 같게 해서 실행된다. 또, 메모리셀 MC1,lL로 데이터의 기록시에도, 제9도, 제14도 및 제17도를 참조해서 설명했을 때와 같이 해서 선택된 메모리어레이 블록에 포함되는 선택메모리셀로의 데이터의 기록이 실행된다.

이 교대배치형세어드 IO게이트의 구성에서, 제19도에 표시하는 구성에 있어서, 선택회로 MX1 및 MX2아 센스. IO게이트(121a),(121b),(121c) 사이에 라인테스트회로를 설치하면, 하나의 메모리어레이 블록에 있어서, 1행의 메모리셀의 테스트를 실행하는 구성이 얻어진다. 이때, 하나의 메모리어레이 블록에 있어서, 여러가지 데이터 패턴을 갖는 데이터의 기록 및 판독을 실행하는 것이 용이하게 유추될 것이다. 데이터 출력용 차동증폭기는 각 내부데이터 전달선대 IOa, IOb, IOc에 설치되어도 된다.

제23도 내지 제25도는 이 발명의 또 다른 실시예에서의 반도체 기억장치의 요부구성을 표시하는 도면이다. 이 제23도 내지 제25도는 제20도 내지 제22도의 구성에 각각 대응한다.

제23도를 참조하면, 센스.IO게이트(191b)는, 제20도에 표시하는 센스 IO게이트의 구성과,P형 센스앰프PSA가 설치되어 있지 않은 것 외에는 동일한 구성을 하고 있다.

즉 센스. IO게이트(191b)는, 증폭회로 NSA(N형 센스앰프로서 동작가능하고 또 판독게이트로 동작한다)와 프리차지회로(2a)만을 포함한다.

제24도는, 메모리어레이 블록(3L)에 내한 구성을 표시하는 도면이고, 제24도의 노드 E, F는 제23도의노드 E, F에 각각 접속된다.

제24도의 구성에서는, 제21도에 표시하는 구성과 달리, 각 비트선내의 프리차지 회로와 P형 센스앰프가 설치된다. 즉, 피트선대 BLlL,/BLlL에 대해서는 프리차지회로(2b)와 P형 센스앰프 PSAlL이 설치되고, 비트선 BL2L,/BL2L에 프리차지회로(2c)와 P형 센스앰프 PSA2L가 설치된다.

센스. IO게이트(191a)는 제23도에 표시하는 게이트(191b)와 같은 구성을 갖고 있다.

제25도는 메모리셀어레이 블록(3R)에 대한 구성을 표시하는 도면이고, 제25도의 노드 G,H는 제23도의노드 G, H에 각각 접속된다.

제25도에 표시하는 구성에서도, 제24도에 표시하는 메모리어레이블록(3L)에 대한 구성과 같이 메모리어레이 블록(3R)의 각 비트선대에 대해 프리차지회로와 P형 센스앰프가 설치된다. 즉 비트선내 BLlR,/BLlR에 대해 프리차지회로(2d)와 P형 센스앰프 PSAlR가 설치되고, 비트선대 BL2R,/BL2R에 대해서는 프리차지회로(2e) 및 P형 센스앰프 PSA 2R이 설치된다. 센스.IO게이트(191c)는 제23도에 표시하는 센스.IO게이트(191b)와 같은 구성을 갖는다. 메모리셀 MC에 충분한 "H"레벨(전원전압 Vcc의 레벨)의 데이터를 기록하기 위해서는, 이 메모리셀 MC가 접속되는 비트선(BL 또는 /BL)을 전원전압 Vcc의 레벨까지 충전할필요가 있다. 이 비트선의 "H"의 레벨로의 충전은, P형 센스앰프에 의해 시행된다.

제20도 내지 제22도에 표시하는 구성인 경우에, P형 센스앰프 PSA에 의해 검지, 증폭된 "H"레벨은 블록선택 게이트 CSG를 통해서 대응하는 비트선에 전달된다.

이때, 전원전압 Vcc레벨의 전위를 대응하는 비트선에 전달하기 위해서는, 블록 선택신호 φR 또는 φL을 Vcc+Vth의 레벨까지 승압할 필요가 있다.

여기서 Vth는 불록선택게이트를 구성하는 MOS트랜지스터의 임계치전압이다. 고집적화된 대기억용량의반도제기억장치에 있어서는, 트랜지스터의 사이즈가 작계 되므로, 인가되는 전압은 내압특성의 관점에서는낮은쪽이 바람직하다.

또, Vcc+Vth의 레벨의 승압신호를 실현하기 위해서는, 승압회로가 필요하고, 칩점유면적 및 소비전력의 관점에서는, 이와같은 승압회로는 사용하지 않는 것이 바람직하다.

제23도 내지 제25도의 구성에서는, 각 비트선대에 P형 센스앰프가 설치되어 있다.

이로인해, 블록선택게이트에서의 신호손실이 생기는 일은 없고, 확실하게 비트선의 전위를 전원전압 Vcc의 레벨까지 승압할 수가 있다.

이 제23도 내지 제25도에 표시하는 반도체 기억장치의 동작은 먼저 제20도 내지 제22도를 참조해서 설명한 것과 같고, 단지 선택메모리어레이 블록에 대해서만 P형 센스앰프가 동작하는 것이 다를뿐이다.

제26도는 이 발명의 또다른 실시예인 반도체기억장치의 구성을 표시하는 도면이다. 제26도에 있어서 한쌍의 비트선에 관련하는 회로부분이 표시되어 있다.

제26도에 있어서, 메모리셀어레이 MA는 3개의 메모리블록 B#1,B#2 및 B#3를 포함한다.

메모리셀어레이 MA에 포함되는 메모리블록의 수는 임의이다. 메모리블록 B#l은 비트선내 BLa,/BLa를 포함하고, 메모리 블록 B#2는 비트선대 BLb,/BLb를 포함하며, 메모리블록 B#3는 비트선대 BLc,/BLc를 포함한다.

제26도에 표시하는 반도체기억장치는, 또 메모리블록 B#1 내지 B#3에 공통으로 설치되는 메인비트선대MBL,/MBL과. 메인비트선대 MBL,/MBL에 대해 설치되는 센스.IO게이트(29l)를 포함한다. 메모리블록B#1 내지 B#3의 각 비트선대 BLa,/BLa,BLb,/BLb 및 BLc,/BLc는 각각, 블록선택게이트 BSGa,BSGb및 BSGc를 통해서 메인비트선대 MBL,/MBL에 접속된다.

블록선택게이트 BSGa,BSGb 및 BSGc는 블록선택신호 φBS1,φBS2 및 φBS3에 응답해서 도통상태로된다.

블록선택신호 φBS1 내지 BS3는 예를들면, 행어드레스신호의 2비트(상위 또는 하위)를 디코드해서 발생된다.

센스 IO게이트(291) 구성은 제2도에 표시하는 것과 같다.

한개의 비트선대(BL 또는 /BL)에 접속되는 메모리셀의 수가 많아지면, 한개의 비트선에 복수하는 부유(浮遊)용량이 크게 되어, 고속동작에 대한 하나의 장해로 된다.

비트선을 복수의 블록으로 분할하고, 하나의 블록의 비트선만을 메인비트선에 접속하는 구성으로 하면, 메인비트선 MBL,/MBL에 접속되는 메모리셀의 수가 저감되기 때문에 메인비트선(MBL 또는 /MBL)에 부수하는 기생용량을 저감할 수가 있고, 고속동작이 가능해진다.

이 제26도에 표시하는 바와같은 비트선 계층구조로 함으로써, 보다 고속으로 동작하는 반도체 기억장치가 얻어진다. 이 비트선 계층구조의 반도체기억장치의 동작은, 블록분할방식의 반도체 기억장치의 그것과 같다.

또, 이 제26도에 표시하는 비트선 계층구조는, 제20도 내지 제25도에 표시하는 세어드 센스앰프구성과 조합해서 사용되어도 된다.

또, 센스. IO게이트에서 P형 센스앰프가 판독게이트와 공용되는 구성이 사용되어도 된다.

이 발명에 의하면, 센스앰프에 분리트랜지스터를 설치함으로써 판독게이트로 사용할 수 있도록 구성하였으므로, 칩면적을 증대시키지 않고 고속동작을 하는 반도체 기억장치를 얻을 수 있다.

또 이 발명에 의하면, 센스앰프와 판독게이트를 공용하는 구성으로 하고, 또 테스트모드시는 소정의 전위에 프리차지된 내부데이터 전달선으로 복수의 메모리셀의 데이터를 판독하고, 이 내부데이터전달선의 전위에 따라 이들 복수의 메모리셀에 불량메모리셀이 포함되는지의 여부를 판별하는 구성으로 하였으므로, 칩면적을 증대시키지 않고 테스트시간을 대폭적으로 단축할 수 있는 반도체 기억장치를 얻을 수가 있다.

Claims

행(rows)과 열(columns)에 배열된 복수의 메모리셀을 포함하는 메모리셀어레이(3)과, 그 메모리셀어레이(3)의 열에 대응하여 설정되고, 그 메모리셀어레이(3)에 접속된 대응열상에 메모리셀을 가진 복수의 비트선내(각열)(P1uarlity of pairs of bit llnes) (BLl,/BLl), (BL2,/BL2)와, 각 비트선대를 설정하여 관련비트선내(Associated pairs of bit lines)사이의 전위차를 검출하는 검출노드(Sensing Node)와 검출된 전위차를 나타내는 출력을 공급하는 출력노드(Output Node)(래치노드)를 각각 포함하는 복수의 제1검지증폭수단(NSAl),(NSA2)와, 데이터를 전달하는 데이터전달선(IO,/IO)과, 열선택신호(Column select signal)에 응답하여, 그 열선택신호에 의해 설정된 선택비트선대(Selected pairs of blt lines)에 대응하여 구성된제1검지증폭수단의 출력노드(래치노드)를 그 데이터전달선에 접속한 복수의 열선택게이트(Column select gates)(7)(8)(13)(14)와 분리제어신호(Isolation contro1 signal)에 응답하여 제 1검지증폭수단의 각각의 증폭동작을 불능(disable)으로 함과 동시에 제1검지증폭수단의 각각의 검지동작을 가능(enable)으로 하는 동작제어수단(Operation control means) (11), (12), (17), (18)으로 구성함을 특징으로 하는 반도체 기억 장치.
행(rows)과 열(columns)에 배열된 복수의 메모리셀(MC1,1) ∼(MC2,256)과, 열체 배열되고, 그 열에접속되어 대응하는 1열에 배열된 메모리셀을 각각 가진 복수의 비트선대(각열)(BL1/BLl)(BL/BL2)와 열에 배열되고, 제1접속노드, 제2접속노드, 전위노드, 대응하는 비트선대중 하나의 비트선에 접속된 제1제어노드와, 대응하는 비트선대중 다른 비트선에 접속된 제2제어노드를 각각 가진 복수의 데이터전달수단(Data transfermeans)(NSAl)(NSA2)와, 상기 각 데이터 전달수단은 a) 제1접속노드와 제1제어노드사이를 접속하고 제어신호를 입력하는 제어전극을 가진 제1트랜지스터(11),(17)과, b) 제2접속노드와 제2제어노드사이를 접속하고 제어신호를 입력하는 제어전극을 가진 제2트랜지스터(12),(17)과, c) 제l접속노드와 전위노드사이를 접속하고, 제2제어노드에 접속한 제어전극을 가진 제3트랜지스터(9),(15)와, d) 제2접속노드와 전위노드사이를 접속하고, 제1접속노드에 접속한 제어전극을 가진 제4트랜지스터(10)(16)을 포함하며 데이터를 전달하는 데이터 전달선대(Palre of data transfer lines)(IO,/IO)와, 열에 배열되고, a) 그 한쌍의 데이터 전달선 중 하나의 데이터 전달선과, 이에 대응하는 데이터 전달수단의 제l접속노드사이를 접속하여 열선택신호를 입력하는 제어전극을 가진 제1전달트랜지스터(7)(13)와, b) 그 한쌍의 데이터 전달선중 다른 데이터전달선과 이에 대응하는 데이터전달수단의 제2접속노드사이를 접속하고, 그 열선택신호를 입력하는 제어전극을 가진 제2전달트랜지스터(8)(14)를 각각 가진 복수의 데이터전달게이트수단(Data transfer gate means)(7,8)(13,14)로 구성함을 특징으로 하는 반도체 기억장치.