JP2792258B2

JP2792258B2 - ダイナミックｒａｍの読み出し回路

Info

Publication number: JP2792258B2
Application number: JP3088196A
Authority: JP
Inventors: 寛行山内
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1991-04-19
Filing date: 1991-04-19
Publication date: 1998-09-03
Anticipated expiration: 2013-09-03
Also published as: JPH04319596A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミックRAMの読
み出し回路に係わり、特にビット線対の電位をMOSFETの
ゲート電極で受けて、その電位に応じたMOSFETのオン抵
抗によって共通データ線にデータを転送するというダイ
レクトビット線センシング方式のダイナミックRAMに有
効な技術に関するものである。

【０００２】

【従来の技術】従来の技術について、図１１〜図１３を
用いて説明する。

【０００３】非アドレスマルチプレックスDRAM（参考文
献１：K.YANAGISAWA et al.,1989 ESSCIRC,PP.184-18
7）や、低電圧６４MビットDRAM（参考文献２：Y.NAKAGO
ME etal.,1990 SYMPOSIUM ON VLSI CIRCUITS(シンホ゜シ゛ュウム
オンウ゛イエルエスアイサーキット),PP.17-18）に、従来のDRAMの
センスアンプ回路として良く使われているクロスカップ
ル型のフリップフロップセンスアンプ回路（図１１のQ
9,Q10,Q11,Q12）以外に、ビット線(BL,/BL)３と共通デ
ータ線(CD,/CD)１１を電気的に分離するために、MOSFET
（Q1,Q2）のゲート電極でビット線の電位を受け、接地
線（Vss）と共通データ線（CD,/CD）とを、前記MOSFET
（Q1,Q2）と、コラムデコード回路５で選択されたコラ
ム選択線(Yn)４で制御されるMOSFET（Q3,Q4）のオン抵
抗を介して接続し、読み出しするというタイプのセンス
アンプ回路が、追加されている。

【０００４】この技術の導入の背景は、共通データ線(C
D,/CD)の浮遊容量が、DRAMの高集積化によって増加する
一方、センスアンプトランジスタ（Q9,Q10,Q11,Q12）の
電流駆動力は、低電圧化によって、小さくなっている。
このため、ビット線の増幅が十分なされる前に、ビット
線と共通データ線とをスイッチを介して接続すると、ビ
ット線のデータがつぶされてしまうという問題点がある
ため、高速化の妨げとなっている。そこで、ビット線と
共通データ線とを、電気的に分離して読み出しを行うビ
ット線ダイレクトセンシング方式の導入の必要があった
のである。

【０００５】しかしながら、前記の様にビット線と共通
データ線とを電気的に分離してしまうと、共通データ線
(CD,/CD)は、入力、出力を兼ねることができず、共通デ
ータ線対(CD,/CD)以外に、入力データ線対(CID,/CID)８
を、設ける必要がある。さらに、従来の４個のMOSFET(Q
9,Q10,Q11,Q12)からなるビット線リフレッシュCMOSセン
スアンプ回路以外に、ビットライン電位センシング用の
２個のMOSFET(Q1,Q2)、そして、入力データ線対(CID,/C
ID)８とビット線対(BL,/BL)３を切り離す４個のMOSFET
(Q5,Q6,Q7,Q8)が余分に必要であり、チップ占有面積の
増加を誘発するという問題がある。

【０００６】ビット線対(BL,/BL)には、本発明と直接的
に関係無いので、図１１の中には簡単のため示していな
いが、参考文献１、２と同様のビット線のイコライズ、
プリチャージ回路が当然接続され、ハーフプリチャージ
を実現している。

【０００７】説明の順序が前後するが、図１２、図１３
に示す回路で、後で説明する本発明の実施例の回路でも
同様に用いる回路について説明する。

【０００８】１２はセンスアンプの活性化信号によって
制御される回路（SAD）であり、センスアンプドライバ
を制御する回路である。SAD１２のなかには、その他に
前記センスアンプ回路の共通ソース線NS,PSを、プリチ
ャージする回路も含む。メインアンプ回路（MA）１３
は、DRAMの動作において読み出しサイクル時に共通デー
タ線CD,/CD１１の信号を検知し、増幅する回路であり、
RMAはその制御線である。このメインアンプ回路（MA)は
書き込みサイクル時には、活性化されない。９は書き込
み回路(WCKT）であり、共通データ線とは別に設けられ
た書き込みデータ線CID,/CID８にその出力が接続されて
いる。書き込みのタイミング信号１０（WG）は、外部信
号/WE（書き込みイネーブル信号）とコラムの制御線に
よって作られる。７はシェアドセンスアンプ回路の切り
離しスイッチ制御線TGnである。

【０００９】

【発明が解決しようとする課題】しかしながら、前記の
様にビット線対(BL,/BL)３と共通データ線対(CD,/CD)１
１とを電気的に分離してしまうと、前記共通データ線
は、入力、出力を兼ねることができず、共通データ線対
１１以外に、入力共通データ線対(CID,/CID)８を、設け
る必要がある。さらに、従来の４個のMOSFET(Q9,Q10,Q1
1,Q12)からなるビット線リフレッシュCMOSセンスアンプ
回路以外に、ビット線電位センシング用の２個のMOSFET
(Q1,Q2)、そして、入力データ線対８とビット線対３を
切り離す４個のMOSFET(Q5,Q6,Q7,Q8)が余分に必要であ
り、チップ占有面積の増加を誘発するという問題があ
る。

【００１０】本発明は、上述の問題点に鑑みて試された
もので、大規模容量化と高速化を図りつつ、その動作の
安定化を図ったダイナミックRAMの読み出し回路を提供
することを目的とする。

【００１１】

【課題を解決するための手段】本発明のダイナミックRA
Mの読み出し回路は、上述の課題を解決するため、複数
のビット線対の各々に接続されたセンスアンプ回路にお
いて、第１のセンスアンプ回路部を構成するトランジス
タ対の各々を、直列接続されたトランジスタで構成し、
その直列接続されたトランジスタのうち、共通ソース線
と接続された側の第１のトランジスタのゲート電極を一
方の前記ビット線と接続し、前記ビット線とは電気的に
相補関係にある他方のビット線と接続された側の第２の
トランジスタのゲート電極に、前記ビット線対の電位差
を増幅するタイミングを決定する第１の制御線を接続し
たことを特徴とする。

【００１２】

【作用】本発明は、上述の構成によって、従来４個のMO
SFET(Q9,Q10,Q11,Q12)からなるビット線リフレッシュCM
OSセンスアンプ回路のうちNMOSのセンスアンプ(Q11,Q1
2)に直列に２個のMOSFET(Q13,Q14)を加えることで、従
来必要であった入力共通データ線対(CID,/CID)と、ビッ
トライン電位センシング用の２個のMOSFET(Q1,Q2)、そ
して、前記入力共通データ線対と前記ビット線対を切り
離す４個のMOSFET(Q5,Q6,Q7,Q8)が必要無くなり、チッ
プ占有面積の増加を誘発するという問題が解決できる。

【００１３】

【実施例】（実施例１）以下本発明の第１のダイナミッ
クRAMの読み出し回路の実施例について、図面を参照し
ながら説明する。図１は本発明の第１の実施例における
読み出し回路のうち、特にセンスアンプ回路の回路図を
示すものである。

【００１４】図１において、BL,/BL３はビット線、PSは
第２のセンスアンプ回路部となるP型のセンスアンプ回
路（Q9,Q10）の共通ソース線、SEG１５は第１のセンス
アンプ回路部となるN型のセンスアンプ回路（Q11,Q12,Q
13,Q14）の出力をビット線３に接続するためのスイッチ
（Q13,Q14）の第１の制御線、Yn４は第２の制御線とな
るコラムの選択線、CD,/CD１１はビット線３の電位差を
読み出すための共通データ線である。

【００１５】図２はDRAMにおける図１に示したセンスア
ンプ回路の位置付けを示した図であるが、図１２に示し
た従来の技術と同一の機能を有するものには、同一番号
を付けて説明は省略する。異なる点は、従来の技術では
必要であった入力データ線対CID,/CID８が、本発明では
不必要としたことである。

【００１６】以上のように構成されたセンスアンプ回路
について、以下図３を用いてその動作を説明する。

【００１７】まず図３において、/RASはローアドレス取
り込み信号、/CASはコラムアドレス取り込み信号、/WE
は書き込み制御信号、WL２はメモリーセルを読み出すた
めのローアドレス選択線、RMAは前記共通データ線の電
位差を検知、増幅するメインアンプ回路の制御線、TGn
７はシェアドセンスアンプ回路の切り離しスイッチ制御
線であって、以下の動作をする。

【００１８】/RASがローになりWL２がハイになると、ビ
ット線BL,/BL３にメモリーセル１からの情報に応じて電
位差が生じる。その時、N型のセンスアンプ回路（Q11,Q
12）は前記電位差を検知し、コラムの選択線Yn４がハイ
になっていれば、その時、共通データ線CD,/CD１１に電
位差が伝達され、さらにメインアンプ１３で検知、増幅
される。その後、SEG１５をハイにし、さらに、前記P型
のセンスアンプ回路の共通ソース線PSを、ハイにすれ
ば、ビット線３のリフレッシュが開始される。一方、書
き込み動作は図３に示すように/WEがローの期間、前記S
EG１５をハイにすることによって、共通データ線CD,/CD
１１の電位がセンスアンプ回路のラッチノードであるビ
ット線BL,/BL３に書き込まれる。

【００１９】以上のように本実施例によれば、CMOSのリ
フレッシュアンプにトランジスタQ13,Q14を設けるだけ
で、図１１に示す従来の技術の様に回路数、配線数を増
やさずにダイレクトビット線センシングが可能になり、
チップにおける占有面積をほとんど増加させずに高速読
み出しが可能になる。

【００２０】なお、本実施例では、第１のセンスアンプ
回路部の共通ソース線を接地した場合を示したが、ビッ
ト線のプリチャージ電位より低い電源線に直接、接続す
れば良く、また第１のセンスアンプ回路部をP型のセン
スアンプ回路で構成した場合は、高い電源線に直接、接
続すれば良い。

【００２１】（実施例２）以下本発明の第２の実施例に
ついて図面を参照しながら説明する。

【００２２】図４,図５はそれぞれ、本発明の第２の実
施例を示すセンスアンプ回路の回路図と動作波形図であ
る。第１の実施例と異なる点のみ以下に説明する。

【００２３】第１のセンスアンプ回路部であるN型のセ
ンスアンプ回路（Q11,Q12,Q13,Q14）の共通ソース線NS
の電位を直接、接地線に接続せずに、まず、WL２がハイ
になる前にSFGをローにしてQ16をオンにし、NSを前記ト
ランジスタQ11,Q12が弱くオンになる程度の電位にし、
その電位で、ダイレクトビット線センシングを行い、そ
の後、SEGをハイにしてQ15をオンにし、NSを接地電位に
することでビット線のリフレッシュを行う。

【００２４】以上のように本実施例によれば、前記トラ
ンジスタQ11,Q12はしきい値電圧付近で動作し、前記ビ
ット線のうち、高い電位のビット線にゲートが接続され
た側のトランジスタは、強くオンするが、低い電位のビ
ット線にゲートが接続された側のトランジスタは、強く
オンしないので、必要以上に前記共通データ線CD,/CDが
放電されることがなく、容量のアンバランスの影響を過
度に受けることを避けることができ、又貫通電流も少な
く抑えることができ、低消費電力化が可能である。

【００２５】なお、本実施例では、第１のセンスアンプ
回路部の共通ソース線に供給されている電位は、ビット
線に電位差が生じる前に負の方向に第１の変化をし、そ
の後前記第１の変化と同じ方向に更に第２の変化をする
場合を示したが、第１のセンスアンプ回路部をP型のセ
ンスアンプ回路で構成した場合は、ビット線に電位差が
生じる前に正の方向に第１の変化をし、その後前記第１
の変化と同じ方向に更に第２の変化をすれば良い。

【００２６】（実施例３）以下本発明の第３の実施例に
ついて図面を参照しながら説明する。

【００２７】図６,図７,図８はそれぞれ、本発明の第３
の実施例を示すセンスアンプ回路の回路図と動作波形図
である。第１、第２の実施例と異なる点のみ以下に説明
する。

【００２８】第２のセンスアンプ回路部であるP型のセ
ンスアンプ回路（Q9,Q10）のゲート電極がそれぞれ、第
１のセンスアンプ回路部であるN型のセンスアンプ回路
（Q11,Q12,Q13,Q14）のQ12とQ14の接続ノード、Q13とQ1
1の接続ノードに接続されている。共通ソース線PSの電
位は、図８に示すように、ビット線に電位差が生じ、前
記Q11,Q12のドレイン電極間に電位差が生じた後（t=t
0）、SEGP1によって約2/3Vccまで上昇させ、ダイレクト
ビット線センシングを、サポートし、その後第１の制御
線SEG１５の変化（t=t1）と同時にSEGP2によってVccま
で上昇させて前記ビット線をリフレッシュする。

【００２９】以上のように本実施例によれば、前記トラ
ンジスタQ9,Q10のゲート電極はそれぞれ、ビット線BL,/
BLではなく容量の小さい前記トランジスタQ11,Q12のド
レイン電極に接続されているので、急速にローレベルに
なることができ、図８に示すように、前記P型のセンス
アンプ回路（Q9,Q10）によってハイ側のビット線の電位
を前記共通ソース線PSの電位まで上昇させることができ
る。このことで前記N型のセンスアンプ回路（Q11,Q12）
のゲート電位が高くなり、高速に共通データ線CD,/CD１
１に読み出すことができる。

【００３０】（実施例４）以下本発明の第４の実施例に
ついて図面を参照しながら説明する。

【００３１】図９,図１０はそれぞれ、本発明の第４の
実施例を示すセンスアンプ回路の回路図と動作波形図で
ある。第１、第２、第３の実施例と異なる点のみ以下に
説明する。

【００３２】前記共通ソース線PSの電位は、図９、図１
０に示すように、ビット線に電位差が生じ、前記Q11,Q1
2のドレイン電極間に電位差が生じた後（t=t0）、コラ
ムの選択線Yn４によって、約Yn４のハイの電位Vynより
トランジスタQ18のしきい値Vtn分低い電位に上昇させ、
ダイレクトビット線センシングを、サポートし、その後
（t=t1）でVccまで上昇させて前記ビット線をリフレッ
シュする。

【００３３】以上のように本実施例によれば、前記第３
の実施例と同じ効果が得られる。また実施例３に比べ、
Q13,Q14を不要とし、それらのゲート電極を制御する制
御信号のタイミングが一意的に決まり、タイミングマー
ジンが不要となる。

【００３４】なお、第１、第２、第３、第４の実施例に
おける、P型MOSFETをN型MOSFETへ、又逆に、N型MOSFET
をP型MOSFETへ置き換えてもよい。又MOSFETをバイポー
ラトランジスタ等の他のトランジスタに置き換えてもよ
い。

【００３５】

【発明の効果】以上のように本発明によれば、複数のビ
ット線対の各々に接続されたセンスアンプ回路におい
て、第１のセンスアンプ回路部を構成するトランジスタ
対の各々を、直列接続されたトランジスタで構成し、そ
の直列接続されたトランジスタのうち、共通ソース線と
接続された側の第１のトランジスタのゲート電極を一方
の前記ビット線と接続し、前記ビット線とは電気的に相
補関係にある他方のビット線と接続された側の第２のト
ランジスタのゲート電極に、前記ビット線対の電位差を
増幅するタイミングを決定する第１の制御線を接続した
構成によって、従来４個のMOSFET(Q9,Q10,Q11,Q12)から
なるビット線リフレッシュCMOSセンスアンプ回路のうち
NMOSのセンスアンプ(Q11,Q12)に直列に２個のMOSFET(Q1
3,Q14)を加えることで、従来必要であった入力共通デー
タ線対(CID,/CID)と、ビットライン電位センシング用の
２個のMOSFET(Q1,Q2)、そして、前記入力共通データ線
対と前記ビット線対を切り離す４個のMOSFET(Q5,Q6,Q7,
Q8)が必要無くなり、チップ占有面積の増加を誘発する
という問題が解決でき、高密度、高速DRAMの読み出し回
路において、その実用的効果は大きい。

【図面の簡単な説明】

【図１】本発明の第１の実施例における読み出し回路の
回路図である。

【図２】同実施例における読み出し回路の全体回路図で
ある。

【図３】同実施例における読み出し回路の動作波形図で
ある。

【図４】本発明の第２の実施例における読み出し回路の
回路図である。

【図５】同実施例における読み出し回路の動作波形図で
ある。

【図６】本発明の第３の実施例における読み出し回路の
回路図である。

【図７】同実施例における読み出し回路の回路図であ
る。

【図８】同実施例における読み出し回路の動作波形図で
ある。

【図９】本発明の第４の実施例における読み出し回路の
回路図である。

【図１０】同実施例における読み出し回路の動作波形図
である。

【図１１】従来例における読み出し回路の回路図であ
る。

【図１２】従来例における読み出し回路の全体回路図で
ある。

【図１３】従来例における読み出し回路の動作波形図で
ある。

【符号の説明】

３ビット線４コラムの選択線６センスアンプ回路１１共通データ線対

Claims

(57)【特許請求の範囲】

【請求項１】複数のビット線対の各々に接続されたセン
スアンプ回路において、第１のセンスアンプ回路部を構
成するトランジスタ対の各々を、直列接続されたトラン
ジスタで構成し、その直列接続されたトランジスタのう
ち、共通ソース線と接続された側の第１のトランジスタ
のゲート電極を一方の前記ビット線と接続し、前記ビッ
ト線とは電気的に相補関係にある他方のビット線と接続
された側の第２のトランジスタのゲート電極に、読み出
し時には前記ビット線対の電位差を増幅するタイミング
を決定し、書き込み時には前記ビット線対の電位差を増
幅するタイミングと前記センスアンプ回路のデータラッ
チノードへの書き込みタイミングを決定する第１の制御
線を接続したことを特徴とするダイナミックRAMの読み
出し回路。
【請求項２】請求項１記載の直列トランジスタの接続ノ
ードに、第２のセンスアンプ回路を構成するトランジス
タ対のゲート電極を接続し、ビット線に前記第２のセン
スアンプ回路を構成するトランジスタ対のドレイン電極
を接続したことを特徴とするダイナミックRAMの読み出
し回路。
【請求項３】請求項１記載の直列トランジスタの接続ノ
ードと共通データ線対の一方を、第２の制御線で制御さ
れる第３のトランジスタを介して接続したことを特徴と
するダイナミックRAMの読み出し回路。
【請求項４】請求項３記載の第２の制御線は、コラムの
選択情報によって制御されていることを特徴とするダイ
ナミックRAMの読み出し回路。
【請求項５】請求項１記載の第１のセンスアンプ回路部
の共通ソース線が、ビット線のプリチャージ電位より低
い、あるいは、高い電源線に接続されていることを特徴
とするダイナミックRAMの読み出し回路。
【請求項６】請求項１記載の第１のセンスアンプ回路部
の共通ソース線に供給されている電位は、ビット線に電
位差が生じる前に第１の変化をし、その後前記第１の変
化と同じ方向に更に第２の変化をすることを特徴とする
ダイナミックRAMの読み出し回路。
【請求項７】請求項２記載の第２のセンスアンプ回路部
の共通ソース線に供給されている電位は、第１の制御線
の変化する前に第１の変化をし、その後前記第１の変化
と同じ方向に更に第２の変化をすることを特徴とするダ
イナミックRAMの読み出し回路。
【請求項８】請求項２記載の第２のセンスアンプ回路部
の共通ソース線に供給されている電位は、一時的にコラ
ムの選択線によって供給されることを特徴とするダイナ
ミックRAMの読み出し回路。