KR950008446B1 - 랜덤 액세스 메모리 소자 - Google Patents

랜덤 액세스 메모리 소자 Download PDF

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아끼라 쯔지모또
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니뽄 덴끼 가부시끼가이샤
세끼모또 다다히로
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Abstract

내용 없음.

Description

랜덤 액세스 메모리 소자
제1도는 종래 기술의 랜덤 액세스 메모리 소자의 배열을 도시한 회로도.
제2도는 리프레쉬(refreshing)단계에서 종래 기술의 랜덤 액세스 메모리 소자에서 발생된 파장을 도시하는 도면.
제3도는 종래 기술의 랜덤 액세스 메모리 소자의 전원 시스템을 도시하는 분배도.
제4도는 본 발명에 따른 랜덤 액세스 메모리 소자의 배열을 도시하는 블럭도.
제5도는 제4도에 도시된 랜덤 액세스 메모리 소자의 전원 시스템을 도시하는 분배도.
제6도는 제4도에 도시된 랜덤 액세스 메모리 소자의 기본 부품의 배열을 도시하는 회로도.
제7도는 제4도에 도시된 랜덤 액세스 메모리 소자에서 발생된 기본적인 신호의 파장을 도시한 도면.
제8도는 본 발명에 따른 또 다른 랜덤 액세스 메모리 소자에서 발생된 기본적인 신호의 파장을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
42a 및 42b : 메모리 셀 어레이 44a 및 44b : 감지 증폭기 유니트
46 : 입력 및 출력 버퍼 유니 52a내지 52d : 감지 증폭기 구동 회로
53 : 제 1제어 유니트 54 : 제2제어 유니트
56 및 57 : 결합 패드.
본 발명은 다이나믹 랜덤 액세스 메모리 소자에 관한 것으로 특히, 랜덤 액세스 메모리(RAM)소자안에 내장된 전원 시스템에 관한 것이다.
소형화는 반도체 메모리 소자의 집적밀도를 증가시켰으며, 다이나믹 랜덤 액세스 메모리(DRAM)소자는 메모리 셀의 간단한 구조로 인하여 초대형 집적에 적합하다. 랜덤 액세스 메모리 소자는 비트당 원가의 견지에서 볼 때 값싸며, 이와 같이 값싼 랜덤 액세스 메모리 소자에 대한 요구가 매우크다. 더우기, 시스템구성자는 고속 랜덤 액세스 메모리를 개발하기를 기대하고, 감지 증폭기 회로는 다이나믹 랜덤 액세스 메모리 소자의 속도를 증가시킨다. 감지 증폭기 회로를 개선하기 위해 여러가지 방법이 제안되어 왔다.
제1도는 다이나믹 랜덤 액세스 메모리 소자의 전형적인 예를 도시한 것이다. 다수의 감지 증폭기 회로 SA1, SA2 및 SAn가 랜덤 액세스 메모리 소자내에 내장되고, 비트 라인쌍 BLP1, BLP2 및 BLPn을 통해 메모리 셀 M1,M2 및 Mn에 각각 접속될 수 있다. 전달 게이트 유니트(1)는 감지 증폭기회로 SA1 내지 SAn와 메모리 셀 M1 내지 Mn사이에 삽입되어, 저전압 레벨의 제1제어 신호 CTL1의 존재시에 비트 라인쌍 BLP1 내지 BLPn에 각각 결합된 기생 캐패시턴스로부터 상기 감지 증폭기 회로 SA1 내지 SAn을 분리시킨다. 한편, 상기 제1제어신호 CTL1가 고전압 레벨을 유지하는 동안, 전달 게이트 유니트(1)의 모든 n채널형 전계 효과 트랜지스터 Qn11, Qn12, Qn21, Qn22, Qnn1, 및 Qnn2 콤포넌트는 턴온되어, 상기 감지증폭기기 회로 SA1 내지 SAn와 메모리 셀 M1 내지 Mn을 상호 접속시킨다. 따라서, 비트 라인쌍 BLP1 내지 BLPn은 상기 전달 게이트 유니트(1)에 대하여 두 그룹의 비트 라인 섹션으로 나누어지며, 메모리 셀 M1 내지 Nn에 결합된 비트 라인 섹션은 "제1비트 라인 섹션 BLS11 내지 BLS1n"으로 지칭된다. 나머지 비트 라인 섹션은 "제2비트 라인 섹션 BLS21 내지 BLS2n"으로 지칭된다.
각각의 감지 증폭기 회로 SA1 내지 SAn는 제1 및 제2전압 라인(2 및 3)사이에서 병렬 결합된 p채널형 전계 효과 트랜지스터 QP31 및 Qp32와 n채널형 전계 효과 트랜지스터 Qn33 및 Qn34의 제1 및 제2직렬결합부를 포함하며, 공통드레인 노드 N1 및 N2가 상기 제2 및 제1직렬 결합부에서 게이트 전극에 결합된다. 제1 및 제2전압 라인(2 및 3)은 각각 저항 R1 및 R2를 통하여 감지 증폭기 구동 회로(4)에 결합된다. 상기 감지 증폭기 구동 회로(4)는 p채널 스위칭 트랜지스터 Qp35와, n채널형 스위칭 트랜지스터 Qn36, 및 상기 n채널형 스위칭 트랜지스터 Qn36의 게이트 전극과 상기 p채널형 스위칭 트랜지스터 Qp35의 게이트 전극 사이에 결합된 인버터 회로(5)를 포함한다. 상기 스위칭 트랜지스터 Qp35 및 Qn36은 제2제어신호CTL2에 따라서 동시에 턴온 및 턴오프되고, 상기 제1 및 제2전압 라인(2 및 3)은 각각 제1 및 제2전압소스 Vc1과 Vs1에 접속 가능하다.
각각의 메모리 셀 M1 내지 Mn은 관련 비트 라인쌍의 어느 한 비트 라인과 접지 노드 사이에 연결된 저장 캐패시터 CP와 n채널형 스위칭 트랜지스터 Qn37의 직렬 결합에 의해 이루어지며, 워드 라인 WL이 메모리 셀 M1 내지 Mn사이에서 공유된다. 상기 메모리 셀이 각각 우드 라인과 관련된 다수의 행에 배열된다 할지라도, 단지 한 단일 행의 메모리 셀 M1 내지 Mn이 관련 워드 라인 WL과 함께 제1도에 도시된다. 상기 워드 라인 WL은 행 어드레스 비트가 워드 라인 WL을 지정하지 않는 한 저전압 레벨에서 유지되나, 워드 라인 WL이 행 어드레스 비트로 지정될때는 활성 고전압 레벨로 된다.
데이타 비트가 전하의 형태로 메모리 셀 M1 내지 Mn중 하나에 저장되므로, 데이타 비트가 긴 유휴(idle)상태동안 손실되기 쉽고, 상기 랜덤 액세스 메모리 소자를 위해 리프레쉬 단계가 제공된다. 이하에는 도면중 제2도를 참조하여 종래 기술의 랜덤 액세스 메모리 소자의 리프레쉬 단계에 대해 설명된다. 리프레쉬 단계에서, 데이타 비트는 행 어드레스 비트에 의해 지정된 라인중 하나에 연결된 모든 메모리 셀 M1 내지 Mn로부터 동시에 판독 출력되나, 논리 "0"레벨의 데이타 비트가 메모리 셀 M1에 저장된다는 가정아래 메모리 셀 M1에 대해 집중 설명한다.
행 어드레스 스트로브(strobe)신호가 시간 t1에서 비활성 고전압 레벨로부터 활성 저전압 레벨로 될 경우, 행 어드레스 비트는 종래 기술의 랜덤 억세스 메모리 소자에서 래치되고, 행 어드레스 비트는 워드 라인 WL이 시간 t2에서 고전압 레벨로 되게 한다. 비트 라인쌍 BLP1 내지 BLPn은 프리차지 되었으며, 비트 라인쌍 BLP1 내지 BLPn은 그후 프리차지 회로(도시안됨)로부터 분리되었다. 메모리 셀 M1 내지 Mn의 스위칭 트랜지스터 Qn37는 동시에 턴온되어, 저장 캐패시터 CP를 제2비트 라인 섹션 BLS21 내지 BLS2n에 연결한다. 메모리 셀의 M1의 스위칭 트랜지스터 Qn37의 소스 노드가 드레인 노드보다 더 낮기 때문에 소량의 감쇠(decay)dV가 시간t3에서 상기 제2비트 라인 섹션 BLS21상에 발생하며 이 감쇠 dV는 전달 게이트 유니트(1)를 통해 제1비트 라인 섹션 BLS 11으로 전달된다.
상기 감쇠 dV는 다음과 같이 계산된다.
dV={CS/(CB+CS) } × (Vx-Vcc/2)
이때 CS는 저장 캐패시터 CP의 캐패시턴스이고, CB는 관련 비트 라인쌍 BLP1의 콤포넌트 비트 라인중 하나에 연결된 기생 캐패시턴스이며, Vx는 저장 캐패시터 CP에서의 전압 레벨이며, Vcc/2는 비트 라인쌍 BLP1에서의 프리차지 전압 레벨이고, Vcc는 전력 전압 레벨이다.
시간 t4에서, 제2제어 신호 CTL2는 고전압 레벨로 되고, p채널 스위칭 트랜지스터 Qp35와 n채널 스위칭 트랜지스터 Qn36는 턴온되어, 제1 및 제2전압원 Vc1 및 Vs1을 각각 제1 및 제2전압 라인(2 및 3)에 연결시킨다. 이때, 감지 증폭기 회로 SA1는 다른 감지 증폭기 회로 SA2 내지 SAn와 함께 활성화되어 소량의 차 dV를 증가시킨다. 그러나, 큰 기생 용량 CB은 소량의 차 dV를 급속히 증가시키도록 허용하지 않는다. 제1제어신호 CTL1는 시간 t5에서 저전압 레벨로 내려가고, 감지 증폭기 회로 SA1는 전달 게이트유니트(1)에 의해 제2비트 라인 섹션 BLS21로부터 분리된다. 제2비트 라인 섹션 BLS21에 연결된 기생 캐패시턴스가 감지 증폭기 회로 SA1로부터 차단되므로 감지 증폭기 회로 SA1는 소량의 차 dV를 급속히 증가시킨다. 제1비트 라인 섹션 BLS11은 전력 전압 레벨 Vcc과 접지 레벨 Vss로 구동되나, 제2비트 라인 섹션 BLS21은 소량의 차 dV에 유지된다.
시간 t6에서, 행 어드레스 스트로브 신호는 비활성 고전압 레벨로 회복되어, 제1제어신호 CTL1는 시간t7에서 고전압 레벨로 된다. 이때, 상기 n채널형 전계 효과 트랜지스터 Qn11 내지 Qnn2는 동시에 턴온되어, 제1비트 라인 섹션 BLS11 내지 BLS1n을 제2비트 라인 섹션 BLS21 내지 BLS2n에 상호 접속한다. 워드 라인 WL이 고 논리 상태에 유지되므로, 메모리 셀 M1은 제2비트 라인 섹션 BLS21에 전기적으로연결되고, 그에 따라 감지 증폭기 회로 SA1에 연결된다. 상기 감지 증폭기 회로 SA1는 제2비트 라인 섹션 BLS21을 메모리 셀 M1의 저장 캐패시터 CP와 함께 구동하고, 상기 감지 증폭기 회로 SA1는 시간 t8에서 제2비트 라인 섹션 BLS21상에서 소량의 차 dV를 증가시키면서 동작 개시한다. 즉, 전류가 제1전압원 Vc1으로부터 P채널형 전계 효과 트랜지스터 Qp31 또는 Qp32중 어느 하나를 통하여 비트 라인쌍 BLP1중 어느 한 콤포넌트 비트 라인에 공급되며, 전하가 다른 콤포넌트 비트 라인으로부터 n채널형 전계 효과 트랜지스터 Qn33 또는 Qn34중 어느 하나를 통하여 제2전압원 Vs1으로 방전된다. 워드 라인 WL은 시간 t9에서 저전압 레벨 Vss로 회복되고, 메모리 셀 M1로부터 판독출력된 데이타 비트는 메모리 셀 M1에 재기록된다.
따라서, 전하의 형태로 비트 라인쌍 BLP1에서 판독된 데이타 비트는 시간 t8에서 시간 t9까지 메모리 셀M1에 재기록되고, t1은 데이타 비트를 재기록하기 위한 시간 주기를 나타낸다. 다른 메모리 셀 M2 내지 Mn에서 판독된 데이타 비트는 메모리 셀 M1에 저장 데이타 비트와 비슷한 방식으로 리프레쉬된다.
종래 기술의 랜덤 억세스 메모리 소자의 리프레쉬 단계에 대해 설명되었을지라도, 메모리 셀 M1 내지 Mn로부터 판독출력된 데이타 비트는 판독출력 단계에서 감지 증폭기 회로 SA1 내지 SAn에 의해 차동 증폭된다.
앞서 설명된 바와 같이, 고속 랜덤 액세스 메모리 소자를 개발하기 위한 노력이 계속되어 왔고, 감지 증폭기 회로 SA1 내지 SAn는 대형 전계 효과 트랜지스터 Qp31, Qp32, Qn33 및 Qn34에 의해 제공되어, 감지 증폭기 회로 SA1 내지 SAn를 통한 충 방전 동작을 가속시켰다. 그러나, 감지 증폭기 회로 SA1 내지 SAn는 대형 전계 효과 트랜지스터 Qp31, Qp32, Qn33, 및 Qn34를 사용함으로써 제조되었을지라도, 시간주기 t1는 거의 줄어들지 않고, 랜덤 액세스 메모리 소자에 대한 속도 증가에 대한 한계를 정한다. 시간 주기 t1가 임계치 이하로 감소될 경우, 제2비트 라인 섹션 BLS21상에서의 전압차는 제2도에 도시된 바와같이 원시 데이타 비트에 의해 표시된 데이타 정보의 한 비트를 유지하기에 충분할 정도로 크지는 않다(제2비트 라인 섹션 BLS21을 제1비트 라인 섹션 BLS11과 비교해 보자).
본 발명자는 종래 기술의 랜덤 액세스 메모리 소자에서 고유한 문제점을 분석하고, 종래 기술의 랜덤 액세스 메모리 소자에 내장된 전원 시스템이 상기 속도 제한의 원인이 됨을 발견하였다. 제3도는 종래 기술의 랜덤 액세스 메모리 소자에 내장된 전원 시스템을 상세히 도시하고 있으며, 전원 전압 레벨 Vcc과 접지전압 레벨 Vss은 결합 패드 Vcc 및 Vss에 각각 공급된다. 전원 레벨 Vcc과 접지 전압 레벨 Vss은 고저항성 콤포넌트 R3,R4,R5 및 R6를 통해 행 어드레스 비트와 관련하여 제공된 제어 유니트(6)와 열 어드레스 비트와 관련된 제어 유니트(7)에 병렬로 공급된다. 상기 고저항성 콤포넌트 R3 및 R4는 전원 전압 레벨과 접지 전압 레벨을 감쇠시키고, 따라서 제1 및 제2전압원 Vc1 및 Vs1이 상기 고저항성 콤포넌트 R3 및 R4와 제어 유니트(6)사이에 발생한다. 감지 증폭기 구동회로(4)가 제어 유니트(6)안에 내장되고, 제1 및 제2전압원 Vc1 및 Vs1이 제어 유니트(6)와 저항 R1 및 R2를 통하여 감지 증폭기 회로 SA1 내지 SAn에 연결된다. 전원 시스템의 병렬 장치는 제어 유니트(6 및 7)에 의해 독립적으로 발생된 제어 신호로부터의 불필요한 간섭을 제거한다.
감지 증폭기 회로 SA1 내지 SAn는 비트 라인쌍 BLP1 내지 BLPn을 구동하는 동안, 결합 패드 Vcc로부터 고저항성 콤포넌트 R3, 저항 R1, 및 모든 감지 증폭기 회로 SA1 내지 SAn의 p채널형 전계 효과 트랜지스터 Qp31 또는 Qp32중 어느 하나를 통해 관련 비트 라인쌍의 어느 한 비트 라인으로 전류가 공급되고, 관련 비트 라인쌍의 다른 비트 라인에 축적된 전하는 모든 감지 증폭기 회로 SA1 내지 SAn의 n채널형 전계 효과 트랜지스터 Qn33 또는 Qn34중 어느 하나, 저항 R2, 및 고저항성 콤포넌트 R4를 통해 결합패드 Vss로 방전된다. 따라서, 단지 단일 전류 경로만이 모든 비트 라인쌍 BLP1 내지 BLPn의 어느한 비트 라인을 충전하고, 나머지 다른 비트 라인은 이 단일 전류 경로를 통해 방전된다. 고저항성 콤포넌트 R3 및 저항 R1은 감지 증폭기 회로 SA1 내지 SAn에 공급된 전류를 제한하며, 저항 R2 및 고저항 콤포넌트 R4는 상기 방전 전류를 제한한다. 각각의 감지 증폭기 회로 SA1 내지 SAn의 콤포넌트 트랜지스터가 확대된다 할지라도, 상기 저항 R1 및 R2과 고저항성 콤포넌트 R3 및 R4는 시간 주기 t1를 결코 감소시키도록 허용하지 않는다.
그러므로 본 발명의 목적은 메모리 셀로부터 판독 출력된 데이타 비트에서의 재기록 동작으로 개선된 랜덤 액세스 메모리를 제공하는 것이다.
상기 목적 달성을 위하여, 본 발명은 전원 및 접지 전압 레벨이 각각 공급된 결합 패드와 감지 증폭기 회로 사이의 전류 경로를 이중으로 할 것을 제안한다.
본 발명에 따라, a) 행 및 열 배열되어 각각 전하 형태로 데이타 비트를 저장하는 다수의 다이나믹 메모리 쎌과 b) 각각 상기 다이나믹 메모리 셀의 열에 연결되어 데이타 비트에 대응하는 전압 레벨에서 소량의 차를 전달하는 다수의 비트 라인쌍과, c) 각각 상기 비트 라인쌍에 연결되어 전류 충전용 제1전류 경로와 전류 방전용 제2전류 경로를 선택적으로 제공하여 비트 라인쌍에서의 전압 레벨의 소량의 차를 증가시키는 다수의 감지 증폭기 회로와, d) 행 어드레스 비트와 관련하여 제공되어 다이나믹 랜덤 액세스 메모리셀의 한행에 대한 데이타 비트의 전달을 지원하는 제1제어 유니트와, e) 열 어드레스 비트와 관련하여 제공되어 다이나믹 랜덤 액세스 메모리 셀의 행에 대한 데이타 비트중 하나의 전달을 지원하는 제2제어 유니트를 포함하되 상기 제1 및 제2제어 유니트는 제1전압 레벨이 공급되는 제1패드와 제2전압 레벨이 공급되는 제2패드 사이에 병렬로 연결되는 랜덤 액세스 메모리 소자가 제공되는데, 상기 감지 증폭기 회로의 제1전류 경로와 제2전류 경로는 각각 제1 및 제2제어 유니트에 선택적으로 내장된 다수의 구동 회로를 통하여 제1 및 제2패드에 전기적으로 연결된다.
이하, 첨부된 도면을 참조하여, 본원 명세서를 보다 상세히 기술하겠다.
도면중 제4도에 대해 언급하건데, 본 발명에 따른 랜덤 액세스 메모리 소자가 단일 반도체 칩(41)상에 제조된다. 제4도에 도시된 랜덤 액세스 메모리 소자는 각각 전달 게이트 유니트(43a 및 43b)를 통해 감지증폭기 유니트(44a 내지 44b)에 연결된 메모리 셀 어레이(42a 및 42b)를 포함한다. 상기 감지 증폭기 유니트(44a 및 44b)는 또한 열 선택기 유니트(45)를 통해 입력 및 출력 버퍼 유니트(46)에 접속 가능하고, 상기 입력 및 출력 버퍼 유니트(46)는 데이타 핀 Dx에 연결된다.
랜덤 액세스 메모리 소자는 또한 행 어드레스 비트에 응답하여 워드 라인 구동기 회로(48a 및 48b)를 제어하기는 행 어드레스 디코더 유니트(47)와 열 어드레스 비트에 응답하여 열 선택기 구동기 회로(50)를 제어하는 열 어드레스 디코더 유니트(49)를 포함한다. 상기 워드 라인 구동기 회로(48a 및 48b)는 행 어드레스 디코더 유니트(47)의 제어하에서 워드 라인 W1,W2,…W1, W1+1, W1+2,… 및, Wm을 선택적으로 구동한다. 상기 열 선택기 구동기 회로(50)는 열 어드레스 디코더 유니트(49)의 제어하에서 선택 신호SE1 내지 SEX를 발생시키며, 이 선택 신호 SE1 내지 SEx를 상기 열 선택기 유니트(45)에 공급한다.
전달 게이트 유니트(43a 및 43b)는 전달 게이트 구동기 회로(51a 및 51b)와 관련되고, 이 전달 게이트구동기 회로(51a 및 51b)는 제어 신호 발생 유니트(52)로부터 공급된 제1제어신호 및 제2제어신호 CTL11 및 CTL12에 응답하여 상기 전달 게이트 유니트(43a 및 43b)를 동시에 턴온 및 턴오프시킨다. 행어드레스 스트로브 신호 RAS와 같은 여러가지 외부 제어 신호가 제어신호 발생 유니트(52)에 공급되고, 이 제어신호 발생 유니트(52)는 순차적으로 내부 제어신호를 발생시킨다. 상기 제1제어신호 CTL11는 내부 제어 신호중의 하나이고, 다른 중요한 내부 제어신호는 감지 증폭기 구동기 회로(52a,52b,52c 및 52d)에 선택적으로 공급된 제2 및 제3제어신호 CTL12 및 CTL13이다. 제2제어 신호 CTL12는 감지 증폭기 구동기 회로(52b 및 52d)로 하여금 제1 및 제3전압원 Vc2와 Vs2을 감지 증폭기 회로(44a 및 44b)에 연결시키게 허용하고, 제3제어신호 CTL13는 이후에 상세히 설명되는 바와 같이, 감지 증폭기 구동기 회로(52a 및 52c)로 하여금 감지 증폭기 회로(44a 및 44b)와 제2 및 제4전압원 Vc3 및 Vs3을 상호 접속하도록 허용한다.
상기 제어 신호발생 유니트(52)는 프리차지 신호 Pc를 발생시키고, 이 프리차지 신호 Pc는 메모리 셀 어레이(42a 및 42b)에 대한 프리차지 동작을 제어한다. 상기 제어신호 발생 유니트(52)가 다른 내부 제어 신호를 더 발생시킬지라도, 이들 다른 내부 제어 신호는 본 발명의 요지와 직접적으로 관련되지 않으며, 이러한 이유로, 다른 내부 제어 신호에 관해서는 더 이상 설명하지 않겠다.
이 예에서, 상기 감지 증폭기 구동회로(52b 및 52d)는 메모리 셀 어레이(42a 또는 42b)에 내장된 메모리 셀의 한행에 기록되거나 거기에서 판독출력된 데이타 비트의 전달을 지원하기 위하여 행 어드레스 비트와 관련하여 제공된 제1제어 유니트(53)에 내장된다. 워드 라인 구동기 회로(48a 및 48b)와 전달 게이트 구동기 회로(51a 및 51b)는 제1제어유니트(53)에 내장되고, 이 제1제어 유니트(53)는 제1 및 제3전압원Vc2와 Vs2에 연결된다. 다른 한편, 감지 증폭기 구동기 회로(52a 및 52c)는 메모리 셀의 행중 한 행에 기록되거나 판독출력된 데이타 비트의 전달을 지원하기 위하여 열 어드레스 비트와 관련하여 제공된 제2제어유니트(54)에 내장된다. 이 예에서, 열 선택기 구동기 회로(50)는 제2제어 유니트(54)에 내장되고, 제2 및 제4전압원 Vc3 및 Vs3 사이에 연결된다. 제1 및 제3전압원 Vc2와 Vs3은 전원 전압 핀 Vcc에 연결되는 결합 패드(56)에 병렬로 연결된다. 제2 및 제4전압원 Vc3과 Vs3은 접지 핀 Vss에 연결되는 결합 패드(57)에 병렬로 연결된다. 따라서 감지 증폭기 구동기 회로(52a 및 52d)는 제1 및 제2제어 유니트(53 및 54)에 선택적으로 내장되고, 랜덤 액세스 메모리 소자에 내장된 전원 시스템이 제5도에서 요약된다. 상기 결합 패드(56)는 제1 및 제2고저항성 콤포넌트 R41,R42를 거쳐 각각 제1 및 제2제어 유니트(53 및 54)에 연결되고, 전력 전압 레벨 Vcc은 고저항성 성분 R41 및 R42만큼 낮아지며, 그 결과 제1 및 제2전압원 Vc2 및 Vc3이 각각 고저항성 콤포넌트 R41,R42와 제2제어 유니트(53 및 54)사이에서 발생한다. 상기 결합 패드(57)는 고저항성 콤포넌트 R43 및 R44를 통하여 각각 제1 및 제2제어 유니트(53 및 54)에 연결되고, 제3 및 제4전압원 Vs2 및 Vs3은 고저항성 콤포넌트 R43 및 R44와 제1 및 제2제어 유니트(53 및 54)사이에서 발생한다.
따라서, 제1 및 제2제어 유니트(53 및 54)와, 그에 따른 감지 증폭기 구동기 회로(52b/52d 및 52a/52c)에 전원 전압원 또는 결합 패드(56)로부터 제1 및 제2전압원 Vc2 및 Vc3을 통해 전류가 공급되고, 제3 및 제4전압원 Vs2 및 Vc3을 통해 접지 전압원 접지 전압원 또는 결합 패드(57)로 전류를 방전한다. 모든 감지 증폭기 회로(44a 및 44b)에 의해 소모되는 전류가 두 독립 경로로 분기되므로, 상기 감지 증폭기 회로(44a 및 44b)는 개선된 속도로 차동 증폭을 실행한다.
도면중 제6도에서 대해 설명하건데, 랜덤 액세스 메모리 소자의 기본 부품이 도시된다. 다이나믹 메모리셀 M11, M12, M1n, M11, M12 및 M1n이 메모리 셀 어레이(42a)안에 내장되며, 각각의 다이나믹 메모리 셀 M11 내지 M1n이 n채널형 스위칭 트랜지스터 Qn61 및 저장 캐패시터 CP의 직렬 결합으로 이루어진다. 상기 다이나믹 메모리 셀 M11 내지 M1n의 행의 스위칭 트랜지스터 Qn61는 각각 워드 라인 W1 내지W1에 각각 연결되고, 이들 라인 W1 내지 W1은 워드 라인 구동기 회로(48a)에 의해 선택적으로 구동된다.
상기 다이나믹 메모리 셀의 열은 비트 라인쌍 BLP1, BLP2,…, 및 BLPn에 연결되고, 비트 라인쌍 BLP1 내지 BLPn은 데이타 비트를 제4도에서 (44a)로 표시된 감지 증폭기 회로(44aa, 44ab,·‥, 및 44an)에 전달한다. 전달게이트 유니트(43a)는 비트 라인쌍 BLP1 내지 BLPn을 제1 및 제2비트 라인 섹션 BLS11 내지 BLS1n과 BLS21 내지 BLS2n으로 나누고, 제1 및 제2비트 라인 섹션 BLS11 내지 BLS1n과 BLS21 내지 BLS2n사이에 연결된 다수의 n채널형 전달 게이트 트랜지스터 Qn62를 포함한다. 제4제어 신호 CTL14는 모든 n채널형 전달 게이트 트랜지스터 Qn62의 게이트 전극에 공급되며, 이 n채널형 전달 게이트 트랜지스터 Qn62는 동시에 턴온 및 턴오프되어 제1 및 제2비트 라인 섹션 BLS11 내지 BLS2n을 상호 접속한다.
각각의 감지 증폭기 회로(44aa) 내지 (44an)는 제1 및 제2전압 라인(61과 62)사이에서 병렬로 연결된 p채널형 전계 효과 트랜지스터 Qn63 및 Qn64와 n채널형 전계 효과 트랜지스터 Qn65 및 Qn66의 두 직렬 결합을 포함하여, 이 두 직렬 결합의 공통 드레인 노드 N61 및 N62는 관련 비트 라인쌍 BLP1,BLP2 또는 BLPn 뿐만 아니라, 게이트 전극에 교차-연결 방식으로 연결된다. 제1 및 제2전압 라인(R61 및 R62)의 좌측 단부는 저항 R61 및 R62을 통하여 감지 증폭기 구동기 회로(52a)에 연결되며, 이들 제1 및 제2전압라인(61 및 62)은 그 반대 단부에서 저항 R63,R64에 또한 연결되고, 이들 저항 R63 및 R64은 또한 감지증폭기 구동기 회로(52b)에 연결된다. 상기 감지 증폭기 구동기 회로(52a)는 제2전압원 Vc3과 저항 R61사이에 연결된 p채널형 전계 효과 트랜지스터 Qp67, 제4전압원 Vs3과 저항 R62사이에 연결된 n채널형 전계 효과 트랜지스터 Qn68, 및 이들 전계 효과 트랜지스터 Qp67과 Qn68의 게이트 전극 사이에 연결된 인버터 회로 IN1를 포함하며, 제3제어 신호 CTL13가 n채널형 전계 효과 트랜지스터 Qn68의 게이트 전극과 그에 따른 인버터 회로 IN1의 캐소드에 공급된다. 상기 감지 증폭기 구동기 회로(52b) 또한 제1전압원 Vc2과 저항 R63사이에 연결된 p채널형 전계 효과 트랜지스터 Qp69, 제3전압원 Vs2과 저항 R64사이에 연결된 n채널형 전계 효과 트랜지스터 Qn70 및 전계 효과 트랜지스터 Qp69 및 Qn70의 게이트 전극 사이에 연결된 인버터 회로 IN2를 포함하며, 제2제어신호 CTL12가 n채널형 전계 효과 트랜지스터 Qn70의 게이트 전극 및 그에 따른 인버터 회로 IN2의 캐소드에 공급된다. 메모리 셀 어레이(42b), 전달 게이트 유니트(43b), 감지 증폭기 회로(44b)와 감지 증폭기 구동기 회로(52c 및 52d)는 제4도에 도시된 바와 비슷하므로, 그에 대한 상세한 설명은 생략한다.
상기 랜덤 액세스 메모리 소자는 리프레쉬 단계, 판독-출력단계, 및 기록 단계에 선택적으로 들어가며, 설명은 제7도를 참고로 하여 리프레쉬 단계에서 이루어진다. 판독-출력 단계 및 기록-입력 단계에 대한 설명은 전혀 없지만, 데이타 비트의 전달은 리프레쉬 단계와 유사하다.
행 어드레스 스트로브 신호 RAS가 시간 t11에서 비활성 고전압 레벨에서 활성 저전압 레벨로 될 경우, 행 어드레스 비트는 행 어드레스 디코더 유니트(47)에서 래치되고, 행 어드레스 비트는 워드 라인 구동기회로(48a)로 하여금 워드 라인 WL1 내지 Wm중 하나를 리프트 업(lift up)하도록 허용한다. 워드 라인 W11이 시간 t12에서 고전압 레벨로 된다고 가정하자. 도면에서 도시되지는 않았으나, 메모리 셀 어레이(42a 및 42b)는 각각의 프리차지 유니트와 관련된다. 프리차지 신호 PC는 프리차지 유니트로 하여금 비트 라인쌍 BLP1 내지 BLPn을 프리차지 전압 레벨 Vcc/2로 프리차지 하게 하고, 비트 라인쌍 BLP1 내지 BLPn을 상기 프리차지 회로로부터 분리되었다. 메모리 셀 M11 내지 M1n의 스위칭 트랜지스터 Qn61는 동시에 턴온하여 저장 캐패시터 CP를 제2비트 라인 섹션 BLS21 내지 BLS2n에 연결시킨다. 메모리 셀M11의 스위칭 트랜지스터 Qn61의 소스 노드가 그 드레인 노드보다 더 낮기 때문에, 소량의 감쇠 dV가 시간 t12 바로 직후에 제2비트 라인 섹션 BLS21상에서 발생하며, 감쇠 dV가 전달 게이트 유니트(43a)를 통하여 제1비트 라인 섹션 BLS11에 전달된다.
시간 t13에서, 제2제어신호 CTL12는 고전압 레벨로 되고, p채널형 전계 효과 트랜지스터 Qp69와 n채널형 전계 효과 트랜지스터 Qn70는 턴온되어, 제1 및 제3 전압원 Vc2와 Vs2을 각각 제1 및 제2전압 라인에 연결한다. 그후, 감지 증폭기 회로(44aa)와 기타 다른 감지 증폭기 회로(44ab 내지 44an)는 활성화되어, 비트 라인쌍 BLP1 내지 BLPn에서 소량의 차 dV를 증가시킨다. 즉, 감지 증폭기 회로(44a)의 n채널형 전계 효과 트랜지스터 Qn65 내지 p채널형 전계 효과 트랜지스터 Qp64는 그 채널 컨덕턴스를 증가시키고, 각각 제1및 제2전류 경로를 각각 제1및 제2전압라인(61 및 62)에 제공한다. 그러나, 비트 라인쌍 BLP1에 연결된 큰 기생 캐패시턴스는 소량의 차 dV를 급속히 증가시키는 것을 허용하지 않는다. 제4제어신호 CTL14는 시간 t14에서 저전압 레벨 Vss로 되고, 감지 증폭기 회로(44aa) 내지 (44an)는 전달 게이트 유니트(43a)에 의해 제2비트 라인 섹션 BLS21 내지 BLS2n으로부터 분리된다. 제2비트 라인 섹션BLS21에 연결된 기생 캐패시턴스가 감지 증폭기 회로(44aa)로부터 차단되기 때문에, 상기 감지 증폭기 회로(44aa)는 소량의 차 dV를 급속히 증가시킨다. 제1비트 라인 섹션 BLS11은 전원 전압 레벨 Vcc 및 접지 레벨 Vss로 구동되지만, 제2비트 라인 섹션 BLS21은 소량의 차 dV에서 유지된다.
시간 t15에서, 행 어드레스 스트로브 신호가 비활성 고전압 레벨로 복귀되고, 제4제어 신호 CTL14는 시간 t15직후에 고전압 레벨로 된다. 그후, n채널형 전계 효과 트랜지스터 Q62는 동시에 턴온되어, 제1비트 라인 섹션 BLS11 내지 BLS1n을 제2비트 라인 섹션 BLS21 내지 BLS2n에 상호 접속한다. 상기 워드라인 WL1이 고 논리상태에서 유지되므로, 메모리 셀 M11은 제2비트 라인 섹션 BLS21 및, 그에 따른 감지 증폭기 회로(44aa)에 전기적으로 연결된다. 상기 감지 증폭기 회로(44aa)는 메모리 셀 M11의 저장 캐패시터 CP뿐만 아니라 제2비트 라인 섹션 BLS21을 구동할 필요가 있다. 이 경우, 제3제어 신호 CTL13는 시간 t16에서 고전압 레벨로 되고, 감지 증폭기 구동 회로(52a)는 제2 및 제4전압원 Vc3과 Vs3을 각각 제1 및 제2전압 라인(61 및 62)에 상호 접속시킨다. 제2비트 라인 섹션 BLS21에서의 소량의 차 dV는 증가하기 시작하며, 감지 증폭기 구동 회로(52a)는 감지 증폭기 구동회로(52b)와 함께 감지 증폭기 회로(44aa 및 44an)에 전류를 공급한다. 상기 워드 라인 WL1은 시간 t17에서 저전압 레벨 Vss로 복귀되고, 메모리 셀 M11에서 판독 출력된 데이타 비트는 시간 주기 t2내에서 메모리 셀 M11에 재기록된다. 다른 메모리 셀 M12 내지 M1n에서 판독된 데이타 비트는 메모리 셀 M11에서 재기록된 데이타 비트와 유사한 방식으로 리프레쉬된다.
감지 증폭기 구동회로(52a 및 52b)가 감지 증폭기 회로(44aa 내지 44an)에 전류를 공급하며, 제2비트라인 섹션 BLS21에서 소량의 차가 시간 주기 t2내에 급속히 증가된다. 시간 주기 t2가 짧아진다 할지라도, 제2비트 라인 BLS21상에서의 전압차는 메모리 셀 M11에 저장된 데이타 비트에 의해 표시된 데이타 정보의 비트를 보존하기에 충분할 정도로 크며, 이중 전원 시스템은 랜덤 액세스 메모리 소자의 신뢰도 뿐만 아니라 액세스 속도를 개선한다.
제8도에서는 본 발명에 따른 또 다른 랜덤 액세스 메모리 소자의 리프레쉬 동작이 도시된다. 제2실시예는 제어 신호 발생 유니트(52)에 대응하는 제어 신호 발생 유니트를 제외하면 제1실시예와 회로 배열이 유사하며, 제2실시예에 내장된 제어 신호 발생 유니트는 다른 시퀀스에서 내부 제어 신호를 발생시킨다. 기타 다른 콤포넌트 유니트, 트랜지스터 및 제어 신호는 다음 설명에서 제4도 내지 제6도에서 사용된 동일도면 부호로 표시된다.
행 어드레스 스트로보 신호 RAS가 시간 t21에서 저전압 레벨로 된다고 가정하면, 행 어드레스 비트는 행 어드레스 디코더 유니트(47)에서 래치되며, 행 어드레스 비트는 워드 라인 구동기 회로(48a)로 하여금 시간 t22에서 워드 라인 WL1을 리프트 업하도록 허용한다. 도면에 도시되지는 않았지만, 메모리 셀 어레이(42a 및 42b)는 각각의 프리차지 유니트와 연관된다. 프리차지 신호 PC는 프리차지 유니트로 하여금 비트 라인쌍 BLP1 내지 BLPn을 프리차지 전압 레벨 Vcc/2로 프리차지 하게 하며, 비트 라인쌍 BLP1 내지 BLPn은 프리차지 회로로부터 분리되었다. 메모리 셀 M11 내지 M1n의 스위칭 트랜지스터 Qn61는 동시에 턴온되어, 저장 캐패시터 CP를 제2비트 라인 섹션 BLS21 내지 BLS2n에 연결시킨다. 메모리 셀 M11의 스위칭 트랜지스터 Qn61의 소스 노드가 드레인 노드보다 더 낮기 때문에, 소량의 감쇠 dV가 시간 t22직후에 제2비트 라인 섹션 BLS21상에서 발생하며, 상기 감쇠 dV는 전달 게이트 유니트(43a)를 통해 제1비트 라인 섹션 BLS11으로 전달된다.
시간 t23에서, 제2제어신호 CTL12는 고전압 레벨로 되고, p채널형 전계 효과 트랜지스터 Qp69 및 n채널형 전계 효과 트랜지스터 Qn70는 턴온되어 제1 및 제3전압원 Vc2 및 Vs2을 각각 제1 및 제2전압 라인(61 및 62)에 연결시킨다. 이때, 감지 증폭기 회로(44aa) 및 기타 다른 감지 증폭기 회로(44ab 내지 44an)는 비트 라인쌍 BLP1 내지 BLPn에서 소량의 차 dV를 증가시키도록 활성화된다. 즉, 감지 증폭기 회로(44aa)의 n채널형 전계 효과 트랜지스터 Qn65 및 p채널형 전계 효과 트랜지스터 Qp64는 자체 채널 컨덕턴스를 증가시키고, 각각 제1 및 제2전류 경로를 제1 및 제 2전압 라인(61 및 62)에 각각 제공한다. 그러나, 비트 라인쌍 BLP1에 연결된 큰 기생 용량은 소량의 차 dV를 빠르게 증가시키지 않는다. 제4제어신호 CTL14는 시간 t24에서 저전압 레벨 Vss로 감소되고, 감지 증폭기 회로(44aa 내지 44an)는 전달 게이트유니트(3a)에 의해 제2비트 라인 섹션 BLS21 내지 BLS2n으로부터 분리된다. 제2비트 라인 섹션 BLS21에 연결된 기생 캐패시턴스가 감지 증폭기 회로(44aa)로부터 차단되므로, 감지증폭기회로(44aa)는 상기 작은 차 dV를 급속히 증가시킨다. 제1비트 라인 섹션 BLS11은 전원전압 레벨 Vcc과 접지 레벨 Vss로 구동되나, 제2비트 라인 섹션 BLS21은 상기 작은 동일 차 dV에서 유지된다.
행 어드레스 스트로브 신호 RAS와 제4제어신호 CTL14의 복귀에 앞서, 제 3제어신호 CTL13는 시간 t25에서 고전압 레벨로 되고, 제1 및 제2전압 라인(61 및 62)은 감지 증폭기 구동 회로(52a)를 통해 제2 및 제 4 전압원 Vc3 및 Vs3에 연결된다. 차동 증폭기 제1비트 라인 섹션 BLS11 내지 BLS1n에 대해 완성되었을지라도, 제2 및 제 4 전압원 Vc3 및 Vs3은 제1비트 라인 섹션 BLS11 내지 BLS1n이 바람직하지 못한 잡음에 대해 덜 민감하게 만든다.
시간 t26에서, 행 어드레스 스트로브 신호 RAS는 비활성 고전압 레벨로 복귀되고, 제4제어신호 CTL14는 시간 t26직후 고전압 레벨로 된다. 이때, n채널형 전계 효과 트랜지스터 Qn62는 동시에 턴온되어 제1비트 라인 섹션 BLS11 내지 BLS1n을 제2비트 라인 섹션 BLS21 내지 BLS2n에 상호 접속시킨다. 워드라인 WL1이 논리고 상태에서 유지되므로, 메모리 셀 M11은 제2비트 라인 섹션 BLS21 및 그에 따른 감지 증폭기 회로(44aa)에 전기적으로 접속된다. 상기 감지 증폭기 회로(44aa)는 메모리 셀 M11의 저장 캐패시턴스 CP 뿐만 아니라 제2비트 라인 섹션 BLS21를 구동한다. 이때, 감지 증폭기 구동기 회로(52a)가 활성화되기 때문에, 상기 감지 증폭기 회로(44aa)는 개선된 속도에서 제2비트 라인 섹션 BLS21상에서의 소량의 차 dV를 증가시키기 시작한다. 시간 t27에서, 워드 라인 WL1은 저전압 레벨 Vss로 복귀되고, 메모리 셀 M11로부터 판독 출력된 데이타 비트는 시간 주기 t3내에서 메모리 셀 M11에 재기록된다. 기타 다른 메모리 셀 M12 내지 M1n로부터 판독 출력된 데이타 비트는 메모리 셀 M11에 기록된 데이타 비트와 유사한 방식으로 리프레쉬 된다.
제2실시예는 제3제어신호 CTL13가 제4제어신호에 앞서 상승하도록 허용하고, 제2비트 라인 섹션 BLS21내지 BLS3n은 어떠한 지연도 없이 감지 증폭기 회로(44aa 내지 44an)에 의해 구동된다. 결국, 이것은 재기록 속도를 개선시키게 된다.
본 발명의 특정 실시예가 도시되어 설명되었거나, 본 기술 분야에 숙련된 자들에게는 본 발명의 정신 및 범위에서 벗어나지 않고 여러가지 변경과 수정이 이루어질 수도 있음이 분명하다.

Claims (2)

  1. (a) 행과 열로 배열되어, 각각 전하 형태로 데이타 비트를 저장하는 다수의 다이나믹 메모리 쎌(42a/42b ; M11 내지 M1n)과 ; (b) 각각 상기 다이나믹 메모리 쎌의 열에 연결되어 데이타 비트에 대응하는 전압 레벨에서의 작은 차를 전달하는 다수의 비트 라인 쌍(BLP1 내지 BLPn)과 ; (c) 각각 상기 비트 라인 쌍에 연결되어 전류 충전용 제1전류 경로와 전류 방전용 제2전류 경로를 선택적으로 제공하므로써, 상기 비트 라인쌍위에서의 전압 레벨에서의 상기 작은 차를 증가시키는 다수의 감지 증폭기 회로(44a/44b ; 44aa 내지 44an)와 ; (d) 행 어드레스 비트와 관련하여 제공되어, 다이나믹 랜덤 액세스 메모리 쎌의 한행에 대해 데이타 비트의 전달을 지원하는 제1제어 유니트(53) ; 및 (e) 열 어드레스 비트와 관련하여 제공되어, 다이나믹 랜덤 액세스 메모리 쎌의 상기 행에 대한 상기 데이타 비트중 하나의 전달을 지원하는 제2제어유니트(54)를 구비하는 랜덤 액세스 메모리 소자에 있어서, 상기 제1제어 유니트(53) 및 상기 제2제어 유니트(54)는 각각 상기 다수의 감지 증폭기 회로를 구동하기 위해 제1구동 서브-유니트(52b/52d)및 제2구동 서브 유니트(52a/52c)를 포함하며, 상기 제1 및 제2구동 서브-유니트(52b/52d ; 52a/52c)는 제1전압 레벨이 공급된 제1패드(56)와 제2전압 레벨이 공급된 제 2 패드(57)사이에서 병렬로 연결되고, 상기 감지 증폭기 회로의 제1전류 경로 및 제2전류 경로는 각가 상기 제1 및 제2패드 사이에 병렬로 배열된 상기 제1 및 제2구동 서브-유니트(52b/52d ; 52a/52c)를 통해 상기 제1 및 제2패드에 전기적으로 연결되는 것을 특징으로 하는 랜덤 액세스 메모리 소자.
  2. 제1항에 있어서, 상기 랜덤 액세스 메모리 소자는, 상기 다수의 비트 라인쌍을 상기 감지 증폭기 회로에 연결된 제1비트 라인 섹션(BLS11 내지 BLS1n)과 상기 메모리 셀에 연결된 제2비트 라인 섹션(BLS21 내지 BLS2n)으로 분리하되, 전압 레벨에 있어서의 상기 작은 차가 상기 각각의 제2비트 라인 섹션에서 발생한 후 상기 제1비트 라인 섹션을 상기 제2비트 라인 섹션으로부터 분리시키도록 동작하고, 상기 전압 레벨에서의 소량의 차가 상기 감지 증폭기 회로에 의해 증가된 후 상기 제1비트 라인 섹션과 상기 제2비트 라인 섹션을 상호 접속시키도록 동작하는 전달 게이트 유니트(43a,43b)를 더 구비하는 것을 특징으로 하는 랜덤 액세스 메모리 소자.
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